JPH01288010A - ドライバ回路 - Google Patents
ドライバ回路Info
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- JPH01288010A JPH01288010A JP63116963A JP11696388A JPH01288010A JP H01288010 A JPH01288010 A JP H01288010A JP 63116963 A JP63116963 A JP 63116963A JP 11696388 A JP11696388 A JP 11696388A JP H01288010 A JPH01288010 A JP H01288010A
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- 238000009792 diffusion process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- FBOUIAKEJMZPQG-AWNIVKPZSA-N (1E)-1-(2,4-dichlorophenyl)-4,4-dimethyl-2-(1,2,4-triazol-1-yl)pent-1-en-3-ol Chemical compound C1=NC=NN1/C(C(O)C(C)(C)C)=C/C1=CC=C(Cl)C=C1Cl FBOUIAKEJMZPQG-AWNIVKPZSA-N 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/0406—Modifications for accelerating switching in composite switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的１
〈産業上の利用分野）
この発明はＣＭＯＳレベルの信号を高電圧レベルに変換
し、その出力でフラット・パネル・デイスプレィを駆動
するドライバ回路に関する。
し、その出力でフラット・パネル・デイスプレィを駆動
するドライバ回路に関する。
（従来の技術）
プラズマ・デイスプレィ等のフラット・パネル・デイス
プレィは通常、１００Ｖ〜３００Ｖ程度の高電圧で表示
駆動される。そこで、論理振幅が５■程度のＣＭＯＳレ
ベルの信号を用いてフラット・パネル・デイスプレィの
表示制御を行なうには、ＣＭＯＳレベルの信号を高電圧
レベルに変換するドライバ回路が必要である。
プレィは通常、１００Ｖ〜３００Ｖ程度の高電圧で表示
駆動される。そこで、論理振幅が５■程度のＣＭＯＳレ
ベルの信号を用いてフラット・パネル・デイスプレィの
表示制御を行なうには、ＣＭＯＳレベルの信号を高電圧
レベルに変換するドライバ回路が必要である。
第４図はこのようなドライバ回路の従来の構成を示す回
路図である。図において、５１〜５４はそれぞれ島耐圧
構造を有する二重拡散型のＮチャネルＭｏＳトランジス
タ、５５はエンハンスメント型のＰチャネルＭＯＳトラ
ンジスタ、５６はエンハンスメント型のＮチャネルＭｏ
Ｓトランジスタ、５７は電流調整用の抵抗、５８はレベ
ルシフト回路を構成するｐｎＤ型のマルチコレクタトラ
ンジスタ、５９はバイアス用のツェナーダイオード、６
０は負荷容量である。また第４図において、Ｖｏｏは例
えば５■の論理系の１ｌｌｉ！圧、Ｖｃｃは例えば３０
０Ｖの高電圧系のｌｔ電源電圧あり、ＧＮＤはＯＶにさ
れた論理系及び高電圧系のアース電圧である。
路図である。図において、５１〜５４はそれぞれ島耐圧
構造を有する二重拡散型のＮチャネルＭｏＳトランジス
タ、５５はエンハンスメント型のＰチャネルＭＯＳトラ
ンジスタ、５６はエンハンスメント型のＮチャネルＭｏ
Ｓトランジスタ、５７は電流調整用の抵抗、５８はレベ
ルシフト回路を構成するｐｎＤ型のマルチコレクタトラ
ンジスタ、５９はバイアス用のツェナーダイオード、６
０は負荷容量である。また第４図において、Ｖｏｏは例
えば５■の論理系の１ｌｌｉ！圧、Ｖｃｃは例えば３０
０Ｖの高電圧系のｌｔ電源電圧あり、ＧＮＤはＯＶにさ
れた論理系及び高電圧系のアース電圧である。
上記抵抗５７とトランジスタ５１とは論理系の電源電圧
■。。から所定の基準電圧Ｖｒｅｆを発生する基準電圧
発生回路６１を構成している。また、上記トランジスタ
５５．５６はこの基準電圧Ｖｒｅｆを入力信号Ｉｎに基
づいてトランジスタ５２のゲートに出力制御するスイッ
チ回路６２を構成している。
■。。から所定の基準電圧Ｖｒｅｆを発生する基準電圧
発生回路６１を構成している。また、上記トランジスタ
５５．５６はこの基準電圧Ｖｒｅｆを入力信号Ｉｎに基
づいてトランジスタ５２のゲートに出力制御するスイッ
チ回路６２を構成している。
この回路において、入力信号１ｎが“Ｏ″ルベルされて
いるときはスイッチ回路６２のＰチャネル側のトランジ
スタ５５がオン状態になり、スイッチ回路６２から電圧
■「ｅｆが出力される。このとき、トランジスタ５２に
は上記トランジスタ５１と同じ値のドレイン電流が流れ
る。このドレイン電流によってベースｉＩ流が供給され
ることによりマルチコレクタトランジスタ５８がオン状
態になり、そのコレクタを介してツェナーダイオード５
９に所定の電流が流れる。このとき、このツェナーダイ
オード５９のツェナー電圧Ｖｚが、トランジスタ５３が
オンするようなゲート、ソース間電圧以上に設定されて
いれば、トランジスタ５３はオン状態になる。従って、
入力信号Ｉｎが“０”レベルのときには、オン状態のト
ランジスタ５３を介して出力信号□ｕｔが“１”レベル
、すなわち■。。に設定される。
いるときはスイッチ回路６２のＰチャネル側のトランジ
スタ５５がオン状態になり、スイッチ回路６２から電圧
■「ｅｆが出力される。このとき、トランジスタ５２に
は上記トランジスタ５１と同じ値のドレイン電流が流れ
る。このドレイン電流によってベースｉＩ流が供給され
ることによりマルチコレクタトランジスタ５８がオン状
態になり、そのコレクタを介してツェナーダイオード５
９に所定の電流が流れる。このとき、このツェナーダイ
オード５９のツェナー電圧Ｖｚが、トランジスタ５３が
オンするようなゲート、ソース間電圧以上に設定されて
いれば、トランジスタ５３はオン状態になる。従って、
入力信号Ｉｎが“０”レベルのときには、オン状態のト
ランジスタ５３を介して出力信号□ｕｔが“１”レベル
、すなわち■。。に設定される。
他方、入力信号ｉｎが“１”レベルにされているときに
は、スイッチ回路６２のＮチャネル側のトランジスタ５
６がオン状態になり、スイッチ回路６２からは電圧Ｖ
ｒｅｆは出力されない。従って、トランジスタ５２には
ドレイン電流は流れない。他方、″１″レベルの入力信
号Ｉｎによってトランジスタ５４がオン状態になり、出
力信号Ｑｕｔは“０”レベル、すなわちＯＶのアース電
圧に設定される。
は、スイッチ回路６２のＮチャネル側のトランジスタ５
６がオン状態になり、スイッチ回路６２からは電圧Ｖ
ｒｅｆは出力されない。従って、トランジスタ５２には
ドレイン電流は流れない。他方、″１″レベルの入力信
号Ｉｎによってトランジスタ５４がオン状態になり、出
力信号Ｑｕｔは“０”レベル、すなわちＯＶのアース電
圧に設定される。
このようにして５■の振幅を持つ信号）ｎが３００■の
振幅を持つ信号□ｕｔに変換され、この信号□ｕｔに基
づいてフラット・パネル・デイスプレィの表示制御が行
なわれる。
振幅を持つ信号□ｕｔに変換され、この信号□ｕｔに基
づいてフラット・パネル・デイスプレィの表示制御が行
なわれる。
第４図のドライバ回路は入力信号Ｉｎに基づいて出力信
号□ｕｔを高電圧とアース電圧の二種類の電圧に設定す
るのみであるが、この二種類の電圧の他に出力を高イン
ピーダンス状態に設定できるようにした従来のドライバ
回路を第５図に示す。
号□ｕｔを高電圧とアース電圧の二種類の電圧に設定す
るのみであるが、この二種類の電圧の他に出力を高イン
ピーダンス状態に設定できるようにした従来のドライバ
回路を第５図に示す。
この回路では上記スイッチ回路６２の代りにＡＮＤゲー
グー路６３を設けると共に、さらに反転回路６４を追加
するようにしたものである。上記ＡＮＤ）ゲート回路６
３には前記の基準電圧発生回路（第４図中の符号６１）
で発生される基準電圧’Ｊ ｒｅｆが電源電圧として供
給されており、入力として制御信号Ｃｏｎｔ及び反転入
力信号１ｎとが供給される。
グー路６３を設けると共に、さらに反転回路６４を追加
するようにしたものである。上記ＡＮＤ）ゲート回路６
３には前記の基準電圧発生回路（第４図中の符号６１）
で発生される基準電圧’Ｊ ｒｅｆが電源電圧として供
給されており、入力として制御信号Ｃｏｎｔ及び反転入
力信号１ｎとが供給される。
また、トランジスタ５４のゲートには上記反転回路６４
を介して反転入力信号口が供給される。
を介して反転入力信号口が供給される。
この回路において、１１ｗ信号Ｑｏｎｔと反転入力信号
）ｎが共に“１”レベルされているときには、ＡＮＤゲ
ーグー路６３の出力が“１”レベル、すなわち基準電圧
ｖ ｒｅｒとなり、第４図回路の場合と同様にトランジ
スタ５３がオン状態になり、出力信号□ｕｔがＶｏ。に
設定される。
）ｎが共に“１”レベルされているときには、ＡＮＤゲ
ーグー路６３の出力が“１”レベル、すなわち基準電圧
ｖ ｒｅｒとなり、第４図回路の場合と同様にトランジ
スタ５３がオン状態になり、出力信号□ｕｔがＶｏ。に
設定される。
制御信号Ｃｏｎｔが″Ｏｎレベル、反転入力信号ｉｎが
“Ｏ”レベルのときには、反転回路６４の出力が“１″
レベルになり、トランジスタ５４がオン状態になって出
力信号○ｕｔがＯＶのアース電圧に設定される。
“Ｏ”レベルのときには、反転回路６４の出力が“１″
レベルになり、トランジスタ５４がオン状態になって出
力信号○ｕｔがＯＶのアース電圧に設定される。
また、制御信号Ｑ Ｏｎｔが“０”レベルで反転入力信
号Ｉｎが“１″レベルのとき、トランジスタ５３、５４
はどちらもオフ状態になり、出力信号Ｑｕｔは高インピ
ーダンス状態に設定される。
号Ｉｎが“１″レベルのとき、トランジスタ５３、５４
はどちらもオフ状態になり、出力信号Ｑｕｔは高インピ
ーダンス状態に設定される。
ところで、上記両従来回路では基準電圧Ｖ ｒｅｆが常
時形成されており、そのために基準電圧発生回路６１（
第４図に図示）では常時、無駄な電流が消費されるとい
う問題がある。
時形成されており、そのために基準電圧発生回路６１（
第４図に図示）では常時、無駄な電流が消費されるとい
う問題がある。
さらに、第４図の従来回路では、ＰチャネルＭｏＳトラ
ンジスタ５５とＮチャネルＭＯＳトランジスタ５６及び
トランジスタ５２を用いて、基準電圧Ｖ ｒｅｒを高電
圧■。。にレベルシフトしている。
ンジスタ５５とＮチャネルＭＯＳトランジスタ５６及び
トランジスタ５２を用いて、基準電圧Ｖ ｒｅｒを高電
圧■。。にレベルシフトしている。
このため、各トランジスタの閾値電圧のＩＩ Ｉｔ範囲
が非常に狭くなり、設計が極めて困Ｍになるという問題
がある。
が非常に狭くなり、設計が極めて困Ｍになるという問題
がある。
また、第５図の従来回路では、出力信号□ｕｔを゛″１
″１″レベルＯ″レベル切替えるとき、トランジスタ５
３のカットオフ動作の遅れによりトランジスタ５３．５
４が同時に導通し、高電圧Ｖｃｃからアース電圧ＧＮＤ
に向かって貫通電流が流れるという不都合がある。この
ドライバ回路ではＶＣＣとして例えば３００■の高電圧
が使用されているので、わずかな期間でも短絡電流が流
れると消費電力は相当なものになり、最悪の場合には破
壊に至る。このトランジスタ５３のカットオフ動作の高
速化を図るにはその閾値電圧の低減化が考えられるが、
あまり効果はなく、かつプロセスが安定していないため
、同値電圧の制御によるカットオフ動作の高速化は極め
て難しい。また、ツェナーダイオード５９によるリーク
電流を多くすれば、トランジスタ５３のゲートバイアス
電圧を速く放電させることができるが、リーク電流はば
らつきが大きく、また温度の依存性が大きいため実用的
ではない。このため、第４図の従来回路では動作速度の
高速化を図ることは困難である。
″１″レベルＯ″レベル切替えるとき、トランジスタ５
３のカットオフ動作の遅れによりトランジスタ５３．５
４が同時に導通し、高電圧Ｖｃｃからアース電圧ＧＮＤ
に向かって貫通電流が流れるという不都合がある。この
ドライバ回路ではＶＣＣとして例えば３００■の高電圧
が使用されているので、わずかな期間でも短絡電流が流
れると消費電力は相当なものになり、最悪の場合には破
壊に至る。このトランジスタ５３のカットオフ動作の高
速化を図るにはその閾値電圧の低減化が考えられるが、
あまり効果はなく、かつプロセスが安定していないため
、同値電圧の制御によるカットオフ動作の高速化は極め
て難しい。また、ツェナーダイオード５９によるリーク
電流を多くすれば、トランジスタ５３のゲートバイアス
電圧を速く放電させることができるが、リーク電流はば
らつきが大きく、また温度の依存性が大きいため実用的
ではない。このため、第４図の従来回路では動作速度の
高速化を図ることは困難である。
（発明が解決しようとする課題）
このように従来のドライバ回路では、基準電圧を形成す
るために常時一定の電流が流れるために消費電力が大き
く、かつこの基準電圧を二重拡散型のＭＯＳトランジス
タのゲートに選択的に供給するようにしているのでトラ
ンジスタの閾値電圧の制御範囲が非常に狭くなり、設計
が極めて困難になるという問題がある。
るために常時一定の電流が流れるために消費電力が大き
く、かつこの基準電圧を二重拡散型のＭＯＳトランジス
タのゲートに選択的に供給するようにしているのでトラ
ンジスタの閾値電圧の制御範囲が非常に狭くなり、設計
が極めて困難になるという問題がある。
さらに出力を高インピーダンス状態に設定することがで
きる従来のドライバ回路では、トランジスタのスイッチ
ング動作の遅れにより電源間に貫通１１！が流れるため
、動作の高速化が困難であるという不都合がある。
きる従来のドライバ回路では、トランジスタのスイッチ
ング動作の遅れにより電源間に貫通１１！が流れるため
、動作の高速化が困難であるという不都合がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、設計が容易に行なえ、しかも動作速
度の高速化と消費電力の低減化を図ることができるドラ
イバ回路を提供することにある。
あり、その目的は、設計が容易に行なえ、しかも動作速
度の高速化と消費電力の低減化を図ることができるドラ
イバ回路を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明のドライバ回路は、ソース、ドレイン間の一端
が電源電圧に接続された第１のＭＯＳトランジスタと、
上記第１のＭＯＳトランジスタのソース、ドレイン間の
他端と出力端子との間に挿入されたダイオードと、上記
出力端子とアース電圧との間にソース、ドレイン間が挿
入され、ゲートに第１の駆動信号が供給される第２のＭ
ＯＳトランジスタと、上記第１のＭＯＳトランジスタの
ゲートとソース、ドレイン間の他端との間に挿入された
定電圧素子と、上記第１のＭＯＳトランジスタのゲート
とアース電圧との間にソース、ドレイン間が挿入され、
ゲートに第２の駆動信号が供給される第３のＭＯＳトラ
ンジスタと、第１、第２のコレクタ回路を有し、エミッ
タ回路が上記電源電圧に接続され、第１のコレクタ回路
がそのベース回路に接続され、第２のコレクタ回路が上
記第１のＭＯＳトランジスタのゲートに接続されたバイ
ポーラトランジスタ回路と、値が異なる少なくとも２値
の電流を上記バイポーラトランジスタ回路のベース回路
に選択的に供給する電流供給手段と、上記第１及び第２
の駆動信号を発生する駆動信号発生手段とを具備したこ
とを特徴とする。
が電源電圧に接続された第１のＭＯＳトランジスタと、
上記第１のＭＯＳトランジスタのソース、ドレイン間の
他端と出力端子との間に挿入されたダイオードと、上記
出力端子とアース電圧との間にソース、ドレイン間が挿
入され、ゲートに第１の駆動信号が供給される第２のＭ
ＯＳトランジスタと、上記第１のＭＯＳトランジスタの
ゲートとソース、ドレイン間の他端との間に挿入された
定電圧素子と、上記第１のＭＯＳトランジスタのゲート
とアース電圧との間にソース、ドレイン間が挿入され、
ゲートに第２の駆動信号が供給される第３のＭＯＳトラ
ンジスタと、第１、第２のコレクタ回路を有し、エミッ
タ回路が上記電源電圧に接続され、第１のコレクタ回路
がそのベース回路に接続され、第２のコレクタ回路が上
記第１のＭＯＳトランジスタのゲートに接続されたバイ
ポーラトランジスタ回路と、値が異なる少なくとも２値
の電流を上記バイポーラトランジスタ回路のベース回路
に選択的に供給する電流供給手段と、上記第１及び第２
の駆動信号を発生する駆動信号発生手段とを具備したこ
とを特徴とする。
また前記駆動信号発生手段は、前記第１のＭＯＳトラン
ジスタが非導通にされる期間に合わせて前記第３のＭＯ
Ｓ トランジスタが導通するような前記第２の駆動信号
を発生するように構成されている。
ジスタが非導通にされる期間に合わせて前記第３のＭＯ
Ｓ トランジスタが導通するような前記第２の駆動信号
を発生するように構成されている。
さらに前記駆動信号発生手段は、前記第２のＭＯＳトラ
ンジスタを導通させるためのＩＩＩ ｔｌｌ信号及びそ
の遅延信号に基づいて前記第１の駆動信号を発生する論
理積ゲート回路と、上記Ｍ ＩＩＩ （Ｈ＠及びその遅
延信号に基づいて前記第２の駆動信号を発生する論理和
ゲート回路とから構成されている。
ンジスタを導通させるためのＩＩＩ ｔｌｌ信号及びそ
の遅延信号に基づいて前記第１の駆動信号を発生する論
理積ゲート回路と、上記Ｍ ＩＩＩ （Ｈ＠及びその遅
延信号に基づいて前記第２の駆動信号を発生する論理和
ゲート回路とから構成されている。
（作用）
出力端子に高レベルの信号を出力する際には電流供給手
段によって値が大きな電流が選択されバイポーラトラン
ジスタ回路のベース回路に供給される。これによりバイ
ポーラトランジスタ回路の第２のコレクタ回路に接続さ
れた定電圧素子に電流が流れ、その両端間に電圧降下が
発生し、この電圧によりゲートがバイアスされ、第１の
ＭＯＳトランジ′スタが導通する。
段によって値が大きな電流が選択されバイポーラトラン
ジスタ回路のベース回路に供給される。これによりバイ
ポーラトランジスタ回路の第２のコレクタ回路に接続さ
れた定電圧素子に電流が流れ、その両端間に電圧降下が
発生し、この電圧によりゲートがバイアスされ、第１の
ＭＯＳトランジ′スタが導通する。
出力端子に低レベルの信号を出力する際には第１の駆動
信号により第２のＭＯＳ）−ランジスタが導通する。
信号により第２のＭＯＳ）−ランジスタが導通する。
一方、第１のＭＯＳ トランジスタが非導通にされると
きは、第２の駆動信号により第３のＭＯＳトランジスタ
が導通し、第１のＭＯＳトランジスタのゲート電位がこ
の第３のＭＯＳトランジスタを介して放電される。これ
により第１のＭＯＳトランジスタは急速に非導通状態に
される。
きは、第２の駆動信号により第３のＭＯＳトランジスタ
が導通し、第１のＭＯＳトランジスタのゲート電位がこ
の第３のＭＯＳトランジスタを介して放電される。これ
により第１のＭＯＳトランジスタは急速に非導通状態に
される。
さらに、第２のＭＯＳトランジスタを導通させるための
制御信号及びその遅延信号を論理積ゲート回路に供給す
ることにより第１の駆動信号を発生させ、上記制御信号
及びその遅延信号を論理和ゲート回路に供給することに
より第２の駆動信号を発生させることにより、第１、第
２のＭＯＳトランジスタがスイッチング動作する際に両
トランジスタが共に非導通となるような期間が設けられ
、電源間の貫通電流の発生が防止される。
制御信号及びその遅延信号を論理積ゲート回路に供給す
ることにより第１の駆動信号を発生させ、上記制御信号
及びその遅延信号を論理和ゲート回路に供給することに
より第２の駆動信号を発生させることにより、第１、第
２のＭＯＳトランジスタがスイッチング動作する際に両
トランジスタが共に非導通となるような期間が設けられ
、電源間の貫通電流の発生が防止される。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明に係るドライバ回路の一実施例による
構成を示す回路図である。
構成を示す回路図である。
図において、１１〜１４はそれぞれ高耐圧構造を有する
二重拡散型のＮチャネルＭｏＳトランジスタ（以下、Ｄ
ＭＯ８と称する）、１５は出力用のダイオード、１６は
Ｄ Ｍ ＯＳ １１のゲートバイアス用のツェナーダイ
オード、１７は第１のコレクタＣ１及び第２のコレクタ
Ｃ２を有するレベルシフト用のｐｎｐ型のマルチコレク
タトランジスタ、１８は上記マルチコレクタトランジス
タ１７のベース電流放電用の抵抗、１９及び２０は電流
値調整用の抵抗、２１及び２２は電流切替え用のエンハ
ンスメント型のＮチャネルＭＯＳトランジスタ、２３は
出力端子、２４は出力端子２３に接続された負荷容量で
ある。
二重拡散型のＮチャネルＭｏＳトランジスタ（以下、Ｄ
ＭＯ８と称する）、１５は出力用のダイオード、１６は
Ｄ Ｍ ＯＳ １１のゲートバイアス用のツェナーダイ
オード、１７は第１のコレクタＣ１及び第２のコレクタ
Ｃ２を有するレベルシフト用のｐｎｐ型のマルチコレク
タトランジスタ、１８は上記マルチコレクタトランジス
タ１７のベース電流放電用の抵抗、１９及び２０は電流
値調整用の抵抗、２１及び２２は電流切替え用のエンハ
ンスメント型のＮチャネルＭＯＳトランジスタ、２３は
出力端子、２４は出力端子２３に接続された負荷容量で
ある。
上記Ｄ Ｍ ＯＳ １１のソースは例えば３００Ｖに設
定された高電圧系のＩｆ）［電圧Ｖｃｃに接続されてお
り、そのドレインは上記ダイオード１５を介して出力端
子２３に接続されている。また、上記ＤＭＯＳｌｌのゲ
ートには上記ツェナーダイオード１６のカソードが接続
されており、このツェナーダイオード１６のアノードは
上記Ｄ Ｍ ＯＳ １１のドレインに接続されている。
定された高電圧系のＩｆ）［電圧Ｖｃｃに接続されてお
り、そのドレインは上記ダイオード１５を介して出力端
子２３に接続されている。また、上記ＤＭＯＳｌｌのゲ
ートには上記ツェナーダイオード１６のカソードが接続
されており、このツェナーダイオード１６のアノードは
上記Ｄ Ｍ ＯＳ １１のドレインに接続されている。
上記Ｄ Ｍ ＯＳ １２のドレインは上記出力端子２３
に接続され、そのソースは０■のアース電圧ＧＮＤに接
続されている。また、上記Ｄ Ｍ ＯＳ １３のドレイ
ンは上記ＤＭＯ８１１のゲートに接続され、そのソース
はアース電圧ＧＮＤに接続されている。
に接続され、そのソースは０■のアース電圧ＧＮＤに接
続されている。また、上記Ｄ Ｍ ＯＳ １３のドレイ
ンは上記ＤＭＯ８１１のゲートに接続され、そのソース
はアース電圧ＧＮＤに接続されている。
上記マルチコレクタトランジスタ１７のエミッタは電圧
■。。に接続されており、第１のコレクタＣ１はそのベ
ースに、第２のコレクタＣ２は上記Ｄ Ｍ ＯＳ １１
のゲートに接続されている。そして、ベースと電圧Ｖｃ
ｃとの間には上記抵抗１８が接続されている。
■。。に接続されており、第１のコレクタＣ１はそのベ
ースに、第２のコレクタＣ２は上記Ｄ Ｍ ＯＳ １１
のゲートに接続されている。そして、ベースと電圧Ｖｃ
ｃとの間には上記抵抗１８が接続されている。
上記マルチコレクタトランジスタ１７の第１のコレクタ
Ｃ１には上記Ｄ Ｍ ＯＳ １４のドレインが接続され
ている。このＤ Ｍ ＯＳ １４のソースには値が異な
る上記２個の抵抗１９．２０のそれぞれ一端が接続され
ており、両抵抗１９．２０の各他端には上記トランジス
タ２１．２２の各ドレインが接続されている。
Ｃ１には上記Ｄ Ｍ ＯＳ １４のドレインが接続され
ている。このＤ Ｍ ＯＳ １４のソースには値が異な
る上記２個の抵抗１９．２０のそれぞれ一端が接続され
ており、両抵抗１９．２０の各他端には上記トランジス
タ２１．２２の各ドレインが接続されている。
そして、両トランジスタ２１．２２のソースはアース電
圧ＧＮＤに接続されている。上記両抵抗１９．２０は、
例えば抵抗２０の値Ｒ２が抵抗１９の値Ｒ１よりも十分
に大きくなるように設定されている。
圧ＧＮＤに接続されている。上記両抵抗１９．２０は、
例えば抵抗２０の値Ｒ２が抵抗１９の値Ｒ１よりも十分
に大きくなるように設定されている。
そして、上記トランジスタ１９のゲートには駆動信号Ｓ
１が、トランジスタ２０のゲートには駆動信号Ｓ２が、
トランジスタ１４のゲートには論理系の例えば５■にさ
れた電源電圧Ｖｏｏが、上記トランジスタ１３のゲート
には駆動信号Ｓ３が、トランジスタ１２のゲートには駆
動信号Ｓ４がそれぞれ供給されるようになっている。上
記信号Ｓ１と８２は上記トランジスタ１１をオン、オフ
させる際に選択的に“１″レベルにされる。他方、信号
Ｓ３は上記トランジスタ１３をオフさせる際に、信号Ｓ
４は上記トランジスタ１２をオンさせる際にそれぞれ“
１”レベルにされるものであり、信号Ｓ３と８４は例え
ば第２図に示すような構成の駆動信号発生回路で発生さ
れる。
１が、トランジスタ２０のゲートには駆動信号Ｓ２が、
トランジスタ１４のゲートには論理系の例えば５■にさ
れた電源電圧Ｖｏｏが、上記トランジスタ１３のゲート
には駆動信号Ｓ３が、トランジスタ１２のゲートには駆
動信号Ｓ４がそれぞれ供給されるようになっている。上
記信号Ｓ１と８２は上記トランジスタ１１をオン、オフ
させる際に選択的に“１″レベルにされる。他方、信号
Ｓ３は上記トランジスタ１３をオフさせる際に、信号Ｓ
４は上記トランジスタ１２をオンさせる際にそれぞれ“
１”レベルにされるものであり、信号Ｓ３と８４は例え
ば第２図に示すような構成の駆動信号発生回路で発生さ
れる。
第２図において、前記トランジスタ１２を導通させる際
に“１”レベルに設定される入力信号ＩｎはＯＲゲート
回路３１、ＡＮＤゲーグー路３２及び２個の信号遅延回
路３３．３４に供給される。上記一方の信号遅延回路３
３の出力はＯＲゲート回路３１に供給され、他方の信号
遅延回路３４の出力はＡＮＤゲーグー路３２に供給され
る。さらに前記出力端子２３を高インピーダンス状態に
する際に“１”レベルに設定される信号Ｃ０ｎｔは、上
記ＯＲゲート回路３１に対しては直接に、上記ＡＮＤゲ
ート回路３２に対してはインバータ３５を介してそれぞ
れ供給される。そして、ＯＲゲート回路３１の出力が上
記信号Ｓ３としてトランジスタ１３のゲートに入力され
、ＡＮＤゲーグー路３２の出力が上記信号Ｓ４としてト
ランジスタ１２のゲートに入力される。
に“１”レベルに設定される入力信号ＩｎはＯＲゲート
回路３１、ＡＮＤゲーグー路３２及び２個の信号遅延回
路３３．３４に供給される。上記一方の信号遅延回路３
３の出力はＯＲゲート回路３１に供給され、他方の信号
遅延回路３４の出力はＡＮＤゲーグー路３２に供給され
る。さらに前記出力端子２３を高インピーダンス状態に
する際に“１”レベルに設定される信号Ｃ０ｎｔは、上
記ＯＲゲート回路３１に対しては直接に、上記ＡＮＤゲ
ート回路３２に対してはインバータ３５を介してそれぞ
れ供給される。そして、ＯＲゲート回路３１の出力が上
記信号Ｓ３としてトランジスタ１３のゲートに入力され
、ＡＮＤゲーグー路３２の出力が上記信号Ｓ４としてト
ランジスタ１２のゲートに入力される。
次に上記のような構成の回路を動作を説明する。
まず、出力端子２３から“１”レベル（Ｖｃｃ）の信号
を出力する場合には、信号＄１が“１”レベルにされ、
信号Ｓ２が“０”レベルにされる。
を出力する場合には、信号＄１が“１”レベルにされ、
信号Ｓ２が“０”レベルにされる。
これにより、トランジスタ２１がオンし、トランジスタ
２２がオフする。従って、ゲートに５■の電圧Ｖｎｏが
供給されているＤ Ｍ ＯＳ １４には、このＤＭ Ｏ
Ｓ １４の閾値電圧をｖｔｈとすると、次のような式で
与えられるドレイン電流■１が流れる。
２２がオフする。従って、ゲートに５■の電圧Ｖｎｏが
供給されているＤ Ｍ ＯＳ １４には、このＤＭ Ｏ
Ｓ １４の閾値電圧をｖｔｈとすると、次のような式で
与えられるドレイン電流■１が流れる。
１ｌ−（Ｖ。。−Ｖｔｈ）／Ｒ１・・・ １なお、上記
１式においてＲ１は抵抗１９の抵抗値である。このよう
な電流が流れることによりマルチコレクタトランジスタ
１７がオンし、このトランジスタ１７を介してツェナー
ダイオード１６に所定の電流が流れる。このとき、この
ツェナーダイオード１６のツェナー電圧Ｖｚが、Ｄ Ｍ
ＯＳ １１がオンするようなゲート、ソース間電圧■
。Ｓ以上に設定されているならば、このＤ Ｍ ＯＳ
１１はオンする。
１式においてＲ１は抵抗１９の抵抗値である。このよう
な電流が流れることによりマルチコレクタトランジスタ
１７がオンし、このトランジスタ１７を介してツェナー
ダイオード１６に所定の電流が流れる。このとき、この
ツェナーダイオード１６のツェナー電圧Ｖｚが、Ｄ Ｍ
ＯＳ １１がオンするようなゲート、ソース間電圧■
。Ｓ以上に設定されているならば、このＤ Ｍ ＯＳ
１１はオンする。
従って、このときはオンしている０ＭＯ８１１を介して
負荷容量２４が電圧Ｖ。０により充電され、出力信号Ｏ
ｕｔは“１″レベルに設定される。
負荷容量２４が電圧Ｖ。０により充電され、出力信号Ｏ
ｕｔは“１″レベルに設定される。
他方、出力端子２３から“１”レベルの信号を出力しな
い場合には、信号Ｓ１が“０″レベルにされ、信号Ｓ２
が“１”レベルにされる。これにより、トランジスタ２
２がオンし、トランジスタ２１がオフする。このときＤ
Ｍ ＯＳ １４には、上記抵抗２０の値をＲ２とする
と、次のような式で与えられるドレイン電流■２が流れ
る。
い場合には、信号Ｓ１が“０″レベルにされ、信号Ｓ２
が“１”レベルにされる。これにより、トランジスタ２
２がオンし、トランジスタ２１がオフする。このときＤ
Ｍ ＯＳ １４には、上記抵抗２０の値をＲ２とする
と、次のような式で与えられるドレイン電流■２が流れ
る。
ｆ２ ＝ （Ｖｏ ｏ −Ｖｔｈ） ／Ｒ２・・・２と
ころが、Ｒ２はＲ１よりも十分大きくなるように設定さ
れているため、この電流が流れてもマルチコレクタトラ
ンジスタ１７はオンせず、ツェナーダイオード１６には
電流が流れない。従って、ＤＭ ＯＳ １１はオン状態
にはされない。
ころが、Ｒ２はＲ１よりも十分大きくなるように設定さ
れているため、この電流が流れてもマルチコレクタトラ
ンジスタ１７はオンせず、ツェナーダイオード１６には
電流が流れない。従って、ＤＭ ＯＳ １１はオン状態
にはされない。
このように上記実施例回路では、出力信号□ｕｔを“１
”レベルに設定するときにのみＤ Ｍ ＯＳ １４に十
分な電流を流し、それ以外のときにはＤＭＯ８１４に電
流を流さないようにしている。このため、従来のように
常時、基準電圧を形成するために一定′Ｒ流を流してお
く必要がなくなり、消費電流の低減化を図ることができ
る。
”レベルに設定するときにのみＤ Ｍ ＯＳ １４に十
分な電流を流し、それ以外のときにはＤＭＯ８１４に電
流を流さないようにしている。このため、従来のように
常時、基準電圧を形成するために一定′Ｒ流を流してお
く必要がなくなり、消費電流の低減化を図ることができ
る。
次に出力端子２３から“０″レベル（０■）の信号を出
力する場合の動作を第３図のタイミングチャートを用い
て説明する。このとき、第２図中の信号Ｃａｎｔは“Ｏ
ｎレベルにされている。第２図中の入力信号Ｉｎが“Ｏ
″レベルされているときは、図示しない回路により前記
駆動信号Ｓ１が゛１″レベル、駆動信号Ｓ２が″Ｏ″レ
ベルにされている。従って、Ｄ Ｍ ＯＳ １１がオン
しており、出力信号□ｕｔは“１″レベルにされている
。
力する場合の動作を第３図のタイミングチャートを用い
て説明する。このとき、第２図中の信号Ｃａｎｔは“Ｏ
ｎレベルにされている。第２図中の入力信号Ｉｎが“Ｏ
″レベルされているときは、図示しない回路により前記
駆動信号Ｓ１が゛１″レベル、駆動信号Ｓ２が″Ｏ″レ
ベルにされている。従って、Ｄ Ｍ ＯＳ １１がオン
しており、出力信号□ｕｔは“１″レベルにされている
。
この状態で第２図中の入力信号ｉｎがｔｌのタイミング
で゛″１″１″レベルると、ＯＲゲート回路３１の出力
信号＄３が直ちに“１″レベルとなり、この信号Ｓ３に
よってＤ Ｍ ＯＳ １３がオンする。
で゛″１″１″レベルると、ＯＲゲート回路３１の出力
信号＄３が直ちに“１″レベルとなり、この信号Ｓ３に
よってＤ Ｍ ＯＳ １３がオンする。
このとき、図示しない回路により前記駆動信号Ｓ１が“
○“レベル、駆動信号Ｓ２が“１”レベルにされ、Ｄ
Ｍ ＯＳ １１がオフしようとするとき、Ｄ Ｍ ＯＳ
１３ヲ介してＤＭｏＳｌｌのゲートの信号Ｓ５が放電
されるので、ＤＭｏＳｌｌは急速にオフ状態になる。
○“レベル、駆動信号Ｓ２が“１”レベルにされ、Ｄ
Ｍ ＯＳ １１がオフしようとするとき、Ｄ Ｍ ＯＳ
１３ヲ介してＤＭｏＳｌｌのゲートの信号Ｓ５が放電
されるので、ＤＭｏＳｌｌは急速にオフ状態になる。
一方、信号Ｉｎが“１″レベルになった直後では、ＡＮ
Ｄゲーグー路３２の出力信号Ｓ４は“０″レベルのまま
である。そして、ｔｌから遅れたｔ２のタイミングで信
号遅延回路３４の出力が“１”レベルになると、ＡＮＤ
ゲーグー路３２の出力信号Ｓ４が“１″レベルに反転し
、この信号Ｓ４によってＤ Ｍ ＯＳ １２がオンする
。これにより、出力端子２３に接続されている負荷容！
２４がアースに放電され、出力信号ＯＵｔは“Ｏ″レベ
ル設定される。
Ｄゲーグー路３２の出力信号Ｓ４は“０″レベルのまま
である。そして、ｔｌから遅れたｔ２のタイミングで信
号遅延回路３４の出力が“１”レベルになると、ＡＮＤ
ゲーグー路３２の出力信号Ｓ４が“１″レベルに反転し
、この信号Ｓ４によってＤ Ｍ ＯＳ １２がオンする
。これにより、出力端子２３に接続されている負荷容！
２４がアースに放電され、出力信号ＯＵｔは“Ｏ″レベ
ル設定される。
このように出力信号ＯＵｔが“１″レベルから“Ｏ”レ
ベルに変化する際には、Ｄ Ｍ ＯＳ １１と１２脣 が第３図中ｙｗａを付したｔｌからｔ２の期間だけ同時
にオフ状態にされるため、電圧Ｖｃｃと７−・スミ圧と
の間には貫通電流は流れない。しかもＤＭ ＯＳ １１
がオフする際にはそのゲートの信号Ｓ５がＤ Ｍ ＯＳ
１３によって放電されるため、ＤＭｏＳｌｌは急速に
オフ状態にされる。
ベルに変化する際には、Ｄ Ｍ ＯＳ １１と１２脣 が第３図中ｙｗａを付したｔｌからｔ２の期間だけ同時
にオフ状態にされるため、電圧Ｖｃｃと７−・スミ圧と
の間には貫通電流は流れない。しかもＤＭ ＯＳ １１
がオフする際にはそのゲートの信号Ｓ５がＤ Ｍ ＯＳ
１３によって放電されるため、ＤＭｏＳｌｌは急速に
オフ状態にされる。
次に信号ｉｎがｔ３のタイミングで“１″レベルから“
０″レベルになると、ＡＮＤゲーグー路３２の出力信号
Ｓ４が直ちに“Ｏ″レベルなり、この信号＄４によって
Ｄ Ｍ ＯＳ １２がオフになる。
０″レベルになると、ＡＮＤゲーグー路３２の出力信号
Ｓ４が直ちに“Ｏ″レベルなり、この信号＄４によって
Ｄ Ｍ ＯＳ １２がオフになる。
これにより、Ｄ Ｍ ＯＳ １２による負荷容量２４の
放電が中止される。
放電が中止される。
一方、信号）ｎが“０″レベルになった直後では、ＯＲ
ゲート回路３１の出力信号Ｓ３はまだ“１″レベルのま
まである。そして、ｔ３よりも遅れたｔ４のタイミング
で信号遅延回路３３の出力が“０″レベルになると、Ｏ
Ｒゲート回路３１の出力信号Ｓ３が“Ｏ”レベルに反転
し、この信号Ｓ３によってＤ Ｍ ＯＳ １３がオフし
、Ｄ Ｍ ＯＳ １１のゲートの信号Ｓ５の放電が中止
される。これにより、ＤＭＯＳ １１がオンし、このＤ
Ｍ ＯＳ １１を介して出力端子２３に接続されてい
る負荷容１２４が充電され、出力信号Ｑｕｔは″１″レ
ベルに設定される。
ゲート回路３１の出力信号Ｓ３はまだ“１″レベルのま
まである。そして、ｔ３よりも遅れたｔ４のタイミング
で信号遅延回路３３の出力が“０″レベルになると、Ｏ
Ｒゲート回路３１の出力信号Ｓ３が“Ｏ”レベルに反転
し、この信号Ｓ３によってＤ Ｍ ＯＳ １３がオフし
、Ｄ Ｍ ＯＳ １１のゲートの信号Ｓ５の放電が中止
される。これにより、ＤＭＯＳ １１がオンし、このＤ
Ｍ ＯＳ １１を介して出力端子２３に接続されてい
る負荷容１２４が充電され、出力信号Ｑｕｔは″１″レ
ベルに設定される。
このように出力信号□ｕｔが“Ｏ″レベルら“１″レベ
ルに変化する際にも、Ｄ Ｍ ＯＳ １１と１２が第３
図中ン線を付したｔ３からｔ４の期間だけ同時にオフ状
態にされるため、電圧■。Ｃとアース電圧との間には貫
通電流は流れない。
ルに変化する際にも、Ｄ Ｍ ＯＳ １１と１２が第３
図中ン線を付したｔ３からｔ４の期間だけ同時にオフ状
態にされるため、電圧■。Ｃとアース電圧との間には貫
通電流は流れない。
次に、信号Ｃａｎｔがｔ５のタイミングで“１”レベル
にされたとする。信号Ｃａｎｔが“１”レベルにされる
ことにより、第２図中のＯＲゲート回路３１の出力信号
Ｓ３が“１″レベルにされ、これニに ＩＱ Ｄ Ｍ
ＯＳ １３ｆｆｉ ：ｔ ンＬ、ＤＭｏＳｌｌのゲート
の信号Ｓ５が“０”レベルに放電される。このためＤＭ
ｏＳｌｌはオフになる。他方、信号ｃ ｏｎｔが“１”
レベルにされることによりインバータ３５の出力信号が
“０”レベルになり、ＡＮＤゲーグー路３２の出力信号
Ｓ４も“０″レベルになる。このため、信号Ｃｏｎｔが
゛ｉ１ｎレベルのときにはＤＭｏＳｌｌと１２が共にオ
フする。このとき、ダイオード１５は遮断状態なので負
荷容！２４からの放電は行」 われない。従って、出力信号□ｕｔは第３図中値線を付
して示すように高インピーダンス状態に設定される。
にされたとする。信号Ｃａｎｔが“１”レベルにされる
ことにより、第２図中のＯＲゲート回路３１の出力信号
Ｓ３が“１″レベルにされ、これニに ＩＱ Ｄ Ｍ
ＯＳ １３ｆｆｉ ：ｔ ンＬ、ＤＭｏＳｌｌのゲート
の信号Ｓ５が“０”レベルに放電される。このためＤＭ
ｏＳｌｌはオフになる。他方、信号ｃ ｏｎｔが“１”
レベルにされることによりインバータ３５の出力信号が
“０”レベルになり、ＡＮＤゲーグー路３２の出力信号
Ｓ４も“０″レベルになる。このため、信号Ｃｏｎｔが
゛ｉ１ｎレベルのときにはＤＭｏＳｌｌと１２が共にオ
フする。このとき、ダイオード１５は遮断状態なので負
荷容！２４からの放電は行」 われない。従って、出力信号□ｕｔは第３図中値線を付
して示すように高インピーダンス状態に設定される。
このように上記実施例回路では、従来回路のように常時
一定電流を消費する基準電圧の形成が不要なため、無駄
な電流の消費を防止することができる。
一定電流を消費する基準電圧の形成が不要なため、無駄
な電流の消費を防止することができる。
しかも、従来回路のように、基準電圧を高電圧にレベル
シフトする必要がなくなり、設計を容易に行なうことが
できる。
シフトする必要がなくなり、設計を容易に行なうことが
できる。
また、出力信号ＯＵｔを“１”レベルから“Ｏ”レベル
に切替えるとき、Ｄ Ｍ ＯＳ １１と１２が同時にオ
ンすることがなくなり、高電圧ＶＣＣがらアース電圧Ｇ
ＮＤに向かって貫通電流が流れることが防止される。こ
のため、上記実施例回路では動作速度の高速化を容易に
図ることができる。
に切替えるとき、Ｄ Ｍ ＯＳ １１と１２が同時にオ
ンすることがなくなり、高電圧ＶＣＣがらアース電圧Ｇ
ＮＤに向かって貫通電流が流れることが防止される。こ
のため、上記実施例回路では動作速度の高速化を容易に
図ることができる。
なお、この発明は上記実施例に限定されるものでなく、
種々の変形が可能であることはいうまでもない。例えば
、駆動信号Ｓ３に基づいて先にＤＭ ＯＳ １３をオン
させておき、この後で駆動信号８１．８２よりマルチコ
レクタトランジスタ１７をオフさせるように構成しても
よい。
種々の変形が可能であることはいうまでもない。例えば
、駆動信号Ｓ３に基づいて先にＤＭ ＯＳ １３をオン
させておき、この後で駆動信号８１．８２よりマルチコ
レクタトランジスタ１７をオフさせるように構成しても
よい。
［発明の効果］
以上説明したように、この発明によれば、設計が容易に
行なえ、しかも動作速度の高速化と消費電力の低減化を
図ることができるドライバ回路を提供することができる
。
行なえ、しかも動作速度の高速化と消費電力の低減化を
図ることができるドライバ回路を提供することができる
。
第１図はこの発明に係るドライバ回路の一実施例による
構成を示す回路図、第２図は上記実施例回路で使用され
る信号を発生する駆動信号発生回路の一例を示す回路図
、第３図は上記実施例回路の動作を説明するためのタイ
ミングチャート、第４図及び第５図はそれぞれ従来の回
路図である。 １１〜１４・・・二重拡散型のＮチャネルＭＯＳトラン
ジスタ（０ＭＯ８） 、１５・・・出力用のダイオード
、１６・・・ツェナーダイオード、１７・・・マルチコ
レクタトランジスタ、１８・・・抵抗、１９．２０・・
・電流値調整用の抵抗、２１．２２・・・電流切替え用
のＮチャネルＭＯＳトランジスタ、２３・・・出力端子
、２４・・・負荷容量。 出願人代理人 弁理士 鈴 江 武 彦第１ 図 η Ｊ） 第 ２図 ｎ 第４３ １５ 図
構成を示す回路図、第２図は上記実施例回路で使用され
る信号を発生する駆動信号発生回路の一例を示す回路図
、第３図は上記実施例回路の動作を説明するためのタイ
ミングチャート、第４図及び第５図はそれぞれ従来の回
路図である。 １１〜１４・・・二重拡散型のＮチャネルＭＯＳトラン
ジスタ（０ＭＯ８） 、１５・・・出力用のダイオード
、１６・・・ツェナーダイオード、１７・・・マルチコ
レクタトランジスタ、１８・・・抵抗、１９．２０・・
・電流値調整用の抵抗、２１．２２・・・電流切替え用
のＮチャネルＭＯＳトランジスタ、２３・・・出力端子
、２４・・・負荷容量。 出願人代理人 弁理士 鈴 江 武 彦第１ 図 η Ｊ） 第 ２図 ｎ 第４３ １５ 図
Claims (3)
- （１）ソース、ドレイン間の一端が電源電圧に接続され
た第１のＭＯＳトランジスタと、上記第１のＭＯＳトラ
ンジスタのソース、ドレイン間の他端と出力端子との間
に挿入されたダイオードと、 上記出力端子とアース電圧との間にソース、ドレイン間
が挿入され、ゲートに第１の駆動信号が供給される第２
のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタのゲートとソース、ドレ
イン間の他端との間に挿入された定電圧素子と、 上記第１のＭＯＳトランジスタのゲートとアース電圧と
の間にソース、ドレイン間が挿入され、ゲートに第２の
駆動信号が供給される第３のＭＯＳトランジスタと、 第１、第２のコレクタ回路を有し、エミッタ回路が上記
電源電圧に接続され、第１のコレクタ回路がそのベース
回路に接続され、第２のコレクタ回路が上記第１のＭＯ
Ｓトランジスタのゲートに接続されたバイポーラトラン
ジスタ回路と、値が異なる少なくとも２値の電流を上記
バイポーラトランジスタ回路のベース回路に選択的に供
給する電流供給手段と、 上記第１及び第２の駆動信号を発生する駆動信号発生手
段と を具備したことを特徴とするドライバ回路。 - （２）前記駆動信号発生手段は、前記第１のＭＯＳトラ
ンジスタが非導通にされる期間に合わせて前記第３のＭ
ＯＳトランジスタが導通するような前記第２の駆動信号
を発生するように構成されている請求項１記載のドライ
バ回路。 - （３）前記駆動信号発生手段は、 前記第２のＭＯＳトランジスタを導通させるための制御
信号及びその遅延信号に基づいて前記第１の駆動信号を
発生する論理積ゲート回路と、上記制御信号及びその遅
延信号に基づいて前記第２の駆動信号を発生する論理和
ゲート回路とから構成されている請求項１記載のドライ
バ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63116963A JPH0693615B2 (ja) | 1988-05-16 | 1988-05-16 | ドライバ回路 |
| DE68912739T DE68912739T2 (de) | 1988-05-16 | 1989-05-12 | Befehlschaltung. |
| PCT/JP1989/000485 WO1989011755A1 (en) | 1988-05-16 | 1989-05-12 | Driver circuit |
| EP89905757A EP0372087B1 (en) | 1988-05-16 | 1989-05-12 | Driver circuit |
| KR1019890702033A KR920009031B1 (ko) | 1988-05-16 | 1989-05-12 | 드라이버 회로 |
| US07/457,771 US5120991A (en) | 1988-05-16 | 1990-01-12 | Driver circuit for converting a cmos level signal to a high-voltage level |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63116963A JPH0693615B2 (ja) | 1988-05-16 | 1988-05-16 | ドライバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01288010A true JPH01288010A (ja) | 1989-11-20 |
| JPH0693615B2 JPH0693615B2 (ja) | 1994-11-16 |
Family
ID=14700079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63116963A Expired - Fee Related JPH0693615B2 (ja) | 1988-05-16 | 1988-05-16 | ドライバ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5120991A (ja) |
| EP (1) | EP0372087B1 (ja) |
| JP (1) | JPH0693615B2 (ja) |
| KR (1) | KR920009031B1 (ja) |
| DE (1) | DE68912739T2 (ja) |
| WO (1) | WO1989011755A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004128369A (ja) * | 2002-10-07 | 2004-04-22 | Fuji Electric Device Technology Co Ltd | 半導体集積回路装置 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0626308B2 (ja) * | 1988-07-08 | 1994-04-06 | 株式会社東芝 | 出力回路 |
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