JP3185278B2 - 直交メモリ - Google Patents
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Description
【産業上の利用分野】本発明は、画像等のデータを保存
する直交メモリに関する。
する直交メモリに関する。
【従来の技術】画像などのデータを保存するメモリに
は、多量のデータを高速に入出力する機能が要求され
る。そこで、図１０に示すようなビデオメモリないしフ
ィールドメモリと呼ばれるメモリがある。これは、通常
のメモリセル１０１の横に高速にアクセス可能なシリア
ルアクセスメモリ１０２を併置し、たとえばデータ出力
時には、外部から行アドレスを指定し１行のデータを一
度にメモリセル１０１からシリアルアクセスメモリ１０
２に転送した後、シリアルアクセスメモリ１０２から１
行のデータを端から順に連続的に高速に出力する技術で
ある。また、データ入力時には、シリアルアクセスメモ
リ１０２へ１行のデータを端から順に連続的に高速に入
力した後、外部から行アドレスを指定し１行のデータを
一度にシリアルアクセスメモリ１０２からメモリセル１
０１に転送する。この方式については、たとえば米国
の、１９８５ アイトリプルイー インターナショナル
ソリッド ステート サーキッツコンファレンス、ダ
イジェスト オブ テクニカル ペーパーズ（１９８５
ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃ
ｅ、Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐ
ｅｒｓ）、 論文番号ＷＡＭ３．１、３８〜３９ページ
に記載されている。また、２次元データを処理する場
合、行方向に高速にデータを入出力する必要のある処理
と、列方向に高速にデータを入出力する必要のある処理
とがある。そこで、図１１に示すような直交メモリと呼
ばれるメモリがある。これは、外部と直交メモリセル１
１１とのデータ入出力を、行方向にも列方向にも一度に
行える技術である。この方式については、たとえば、電
気学会電子デバイス研究会資料、ＥＤＤ−８５、３６−
４０番、１３〜２０ページに記載されている。
は、多量のデータを高速に入出力する機能が要求され
る。そこで、図１０に示すようなビデオメモリないしフ
ィールドメモリと呼ばれるメモリがある。これは、通常
のメモリセル１０１の横に高速にアクセス可能なシリア
ルアクセスメモリ１０２を併置し、たとえばデータ出力
時には、外部から行アドレスを指定し１行のデータを一
度にメモリセル１０１からシリアルアクセスメモリ１０
２に転送した後、シリアルアクセスメモリ１０２から１
行のデータを端から順に連続的に高速に出力する技術で
ある。また、データ入力時には、シリアルアクセスメモ
リ１０２へ１行のデータを端から順に連続的に高速に入
力した後、外部から行アドレスを指定し１行のデータを
一度にシリアルアクセスメモリ１０２からメモリセル１
０１に転送する。この方式については、たとえば米国
の、１９８５ アイトリプルイー インターナショナル
ソリッド ステート サーキッツコンファレンス、ダ
イジェスト オブ テクニカル ペーパーズ（１９８５
ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃ
ｅ、Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐ
ｅｒｓ）、 論文番号ＷＡＭ３．１、３８〜３９ページ
に記載されている。また、２次元データを処理する場
合、行方向に高速にデータを入出力する必要のある処理
と、列方向に高速にデータを入出力する必要のある処理
とがある。そこで、図１１に示すような直交メモリと呼
ばれるメモリがある。これは、外部と直交メモリセル１
１１とのデータ入出力を、行方向にも列方向にも一度に
行える技術である。この方式については、たとえば、電
気学会電子デバイス研究会資料、ＥＤＤ−８５、３６−
４０番、１３〜２０ページに記載されている。
【発明が解決しようとする課題】従来の方法では、図１
０に示すようなメモリの場合、画像の行のデータは端か
ら順に連続的な入出力は高速に行えるが、列のデータは
高速な入出力が行えないという問題点があった。また、
図１１に示すようなメモリの場合、画像の行方向にも列
方向にもメモリセルの幅分のデータを並列に、高速に入
出力できるという特徴はあるが，メモリセルのメモリセ
ル容量を増やすと入出力信号線が増えてしまい、ピン数
の制約のために１チップに納めることが困難であった。
本発明の目的は、このような問題点を解決し、行方向に
も列方向にも高速にデータの入出力を行うことのできる
メモリを提供することである。
０に示すようなメモリの場合、画像の行のデータは端か
ら順に連続的な入出力は高速に行えるが、列のデータは
高速な入出力が行えないという問題点があった。また、
図１１に示すようなメモリの場合、画像の行方向にも列
方向にもメモリセルの幅分のデータを並列に、高速に入
出力できるという特徴はあるが，メモリセルのメモリセ
ル容量を増やすと入出力信号線が増えてしまい、ピン数
の制約のために１チップに納めることが困難であった。
本発明の目的は、このような問題点を解決し、行方向に
も列方向にも高速にデータの入出力を行うことのできる
メモリを提供することである。
【課題を解決するための手段】第１の発明の直交メモリ
は、メモリ上のデータを行方向および列方向に読み出す
ことのできる直交メモリにおいて、データ保存し、列方
向および行方向に、一度にそのビット幅分だけのデータ
を転送することのできる直交メモリセルと、直交メモリ
セルの１行分のデータを保存することができる行メモリ
と、外部から入力された行アドレスをデコードし、直交
メモリセル上の１行を選択する手段と、直交メモリセル
上の選択された１行分のデータを一度に行メモリへ転送
したり、行メモリ上の１行分のデータを一度に直交メモ
リセル上の選択された行へ転送する手段と、行メモリ上
のデータを端から順に連続的に出力したり、行メモリ上
へデータを端から順に連続的に入力する手段と、直交メ
モリセルの１列分のデータを保持することができる列メ
モリと、外部から入力された列アドレスをデコードし、
直交メモリセル上の１列を選択する手段と、直交メモリ
セル上の選択された１列分のデータを一度に列メモリへ
転送したり、列メモリ上の１列分のデータを一度に直交
メモリセル上の選択された列へ転送する手段と、列メモ
リ上のデータを端から順に連続的に出力したり、列メモ
リ上へデータを端から順に連続的に入力する手段とを有
することを特徴とする。第２の発明の直交メモリは、第
１の発明の直交メモリにおいて、行メモリ上のデータを
列メモリに端から順に連続的に転送したり、列メモリ上
のデータを行メモリに端から順に連続的に転送する手段
を有することを特徴とする。第３の発明の直交メモリ
は、第１の発明の直交メモリにおいて、行メモリ、列メ
モリを複数持ち、任意の行メモリ上のデータを任意の列
メモリに端から順に連続的に転送したり、任意の列メモ
リ上のデータを任意の行メモリに端から順に連続的に転
送することを、複数の行メモリ、列メモリ間で並列に行
う手段を有することを特徴とする。第４の発明の直交メ
モリは、第１の発明の直交メモリにおいて、直交メモリ
セル上の選択された１行分のデータを一度に列メモリへ
転送したり、列メモリ上の１列分のデータを一度に直交
メモリセル上の選択された行へ転送したり，直交メモリ
セル上の選択された１列分のデータを一度に行メモリへ
転送したり、行メモリ上の１行分のデータを一度に直交
メモリセル上の選択された列へ転送する手段を有するこ
とを特徴とする。第５の発明の直交メモリは、メモリ上
のデータを行方向および列方向に読み出すことのできる
直交メモリにおいて、データ保持し、列方向および行方
向に、一度にそのビット幅分だけのデータを転送するこ
とのできる直交メモリセルと、直交メモリセルの複数行
分のデータを保持することができるワード行メモリと、
外部から出力された行アドレスをデコードし、直交メモ
リセル上の１行を選択する手段と、直交メモリル上の選
択された１行分のデータを一度にワード行メモリへ転送
したり、ワード行メモリ上の１行分のデータを一度に直
交メモリセル上の選択された行へ転送する手段と、ワー
ド行メモリ上のデータをワード単位に端から順に連続的
に出力したり、ワード行メモリ上へデータをワード単位
に端から順に連続的に入力する手段と、直交メモリセル
の複数列分のデータを保持することができるワード列メ
モリと、外部から入力された列アドレスをデコードし、
直交メモリセル上の１列を選択する手段と、直交メモリ
セル上の選択された１列分のデータを一度にワード列メ
モリへ転送したり、ワード列メモリ上の１列分のデータ
を一度に直交メモリセル上の選択された列へ転送する手
段と、ワード列メモリ上のデータをワード単位に端から
順に連続的に出力したり、ワード列メモリ上へデータを
ワード単位に端から順に連続的に入力する手段とを有す
ることを特徴とする。第６の発明の直交メモリは、第５
の発明の直交メモリにおいて、ワード行メモリ上のデー
タをワード列メモリにワード単位に端から順に連続的に
転送したり、ワード列メモリ上のデータをワード行メモ
リにワード単位に端から順に連続的に転送する手段を有
することを特徴とする。第７の発明の直交メモリは、第
５の発明の直交メモリにおいて、ワード行メモリ、ワー
ド列メモリを複数持ち、任意のワード行メモリ上のデー
タを任意のワード列メモリにワード単位に端から順に連
続的に転送したり、任意のワード列メモリ上のデータを
任意のワード行メモリに端から順に連続的に転送するこ
とを、複数のワード行メモリ、ワード列メモリ間で並列
に行う手段を有することを特徴とする。第８の発明の直
交メモリは、第５の発明の直交メモリにおいて、直交メ
モリセル上の選択された１行分のデータを一度にワード
列メモリへ転送したり、ワード列メモリ上の１行分のデ
ータを一度に直交メモリセル上の選択された行へ転送し
たり、直交メモリセル上の選択された１列分のデータを
一度にワード行メモリへ転送したり、ワード行メモリ上
の１行分のデータを一度に直交メモリセル上の選択され
た列へ転送する手段を有することを特徴とする。第９の
発明の直交メモリは、第１、２、３、４、５、６、７又
は８の発明の直交メモリにおいて、外部から与えられた
行アドレスと列アドレスによって指定されるメモリ要素
とデータを入出力する手段を有することを特徴とする。
は、メモリ上のデータを行方向および列方向に読み出す
ことのできる直交メモリにおいて、データ保存し、列方
向および行方向に、一度にそのビット幅分だけのデータ
を転送することのできる直交メモリセルと、直交メモリ
セルの１行分のデータを保存することができる行メモリ
と、外部から入力された行アドレスをデコードし、直交
メモリセル上の１行を選択する手段と、直交メモリセル
上の選択された１行分のデータを一度に行メモリへ転送
したり、行メモリ上の１行分のデータを一度に直交メモ
リセル上の選択された行へ転送する手段と、行メモリ上
のデータを端から順に連続的に出力したり、行メモリ上
へデータを端から順に連続的に入力する手段と、直交メ
モリセルの１列分のデータを保持することができる列メ
モリと、外部から入力された列アドレスをデコードし、
直交メモリセル上の１列を選択する手段と、直交メモリ
セル上の選択された１列分のデータを一度に列メモリへ
転送したり、列メモリ上の１列分のデータを一度に直交
メモリセル上の選択された列へ転送する手段と、列メモ
リ上のデータを端から順に連続的に出力したり、列メモ
リ上へデータを端から順に連続的に入力する手段とを有
することを特徴とする。第２の発明の直交メモリは、第
１の発明の直交メモリにおいて、行メモリ上のデータを
列メモリに端から順に連続的に転送したり、列メモリ上
のデータを行メモリに端から順に連続的に転送する手段
を有することを特徴とする。第３の発明の直交メモリ
は、第１の発明の直交メモリにおいて、行メモリ、列メ
モリを複数持ち、任意の行メモリ上のデータを任意の列
メモリに端から順に連続的に転送したり、任意の列メモ
リ上のデータを任意の行メモリに端から順に連続的に転
送することを、複数の行メモリ、列メモリ間で並列に行
う手段を有することを特徴とする。第４の発明の直交メ
モリは、第１の発明の直交メモリにおいて、直交メモリ
セル上の選択された１行分のデータを一度に列メモリへ
転送したり、列メモリ上の１列分のデータを一度に直交
メモリセル上の選択された行へ転送したり，直交メモリ
セル上の選択された１列分のデータを一度に行メモリへ
転送したり、行メモリ上の１行分のデータを一度に直交
メモリセル上の選択された列へ転送する手段を有するこ
とを特徴とする。第５の発明の直交メモリは、メモリ上
のデータを行方向および列方向に読み出すことのできる
直交メモリにおいて、データ保持し、列方向および行方
向に、一度にそのビット幅分だけのデータを転送するこ
とのできる直交メモリセルと、直交メモリセルの複数行
分のデータを保持することができるワード行メモリと、
外部から出力された行アドレスをデコードし、直交メモ
リセル上の１行を選択する手段と、直交メモリル上の選
択された１行分のデータを一度にワード行メモリへ転送
したり、ワード行メモリ上の１行分のデータを一度に直
交メモリセル上の選択された行へ転送する手段と、ワー
ド行メモリ上のデータをワード単位に端から順に連続的
に出力したり、ワード行メモリ上へデータをワード単位
に端から順に連続的に入力する手段と、直交メモリセル
の複数列分のデータを保持することができるワード列メ
モリと、外部から入力された列アドレスをデコードし、
直交メモリセル上の１列を選択する手段と、直交メモリ
セル上の選択された１列分のデータを一度にワード列メ
モリへ転送したり、ワード列メモリ上の１列分のデータ
を一度に直交メモリセル上の選択された列へ転送する手
段と、ワード列メモリ上のデータをワード単位に端から
順に連続的に出力したり、ワード列メモリ上へデータを
ワード単位に端から順に連続的に入力する手段とを有す
ることを特徴とする。第６の発明の直交メモリは、第５
の発明の直交メモリにおいて、ワード行メモリ上のデー
タをワード列メモリにワード単位に端から順に連続的に
転送したり、ワード列メモリ上のデータをワード行メモ
リにワード単位に端から順に連続的に転送する手段を有
することを特徴とする。第７の発明の直交メモリは、第
５の発明の直交メモリにおいて、ワード行メモリ、ワー
ド列メモリを複数持ち、任意のワード行メモリ上のデー
タを任意のワード列メモリにワード単位に端から順に連
続的に転送したり、任意のワード列メモリ上のデータを
任意のワード行メモリに端から順に連続的に転送するこ
とを、複数のワード行メモリ、ワード列メモリ間で並列
に行う手段を有することを特徴とする。第８の発明の直
交メモリは、第５の発明の直交メモリにおいて、直交メ
モリセル上の選択された１行分のデータを一度にワード
列メモリへ転送したり、ワード列メモリ上の１行分のデ
ータを一度に直交メモリセル上の選択された行へ転送し
たり、直交メモリセル上の選択された１列分のデータを
一度にワード行メモリへ転送したり、ワード行メモリ上
の１行分のデータを一度に直交メモリセル上の選択され
た列へ転送する手段を有することを特徴とする。第９の
発明の直交メモリは、第１、２、３、４、５、６、７又
は８の発明の直交メモリにおいて、外部から与えられた
行アドレスと列アドレスによって指定されるメモリ要素
とデータを入出力する手段を有することを特徴とする。
【実施例】次に本発明の実施例について図面を用いて説
明する。図１は、第１の発明の直交メモリの一実施例の
構成を示すブロック図である。この直交メモリは、デー
タを保持する直交メモリセル１１、直交メモリセル１行
分のデータ保持することができる行メモリ１２を１つ以
上、外部から入力された行アドレスをデコードし、直交
メモリセル上の１行を選択する行デコーダ１３、直交メ
モリセル上の選択された１行分のデータを一度に行メモ
リへ転送したり、行メモリ上の１行分のデータを一度に
直交メモリセル上の選択された行へ転送する行転送回路
１４、行メモリ上のデータを端から順に連続的に出力し
たり、行メモリ上へデータを端から順に連続的に入力す
る行メモリ入出力回路１５、直交メモリセルの１列分の
データを保持することができる列メモリ１６を１つ以
上、外部から入力された列アドレスをデコードし、直交
メモリセル上の１列を選択する列デコーダ１７、直交メ
モリセル上の選択された１列分のデータを一度に列メモ
リへ転出したり、列メモリ上の１列分のデータを一度に
直交メモリセル上の選択された列へ転送する列転送回路
１８、列メモリ上のデータを端から順に連続的に出力し
たり、列メモリ上へデータを端から順に連続的に入力す
る列メモリ入出力回路１９から構成されている。このよ
うな構成の直交メモリにおいて、直交メモリセル１１上
のある行のデータを端から順に連続的に出力する場合、
まず、外部から与えられた行アドレスを行デコーダ１３
がデコードし、直交メモリセル１１上の１行を選択す
る。つぎに、選択された１行のデータを行転送回路１４
が行メモリ１２の１つに転送する。そして、行メモリ１
２上のデータを行メモリ入出力回路１５が端から順に連
続的に出力する。外部から１行のデータを端から順に連
続的に入力し、直交メモリセル１１上のある行に格納す
る場合、まず、行メモリ入出力回路１５が外部よりデー
タを入力し、行メモリ１２の１つに格納する。つぎに、
外部から与えられた行アドレスを行デコーダ１３がデコ
ードし、直交メモリセル１１上の１行を選択し、行メモ
リ１２上のデータを行転送回路１４が選択された１行に
転送する。直交メモリセル１１上のある列のデータを端
から順に連続的に出力する場合、まず、外部から与えら
れた列アドレスを列デコーダ１７がデコードし、直交メ
モリセル１１上の１列を選択する。つぎに、選択された
１列のデータを列転送回路１８が列メモリ１６の１つに
転送する。そして、列メモリ１６上のデータを列メモリ
入出力回路１９が端から順に連続的に出力する。外部か
ら１列のデータを端から順に連続的に入力し、直交メモ
リセル１１上のある列に格納する場合、まず、列メモリ
入出力回路１９が外部よりデータを入力し、列メモリ１
６の１つに格納する。つぎに、外部から与えられた列ア
ドレスを列デコーダ１７がデコードし、直交メモリセル
１１上の１行を選択し、列メモリ１６上の列データ転送
回路１８が選択された１列に転送する。行メモリ入出力
回路１５による行メモリ１２のデータ入出力や、列メモ
リ入出力回路１９による列メモリ１６のデータ入出力
は、直交メモリチップ上の他の部分の動作状態とは全く
独立に行えるので、直交メモリセル１１へのアクセスが
競合しない限り、複数の行メモリ１２と複数列メモリ１
６によるデータの入出力は、全て並列に行うことができ
る。図２は、第２の発明の直交メモリの一実施例の構成
を示すブロック図である。この直交メモリは、図１の構
成に加えて、行メモリ１２と列メモリ１６の間でデータ
を端から順に連続的に転送するための行列間データ転送
回路２１を備えている。このような構成の直交メモリに
おいて、直交メモリセル１１から１列のデータを列メモ
リ１６に転送した後、行列間データ転送回路２１によっ
て行メモリ１２に転送し、次にそのデータを直交メモリ
セル１１に格納することによって、直交メモリセル１１
上の２次元データの列データを行データに変換できる。
また、直交メモリセル１１から１行のデータを行メモリ
１２に転送した後、行列間データ転送回路２１によって
列メモリ１６に転送し、次にそのデータを直交メモリセ
ル１１に格納することによって、直交メモリセル１１上
の２次元データの行データを列データに変換できる。行
列間データ転送回路２１によってデータの転送が行われ
ている行メモリ１２や列メモリ１６は、行メモリ入出力
回路１５や列メモリ入出力回路１９によるデータの入出
力は禁止される。ただし、転送中のデータを、行メモリ
入出力回路１５や列メモリ入出力回路１９に、転送と同
時に出力することは可能である。また、行メモリ入出力
回路１５や列メモリ入出力回路１９によって、行メモリ
１２や列メモリ１６にデータを入力するのと同時に、行
列間データ転送回路２１によってデータを列メモリ１６
や行メモリ１２に転送することも可能である。図３は、
第３の発明の直交メモリセルの一実施例の構成を示すブ
ロック図である。この直交メモリは、行メモリ１２およ
び列メモリ１６をそれぞれ複数持っており、図１の構成
に加えて、行メモリ１２と列メモリ１６の間でデータを
端から順に連続的に転送するための行列間データ転送回
路３１を備えている。このような構成の直交メモリにお
いて、行列間データ転送回路３１はクロスバスイッチに
よって構成されており、任意の行メモリ１２と列メモリ
１６の間でデータを転送することができる。直交メモリ
セル１１から１列のデータを列メモリ１６に転送した
後、行列間データ転送回路３１によって外部から指定さ
れた列メモリ１６から行メモリ１２にデータを転送し、
次にそのデータを直交メモリセル１１に格納することに
よって、直交メモリセル１１上の２次元データの列デー
タを行データに変換できる。直交メモリセル１１から１
行のデータを行メモリ１２に転送した後、行列間データ
転送回路３１によって外部から指定された行メモリ１２
から列メモリ１６にデータを転送し、次にそのデータを
直交メモリセル１１に格納することによって、直交メモ
リセル１１上の２次元データの行データを列データに変
換できる。図４は、第４の発明の直交メモリの一実施例
の構成を示すブロック図である。この直交メモリは、図
１の構成に加えて、直交メモリセル１１上の選択された
１行分データを列メモリ１６へ転送したり、列メモリ１
６上の１行分のデータを直交メモリセル１１上の選択さ
れた行へ転送したり、直交メモリセル１１上の選択され
た１列分のデータを行メモリ１２へ転送したり、行メモ
リ１２上の１行分のデータを直交メモリセル１１上の選
択された列へ転送するための行列間並列データ転送回路
４１を備えている。このような構成の直交メモリにおい
て、行列間並列データ転送回路４１は、直交メモリセル
１１のビット幅分の信号線を持っており、直交メモリセ
ル１１の上に配線を通すことによって実現している。図
２、図３で示した直交メモリが行と列の間でデータを変
換するのに逐次的にデータを転送していたのに対して、
行列間並列データ転送回路４１は、一度に並列にデータ
を転送することができる。また、行列間並列データ転送
回路４１によって行と列の間で高速にデータ転送が行え
るので、列メモリ１６、列データ転送回路１８、列メモ
リ入出力回路１９の機能を、行メモリ１２、行データ転
送回路１４、行メモリ入出力回路１５によって実現する
ことができ、ピン数やチップサイズを削減することがで
きる。図５は、第５の発明の直交メモリの一実施例の構
成を示すブロック図である。この直交メモリは、データ
を保持する直交メモリセル１１、直交メモリセル１１の
複数行分のデータを保持することができるワード行メモ
リ５１を１つ以上、外部から入力された行アドレスをデ
コードし、直交メモリセル１１上の１行を選択する行デ
コーダ１３、直交メモリセル１１上の選択された１行分
のデータを一度にワード行メモリ５１へ転送したり、ワ
ード行メモリ５１上の１行分のデータを一度に直交メモ
リセル１１上の選択された行へ転送する行転送回路５
２、ワード行メモリ５１上のデータをワード単位に端か
ら順に連続的に出力したり、ワード行メモリ５１上へデ
ータをワード単位に端から順に連続的に入力するワード
行メモリ入出力回路５３、直交メモリセル１１の複数列
分のデータを保持することができるワード列メモリ５４
を１つ以上、外部から入力された列アドレスをデコード
し、直交メモリセル１１上の１列を選択する列デコーダ
１７、直交メモリセル１１上の選択された１列分のデー
タを一度にワード列メモリ５４へ転送したり、ワード列
メモリ５４上の１列分のデータを一度に直交メモリセル
１１上の選択された列へ転送する列転送回路５５、ワー
ド列メモリ５４上のデータをワード単位に端から順に連
続的に出力したり、ワード列メモリ５４上へデータをワ
ード単位に端から順に連続的に入力するワード列メモリ
入出力回路５６から構成されている。このような構成の
直交メモリにおいて、直交メモリセル１１とワード行メ
モリ５１およびワード列メモリ５４のビット対応例を図
１２に示す。図１２は、１６ビット×１６ビットの構成
の直交メモリセル１２１と８ワード構成のワード行メモ
リ１２２およびワード列メモリ１２３のビット構成を説
明するための図である。ただし、１ワードは４ビットで
あるとしている。図１２に示すように、直交メモリセル
１２１上を２ビット×２ビットごとに区切り、その４ビ
ットを１つのワードに割り当てている。ワード内のビッ
トの順番は、図１２の直交メモリセル１２１上に書き込
まれたの順序で割り当てられているとする。こ
のような構成の直交メモリにおいて、外部からワード行
メモリ１２２上に入力されたデータを直交メモリセル１
２１に転送する方法を説明する。まず、ワード行メモリ
１２２上の全てのワードのビットのとのデータを、
直交メモリセル１２１上でとのデータに割り当てら
れている１行に一度に転送する。つぎに、ワード行メモ
リ１２２上の全てのワードのビットのとのデータ
を、直交メモリセル１２１上で先ほど転送した行の次の
行、すなわちとのデータに割り当てられている１行
に一度に転送する。このように、２回の行の転送によっ
てワード行メモリ１２２上の全てのワードのデータを直
交メモリセル１２１上に転送できる。つぎに、直交メモ
リセル１２１上に格納されたデータをワード行メモリ１
２２に転送する方法を説明する。まず、直交メモリセル
１２１の、これからワード行メモリ１２２に転送するデ
ータを保持する２列のうち、とのビットを保持して
いる行のデータをワード行メモリ１２２に一度に転送
し、ワード行メモリ１２２上のとの位置に格納す
る。つぎに、とのビットを保持している行のデータ
をワード行メモリ１２２に一度に転送し、ワード行メモ
リ１２２上のとの位置に格納する。このように、２
回の行の転送によって直交メモリセル１２１上のデータ
をワード行メモリ１２２に転送できる。つぎに、外部か
らワード列メモリ１２３上に入力されたデータを直交メ
モリセル１２１に転送する方法を説明する。まず、ワー
ド列メモリ１２３上の全てのワードのビットのとの
データを、直交メモリセル１２１上でとのデータに
割り当てられている１列に一度に転送する。つぎに、ワ
ード列メモリ１２３上の全てのワードのビットのと
のデータを、直交メモリセル１２１上で先ほど転送した
列の次の列、すなわちとのデータに割り当てられて
いる１列に一度に転送する。このように、２回の列の転
送によってワード列メモリ１２３上の全てのワードのデ
ータを直交メモリセル１２１上に転送できる。つぎに、
直交メモリセル１２１上に格納されたデータをワード列
メモリ１２３に転送する方法を説明する。まず、直交メ
モリセル１２１の、これからワード列メモリ１２３に転
送するデータを保持する２列のうち、とのビットを
保持している列のデータをワード列メモリ１２３に一度
に転送し、ワード列メモリ１２３上のとの位置に格
納する。つぎに、とのビットを保持している列のデ
ータをワード列メモリ１２３に一度に転送し、ワード列
メモリ１２３上のとの位置に格納する。このよう
に、２回の列の転送によって直交メモリセル１２１上の
データをワード列メモリ１２３に転送できる。ワード行
メモリ入出力回路５３およびワード列メモリ入出力回路
５６は、図１２に示したようなワード行メモリ１２２お
よびワード列メモリ１２３上のデータをワード単位に端
から順に連続的に出力したり、外部からデータをワード
単位に端から順に連続的に入力する。図６は、第６の発
明の直交メモリの一実施例の構成を示すブロック図であ
る。この直交メモリは、図５の構成に加えて、ワード行
メモリ５１とワード列メモリ５４の間でデータをワード
単位に端から順に連続的に転送するための行列間データ
転送回路６１を備えている。このような構成の直交メモ
リにおいて、直交メモリセル１１から複数列のデータを
ワード列メモリ５４に転送した後、行列間データ転送回
路６１によってワード行メモリ５１に転送し、次にその
データを直交メモリセル１１に格納することによって、
直交メモリセル１１上のワード構成の２次元データの列
データを行データに変換できる。また、直交メモリセル
１１から複数行のデータをワード行メモリ５１に転送し
た後、行列間データ転送回路６１によってワード列メモ
リ５４に転送し、次にそのデータを直交メモリセル１１
に格納することによって、直交メモリセル１１上のワー
ド構成の２次元データの行データを列データに変換でき
る。図７は、第７の発明の直交メモリの一実施例の構成
を示すブロック図である。この直交メモリは、ワード行
メモリ５１およびワード列メモリ５４をそれぞれ複数持
っており、図５の構成に加えて、ワード行メモリ５１と
ワード列メモリ５４の間でワード単位にデータを端から
順に連続的に転送するための行列間データ転送回路７１
を備えている。このような構成の直交メモリにおいて、
行列間データ転送回路７１はクロスバスイッチによって
構成されており、任意のワード行メモリ５１とワード列
メモリ５４の間でデータを転送することができる。直交
メモリセル１１から複数列のデータをワード列メモリ５
４に転送した後、行列間データ転送回路７１によって外
部から指定されたワード列メモリ５４からワード行メモ
リ５１にデータを転送し、次にそのデータを直交メモリ
セルに１１格納することによって、直交メモリセル１１
上のワード構成の２次元データの列データを行データに
変換できる。直交メモリセル１１から複数行のデータを
ワード行メモリ５１に転送した後、行列間データ転送回
路７１によって外部から指定されたワード行メモリ５１
からワード行メモリ５４にデータを転送し、次にそのデ
ータを直交メモリセル１１に格納することによって、直
交メモリセル１１上のワード構成の２次元データの行デ
ータを列データに変換できる。図８は、第８の発明の直
交メモリの一実施例の構成を示すブロック図である。こ
の直交メモリは、図５の構成に加えて、直交メモリセル
１１上の選択された１行分のデータをワード列メモリ５
４へ転送したり、ワード列メモリ５４上の１行分のデー
タを直交メモリセル１１上の選択された行へ転送した
り、直交メモリセル１１上の選択された１列分のデータ
をワード行メモリ５１上へ転送したり、ワード行メモリ
５１上の１行分のデータを直交メモリセル１１上の選択
された列へ転送するための行列間並列データ転送回路８
１を備えている。このような構成の直交メモリにおい
て、行列間並列データ転送回路８１は、直交メモリセル
１１のビット幅分の信号線を持っており、直交メモリセ
ル１１の上に配線を通すことによって実現している。図
６、図７で示した直交メモリが行と列の間でデータを変
換するのにワード単位に逐次的にデータを転送していた
のに対して、行列間並列データ転送回路８１は、一度に
並列にデータを転送することができる。また、行列間並
列データ転送回路８１によって行と列の間で高速にデー
タ転送が行えるので、ワード列メモリ５４、列データ転
送回路５５、ワード列メモリ入出力回路５６の機能を、
ワード行メモリ５１、行データ転送回路５２、ワード行
メモリ入出力回路５３によって実現することができ、ピ
ン数やチップサイズを削減することができる。図９は、
第９の発明の直交メモリの一実施例の構成を示すブロッ
ク図である。この直交メモリは、図１の構成に加えて、
行デコーダ１３および列デコーダ１７によって指定され
る直交メモリセル１１上のビットと外部とでデータを入
出力するためのデータ入力出力回路９１を備えている。
このような構成の直交メモリにおいて、行メモリ１２と
列メモリ１６がともに直交メモリセル１１をアクセスし
ていないときは、データ入出力回路９１を通じて直交メ
モリセル１１をランダムにアクセスすることができる。
明する。図１は、第１の発明の直交メモリの一実施例の
構成を示すブロック図である。この直交メモリは、デー
タを保持する直交メモリセル１１、直交メモリセル１行
分のデータ保持することができる行メモリ１２を１つ以
上、外部から入力された行アドレスをデコードし、直交
メモリセル上の１行を選択する行デコーダ１３、直交メ
モリセル上の選択された１行分のデータを一度に行メモ
リへ転送したり、行メモリ上の１行分のデータを一度に
直交メモリセル上の選択された行へ転送する行転送回路
１４、行メモリ上のデータを端から順に連続的に出力し
たり、行メモリ上へデータを端から順に連続的に入力す
る行メモリ入出力回路１５、直交メモリセルの１列分の
データを保持することができる列メモリ１６を１つ以
上、外部から入力された列アドレスをデコードし、直交
メモリセル上の１列を選択する列デコーダ１７、直交メ
モリセル上の選択された１列分のデータを一度に列メモ
リへ転出したり、列メモリ上の１列分のデータを一度に
直交メモリセル上の選択された列へ転送する列転送回路
１８、列メモリ上のデータを端から順に連続的に出力し
たり、列メモリ上へデータを端から順に連続的に入力す
る列メモリ入出力回路１９から構成されている。このよ
うな構成の直交メモリにおいて、直交メモリセル１１上
のある行のデータを端から順に連続的に出力する場合、
まず、外部から与えられた行アドレスを行デコーダ１３
がデコードし、直交メモリセル１１上の１行を選択す
る。つぎに、選択された１行のデータを行転送回路１４
が行メモリ１２の１つに転送する。そして、行メモリ１
２上のデータを行メモリ入出力回路１５が端から順に連
続的に出力する。外部から１行のデータを端から順に連
続的に入力し、直交メモリセル１１上のある行に格納す
る場合、まず、行メモリ入出力回路１５が外部よりデー
タを入力し、行メモリ１２の１つに格納する。つぎに、
外部から与えられた行アドレスを行デコーダ１３がデコ
ードし、直交メモリセル１１上の１行を選択し、行メモ
リ１２上のデータを行転送回路１４が選択された１行に
転送する。直交メモリセル１１上のある列のデータを端
から順に連続的に出力する場合、まず、外部から与えら
れた列アドレスを列デコーダ１７がデコードし、直交メ
モリセル１１上の１列を選択する。つぎに、選択された
１列のデータを列転送回路１８が列メモリ１６の１つに
転送する。そして、列メモリ１６上のデータを列メモリ
入出力回路１９が端から順に連続的に出力する。外部か
ら１列のデータを端から順に連続的に入力し、直交メモ
リセル１１上のある列に格納する場合、まず、列メモリ
入出力回路１９が外部よりデータを入力し、列メモリ１
６の１つに格納する。つぎに、外部から与えられた列ア
ドレスを列デコーダ１７がデコードし、直交メモリセル
１１上の１行を選択し、列メモリ１６上の列データ転送
回路１８が選択された１列に転送する。行メモリ入出力
回路１５による行メモリ１２のデータ入出力や、列メモ
リ入出力回路１９による列メモリ１６のデータ入出力
は、直交メモリチップ上の他の部分の動作状態とは全く
独立に行えるので、直交メモリセル１１へのアクセスが
競合しない限り、複数の行メモリ１２と複数列メモリ１
６によるデータの入出力は、全て並列に行うことができ
る。図２は、第２の発明の直交メモリの一実施例の構成
を示すブロック図である。この直交メモリは、図１の構
成に加えて、行メモリ１２と列メモリ１６の間でデータ
を端から順に連続的に転送するための行列間データ転送
回路２１を備えている。このような構成の直交メモリに
おいて、直交メモリセル１１から１列のデータを列メモ
リ１６に転送した後、行列間データ転送回路２１によっ
て行メモリ１２に転送し、次にそのデータを直交メモリ
セル１１に格納することによって、直交メモリセル１１
上の２次元データの列データを行データに変換できる。
また、直交メモリセル１１から１行のデータを行メモリ
１２に転送した後、行列間データ転送回路２１によって
列メモリ１６に転送し、次にそのデータを直交メモリセ
ル１１に格納することによって、直交メモリセル１１上
の２次元データの行データを列データに変換できる。行
列間データ転送回路２１によってデータの転送が行われ
ている行メモリ１２や列メモリ１６は、行メモリ入出力
回路１５や列メモリ入出力回路１９によるデータの入出
力は禁止される。ただし、転送中のデータを、行メモリ
入出力回路１５や列メモリ入出力回路１９に、転送と同
時に出力することは可能である。また、行メモリ入出力
回路１５や列メモリ入出力回路１９によって、行メモリ
１２や列メモリ１６にデータを入力するのと同時に、行
列間データ転送回路２１によってデータを列メモリ１６
や行メモリ１２に転送することも可能である。図３は、
第３の発明の直交メモリセルの一実施例の構成を示すブ
ロック図である。この直交メモリは、行メモリ１２およ
び列メモリ１６をそれぞれ複数持っており、図１の構成
に加えて、行メモリ１２と列メモリ１６の間でデータを
端から順に連続的に転送するための行列間データ転送回
路３１を備えている。このような構成の直交メモリにお
いて、行列間データ転送回路３１はクロスバスイッチに
よって構成されており、任意の行メモリ１２と列メモリ
１６の間でデータを転送することができる。直交メモリ
セル１１から１列のデータを列メモリ１６に転送した
後、行列間データ転送回路３１によって外部から指定さ
れた列メモリ１６から行メモリ１２にデータを転送し、
次にそのデータを直交メモリセル１１に格納することに
よって、直交メモリセル１１上の２次元データの列デー
タを行データに変換できる。直交メモリセル１１から１
行のデータを行メモリ１２に転送した後、行列間データ
転送回路３１によって外部から指定された行メモリ１２
から列メモリ１６にデータを転送し、次にそのデータを
直交メモリセル１１に格納することによって、直交メモ
リセル１１上の２次元データの行データを列データに変
換できる。図４は、第４の発明の直交メモリの一実施例
の構成を示すブロック図である。この直交メモリは、図
１の構成に加えて、直交メモリセル１１上の選択された
１行分データを列メモリ１６へ転送したり、列メモリ１
６上の１行分のデータを直交メモリセル１１上の選択さ
れた行へ転送したり、直交メモリセル１１上の選択され
た１列分のデータを行メモリ１２へ転送したり、行メモ
リ１２上の１行分のデータを直交メモリセル１１上の選
択された列へ転送するための行列間並列データ転送回路
４１を備えている。このような構成の直交メモリにおい
て、行列間並列データ転送回路４１は、直交メモリセル
１１のビット幅分の信号線を持っており、直交メモリセ
ル１１の上に配線を通すことによって実現している。図
２、図３で示した直交メモリが行と列の間でデータを変
換するのに逐次的にデータを転送していたのに対して、
行列間並列データ転送回路４１は、一度に並列にデータ
を転送することができる。また、行列間並列データ転送
回路４１によって行と列の間で高速にデータ転送が行え
るので、列メモリ１６、列データ転送回路１８、列メモ
リ入出力回路１９の機能を、行メモリ１２、行データ転
送回路１４、行メモリ入出力回路１５によって実現する
ことができ、ピン数やチップサイズを削減することがで
きる。図５は、第５の発明の直交メモリの一実施例の構
成を示すブロック図である。この直交メモリは、データ
を保持する直交メモリセル１１、直交メモリセル１１の
複数行分のデータを保持することができるワード行メモ
リ５１を１つ以上、外部から入力された行アドレスをデ
コードし、直交メモリセル１１上の１行を選択する行デ
コーダ１３、直交メモリセル１１上の選択された１行分
のデータを一度にワード行メモリ５１へ転送したり、ワ
ード行メモリ５１上の１行分のデータを一度に直交メモ
リセル１１上の選択された行へ転送する行転送回路５
２、ワード行メモリ５１上のデータをワード単位に端か
ら順に連続的に出力したり、ワード行メモリ５１上へデ
ータをワード単位に端から順に連続的に入力するワード
行メモリ入出力回路５３、直交メモリセル１１の複数列
分のデータを保持することができるワード列メモリ５４
を１つ以上、外部から入力された列アドレスをデコード
し、直交メモリセル１１上の１列を選択する列デコーダ
１７、直交メモリセル１１上の選択された１列分のデー
タを一度にワード列メモリ５４へ転送したり、ワード列
メモリ５４上の１列分のデータを一度に直交メモリセル
１１上の選択された列へ転送する列転送回路５５、ワー
ド列メモリ５４上のデータをワード単位に端から順に連
続的に出力したり、ワード列メモリ５４上へデータをワ
ード単位に端から順に連続的に入力するワード列メモリ
入出力回路５６から構成されている。このような構成の
直交メモリにおいて、直交メモリセル１１とワード行メ
モリ５１およびワード列メモリ５４のビット対応例を図
１２に示す。図１２は、１６ビット×１６ビットの構成
の直交メモリセル１２１と８ワード構成のワード行メモ
リ１２２およびワード列メモリ１２３のビット構成を説
明するための図である。ただし、１ワードは４ビットで
あるとしている。図１２に示すように、直交メモリセル
１２１上を２ビット×２ビットごとに区切り、その４ビ
ットを１つのワードに割り当てている。ワード内のビッ
トの順番は、図１２の直交メモリセル１２１上に書き込
まれたの順序で割り当てられているとする。こ
のような構成の直交メモリにおいて、外部からワード行
メモリ１２２上に入力されたデータを直交メモリセル１
２１に転送する方法を説明する。まず、ワード行メモリ
１２２上の全てのワードのビットのとのデータを、
直交メモリセル１２１上でとのデータに割り当てら
れている１行に一度に転送する。つぎに、ワード行メモ
リ１２２上の全てのワードのビットのとのデータ
を、直交メモリセル１２１上で先ほど転送した行の次の
行、すなわちとのデータに割り当てられている１行
に一度に転送する。このように、２回の行の転送によっ
てワード行メモリ１２２上の全てのワードのデータを直
交メモリセル１２１上に転送できる。つぎに、直交メモ
リセル１２１上に格納されたデータをワード行メモリ１
２２に転送する方法を説明する。まず、直交メモリセル
１２１の、これからワード行メモリ１２２に転送するデ
ータを保持する２列のうち、とのビットを保持して
いる行のデータをワード行メモリ１２２に一度に転送
し、ワード行メモリ１２２上のとの位置に格納す
る。つぎに、とのビットを保持している行のデータ
をワード行メモリ１２２に一度に転送し、ワード行メモ
リ１２２上のとの位置に格納する。このように、２
回の行の転送によって直交メモリセル１２１上のデータ
をワード行メモリ１２２に転送できる。つぎに、外部か
らワード列メモリ１２３上に入力されたデータを直交メ
モリセル１２１に転送する方法を説明する。まず、ワー
ド列メモリ１２３上の全てのワードのビットのとの
データを、直交メモリセル１２１上でとのデータに
割り当てられている１列に一度に転送する。つぎに、ワ
ード列メモリ１２３上の全てのワードのビットのと
のデータを、直交メモリセル１２１上で先ほど転送した
列の次の列、すなわちとのデータに割り当てられて
いる１列に一度に転送する。このように、２回の列の転
送によってワード列メモリ１２３上の全てのワードのデ
ータを直交メモリセル１２１上に転送できる。つぎに、
直交メモリセル１２１上に格納されたデータをワード列
メモリ１２３に転送する方法を説明する。まず、直交メ
モリセル１２１の、これからワード列メモリ１２３に転
送するデータを保持する２列のうち、とのビットを
保持している列のデータをワード列メモリ１２３に一度
に転送し、ワード列メモリ１２３上のとの位置に格
納する。つぎに、とのビットを保持している列のデ
ータをワード列メモリ１２３に一度に転送し、ワード列
メモリ１２３上のとの位置に格納する。このよう
に、２回の列の転送によって直交メモリセル１２１上の
データをワード列メモリ１２３に転送できる。ワード行
メモリ入出力回路５３およびワード列メモリ入出力回路
５６は、図１２に示したようなワード行メモリ１２２お
よびワード列メモリ１２３上のデータをワード単位に端
から順に連続的に出力したり、外部からデータをワード
単位に端から順に連続的に入力する。図６は、第６の発
明の直交メモリの一実施例の構成を示すブロック図であ
る。この直交メモリは、図５の構成に加えて、ワード行
メモリ５１とワード列メモリ５４の間でデータをワード
単位に端から順に連続的に転送するための行列間データ
転送回路６１を備えている。このような構成の直交メモ
リにおいて、直交メモリセル１１から複数列のデータを
ワード列メモリ５４に転送した後、行列間データ転送回
路６１によってワード行メモリ５１に転送し、次にその
データを直交メモリセル１１に格納することによって、
直交メモリセル１１上のワード構成の２次元データの列
データを行データに変換できる。また、直交メモリセル
１１から複数行のデータをワード行メモリ５１に転送し
た後、行列間データ転送回路６１によってワード列メモ
リ５４に転送し、次にそのデータを直交メモリセル１１
に格納することによって、直交メモリセル１１上のワー
ド構成の２次元データの行データを列データに変換でき
る。図７は、第７の発明の直交メモリの一実施例の構成
を示すブロック図である。この直交メモリは、ワード行
メモリ５１およびワード列メモリ５４をそれぞれ複数持
っており、図５の構成に加えて、ワード行メモリ５１と
ワード列メモリ５４の間でワード単位にデータを端から
順に連続的に転送するための行列間データ転送回路７１
を備えている。このような構成の直交メモリにおいて、
行列間データ転送回路７１はクロスバスイッチによって
構成されており、任意のワード行メモリ５１とワード列
メモリ５４の間でデータを転送することができる。直交
メモリセル１１から複数列のデータをワード列メモリ５
４に転送した後、行列間データ転送回路７１によって外
部から指定されたワード列メモリ５４からワード行メモ
リ５１にデータを転送し、次にそのデータを直交メモリ
セルに１１格納することによって、直交メモリセル１１
上のワード構成の２次元データの列データを行データに
変換できる。直交メモリセル１１から複数行のデータを
ワード行メモリ５１に転送した後、行列間データ転送回
路７１によって外部から指定されたワード行メモリ５１
からワード行メモリ５４にデータを転送し、次にそのデ
ータを直交メモリセル１１に格納することによって、直
交メモリセル１１上のワード構成の２次元データの行デ
ータを列データに変換できる。図８は、第８の発明の直
交メモリの一実施例の構成を示すブロック図である。こ
の直交メモリは、図５の構成に加えて、直交メモリセル
１１上の選択された１行分のデータをワード列メモリ５
４へ転送したり、ワード列メモリ５４上の１行分のデー
タを直交メモリセル１１上の選択された行へ転送した
り、直交メモリセル１１上の選択された１列分のデータ
をワード行メモリ５１上へ転送したり、ワード行メモリ
５１上の１行分のデータを直交メモリセル１１上の選択
された列へ転送するための行列間並列データ転送回路８
１を備えている。このような構成の直交メモリにおい
て、行列間並列データ転送回路８１は、直交メモリセル
１１のビット幅分の信号線を持っており、直交メモリセ
ル１１の上に配線を通すことによって実現している。図
６、図７で示した直交メモリが行と列の間でデータを変
換するのにワード単位に逐次的にデータを転送していた
のに対して、行列間並列データ転送回路８１は、一度に
並列にデータを転送することができる。また、行列間並
列データ転送回路８１によって行と列の間で高速にデー
タ転送が行えるので、ワード列メモリ５４、列データ転
送回路５５、ワード列メモリ入出力回路５６の機能を、
ワード行メモリ５１、行データ転送回路５２、ワード行
メモリ入出力回路５３によって実現することができ、ピ
ン数やチップサイズを削減することができる。図９は、
第９の発明の直交メモリの一実施例の構成を示すブロッ
ク図である。この直交メモリは、図１の構成に加えて、
行デコーダ１３および列デコーダ１７によって指定され
る直交メモリセル１１上のビットと外部とでデータを入
出力するためのデータ入力出力回路９１を備えている。
このような構成の直交メモリにおいて、行メモリ１２と
列メモリ１６がともに直交メモリセル１１をアクセスし
ていないときは、データ入出力回路９１を通じて直交メ
モリセル１１をランダムにアクセスすることができる。
【発明の効果】以上述べた通り、本発明によれば、直交
メモリセルに行データ連続入出力のためのメモリと列デ
ータ連続入出力のためのメモリを付加することによっ
て、ピン数の制約に拘束されることなく大容量の直交メ
モリチップを構成することができ、また、行方向にも列
方向にも高速にデータの入出力を行うことができ、さら
に、メモリチップ上で２次元データの行方向と列方向を
変換する機能も実現できるという効果もある。
メモリセルに行データ連続入出力のためのメモリと列デ
ータ連続入出力のためのメモリを付加することによっ
て、ピン数の制約に拘束されることなく大容量の直交メ
モリチップを構成することができ、また、行方向にも列
方向にも高速にデータの入出力を行うことができ、さら
に、メモリチップ上で２次元データの行方向と列方向を
変換する機能も実現できるという効果もある。
【図１】第１の発明の直交メモリの一実施例を示すブロ
ック図である。
ック図である。
【図２】第２の発明の直交メモリの一実施例を示すブロ
ック図である。
ック図である。
【図３】第３の発明の直交メモリの一実施例を示すブロ
ック図である。
ック図である。
【図４】第４の発明の直交メモリの一実施例を示すブロ
ック図である。
ック図である。
【図５】第５の発明の直交メモリ一実施例を示すブロッ
ク図である。
ク図である。
【図６】第６の発明の直交メモリの一実施例を示すブロ
ック図である。
ック図である。
【図７】第７の発明の直交メモリの一実施例を示すブロ
ック図である。
ック図である。
【図８】第４の発明の直交メモリの一実施例を示すブロ
ック図である。
ック図である。
【図９】第９の発明の直交メモリの一実施例を示すブロ
ック図である。
ック図である。
【図１０】従来のビデオメモリの構成例を示すブロック
図である。
図である。
【図１１】従来の直交メモリの構成例を示すブロック図
である。
である。
【図１２】本発明の一実施例である直交メモリの直交メ
モリセルとワード行メモリおよびワード列メモリのビッ
トの構成を説明するための図である。
モリセルとワード行メモリおよびワード列メモリのビッ
トの構成を説明するための図である。
１１ 直交メモリセル １２ 行メモリ １３ 行デコーダ １４ 行転送回路 １５ 行メモリ入出力回路 １６ 列メモリ １７ 列デコーダ １８ 列転送回路 １９ 列メモリ入出力回路 ２１ 行列間データ転送回路 ３１ 行列間データ転送回路 ４１ 行列間並列データ転送回路 ５１ ワード行メモリ ５２ 行転送回路 ５３ ワード行メモリ入出力回路 ５４ ワード列メモリ ５５ 列転送回路 ５６ ワード列メモリ入出力回路 ６１ 行列間データ転送回路 ７１ 行列間データ転送回路 ８１ 行列間並列データ転送回路 ９１ データ入出力回路 １０１ メモリセル １０２ シリアルアクセスメモリ １１１ 直交メモリセル １２１ 直交メモリセル １２２ ワード行メモリ １２３ ワード列メモリ
Claims (5)
- 【請求項１】メモリ上のデータを行方向および列方向に
読み出すことのできる直交メモリにおいて、 データ保存し、列方向および行方向に、一度にそのビッ
ト幅分だけのデータを転送することのできる直交メモリ
セルと、 直交メモリセルの複数行分のデータを保存することがで
きるワード行メモリと、外部から入力された行アドレス
をデコードし、直交メモリセル上の１行を選択する手段
と、 直交メモリセル上の選択された１行分のテータを一度に
ワード行メモリへ転送したり、ワード行メモリ上の１行
分のデータを一度に直交メモリセル上の選択された行へ
転送する手段と、 ワード行メモリ上のデータをワード単位に端から順に連
続的に出力したり、ワード行メモリ上へデータをワード
単位に端から順に連続的に入力する手段と、直交メモリ
セルの複数列分のデータを保存することができるワード
列メモリと、 外部から入力された列アドレスをデコードし、直交メモ
リセル上の１列を選択する手段と、 直交メモリセル上の選択された１列分のデータを一度に
ワード列メモリへ転送したり、ワード列メモリ上の１列
分のデータを一度に直交メモリセル上の選択された列へ
転送する手段と、 ワード列メモリ上のデータをワード単位に端から順に連
続的に出力したり、ワード列メモリ上へデータをワード
単位に端から順に連続的に入力する手段とを有すること
を特徴とする直交メモリ。 - 【請求項２】ワード行メモリ上のデータをワード列メモ
リにワード単位に端から順に連続的に転送したり、ワー
ド列メモリ上のデータをワード行メモリにワード単位に
端から順に連続的に転送する手段を有することを特徴と
する請求項１記載の直交メモリ。 - 【請求項３】ワード行メモリ、ワード列メモリを複数持
ち、 任意のワード行メモリ上のデータを任意のワード列メモ
リにワード単位に端から順に連続的に転送したり、任意
のワード列メモリ上のデータを任意のワード行メモリに
端から順に連続的に転送することを、複数のワード行メ
モリ、ワード列メモリ間で並列に行う手段を有すること
を特徴とする請求項１記載の直交メモリ。 - 【請求項４】直交メモリセル上の選択された１行分のデ
ータを一度にワード列メモリへ転送したり、ワード列メ
モリ上の１列分のデータを一度に直交メモリセル上の選
択された行へ転送したり、直交メモリセル上の選択され
た１列分のデータを一度にワード行メモリへ転送した
り、ワード行メモリ上の１行分のデータを一度に直交メ
モリセル上の選択された列へ転送する手段を有すること
を特徴とする請求項１記載の直交メモリ。 - 【請求項５】外部から与えられた行アドレスと列アドレ
スによって指定されるメモリ要素とデータを入出力する
手段を有することを特徴とする請求項１、２、３又は４
記載の直交メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26575091A JP3185278B2 (ja) | 1991-10-15 | 1991-10-15 | 直交メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26575091A JP3185278B2 (ja) | 1991-10-15 | 1991-10-15 | 直交メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05135573A JPH05135573A (ja) | 1993-06-01 |
| JP3185278B2 true JP3185278B2 (ja) | 2001-07-09 |
Family
ID=17421488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26575091A Expired - Fee Related JP3185278B2 (ja) | 1991-10-15 | 1991-10-15 | 直交メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3185278B2 (ja) |
-
1991
- 1991-10-15 JP JP26575091A patent/JP3185278B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05135573A (ja) | 1993-06-01 |
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