JP2852271B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JP2852271B2 JP2852271B2 JP8277751A JP27775196A JP2852271B2 JP 2852271 B2 JP2852271 B2 JP 2852271B2 JP 8277751 A JP8277751 A JP 8277751A JP 27775196 A JP27775196 A JP 27775196A JP 2852271 B2 JP2852271 B2 JP 2852271B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- cpu
- circuit
- microcomputer
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
- H04N5/44504—Circuit details of the additional information generator, e.g. details of the character or graphics signal generator, overlay mixing circuits
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/12—Synchronisation between the display unit and other units, e.g. other display units, video-disc players
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/18—Timing circuits for raster scan displays
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/06—Generation of synchronising signals
- H04N5/067—Arrangements or circuits at the transmitter end
- H04N5/073—Arrangements or circuits at the transmitter end for mutually locking plural sources of synchronising signals, e.g. studios or relay stations
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Graphics (AREA)
- Microcomputers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はマイクロコンピュー
タに関し、特に外部入力の同期信号に同期して動作する
コントローラ部を内蔵するマイクロコンピュータに関す
る。
タに関し、特に外部入力の同期信号に同期して動作する
コントローラ部を内蔵するマイクロコンピュータに関す
る。
【０００２】
【従来の技術】従来、この種のマイクロコンピュータ
は、たとえば、ＣＲＴディスプレイやＴＶなどでＯＳＤ
（オン・スクリーン・ディスプレイ）表示を伴う製品に
おいて、制御用として広く用いられている。これらＯＳ
Ｄコントローラ部を内蔵する従来のマイクロコンピュー
タは、ＯＳＤ表示品質を高めるためにＯＳＤコントロー
ラ部とＣＰＵその他の回路部とにそれぞれ専用の発振源
を持ったり、あるいは、端子を兼用し少ピン化を図るた
めにＯＳＤコントローラ部とＣＰＵその他の回路部とで
発振源を兼用している。
は、たとえば、ＣＲＴディスプレイやＴＶなどでＯＳＤ
（オン・スクリーン・ディスプレイ）表示を伴う製品に
おいて、制御用として広く用いられている。これらＯＳ
Ｄコントローラ部を内蔵する従来のマイクロコンピュー
タは、ＯＳＤ表示品質を高めるためにＯＳＤコントロー
ラ部とＣＰＵその他の回路部とにそれぞれ専用の発振源
を持ったり、あるいは、端子を兼用し少ピン化を図るた
めにＯＳＤコントローラ部とＣＰＵその他の回路部とで
発振源を兼用している。
【０００３】図５は、従来のマイクロコンピュータ例１
の発振源部分を示す部分ブロック図である。この従来の
マイクロコンピュータは、ＯＳＤコントローラ部とＣＰ
Ｕその他の回路部とにそれぞれ専用の発振回路を持ち、
ＯＳＤコントローラ部に出力する発振回路は、水平同期
信号を入力し、この信号により制御されている。また、
図６は、この従来のマイクロコンピュータ例１の発振源
部分の動作を示す動作タイミング・チャートである。図
６に示すように、ＯＳＤコントローラ用の発振回路は、
水平同期信号がアクティブになると、図６に示すａ点の
ように一旦発振を止め、インアクティブになるところで
発振を再開させて、水平同期信号と発振回路出力とを同
期させている。一方、ＣＰＵその他の回路用発振回路は
ＯＳＤコントローラ用発振回路とは全く無関係に発振し
ている。
の発振源部分を示す部分ブロック図である。この従来の
マイクロコンピュータは、ＯＳＤコントローラ部とＣＰ
Ｕその他の回路部とにそれぞれ専用の発振回路を持ち、
ＯＳＤコントローラ部に出力する発振回路は、水平同期
信号を入力し、この信号により制御されている。また、
図６は、この従来のマイクロコンピュータ例１の発振源
部分の動作を示す動作タイミング・チャートである。図
６に示すように、ＯＳＤコントローラ用の発振回路は、
水平同期信号がアクティブになると、図６に示すａ点の
ように一旦発振を止め、インアクティブになるところで
発振を再開させて、水平同期信号と発振回路出力とを同
期させている。一方、ＣＰＵその他の回路用発振回路は
ＯＳＤコントローラ用発振回路とは全く無関係に発振し
ている。
【０００４】図７は、従来のマイクロコンピュータ例２
の発振源部分を示す部分ブロック図である。この従来の
マイクロコンピュータは、ＯＳＤコントローラ部とＣＰ
Ｕその他の回路部とで発振回路を兼用し、水平同期信号
は、発振回路に入力されずＯＳＤコントローラ部のみに
入力されている。また、図８は、この従来のマイクロコ
ンピュータ例２の発振源部分の動作を示す動作タイミン
グ・チャートである。図８に示すように、水平同期信号
と発振回路は非同期で動作しており、図６に示す従来の
マイクロコンピュータ例１の動作のような発振停止・再
開は伴わない。
の発振源部分を示す部分ブロック図である。この従来の
マイクロコンピュータは、ＯＳＤコントローラ部とＣＰ
Ｕその他の回路部とで発振回路を兼用し、水平同期信号
は、発振回路に入力されずＯＳＤコントローラ部のみに
入力されている。また、図８は、この従来のマイクロコ
ンピュータ例２の発振源部分の動作を示す動作タイミン
グ・チャートである。図８に示すように、水平同期信号
と発振回路は非同期で動作しており、図６に示す従来の
マイクロコンピュータ例１の動作のような発振停止・再
開は伴わない。
【０００５】
【発明が解決しようとする課題】第１の問題点は、ＯＳ
Ｄ表示品質の向上を図る場合、マイクロコンピュータの
端子数が多数必要であることと、周辺回路におけるノイ
ズ対策が複雑になることである。端子数不足やノイズ対
策のために周辺部品点数が増えることで、セットとして
のコスト増・実装面積大につながり、商品の小型化，廉
価化への妨げとなっている。
Ｄ表示品質の向上を図る場合、マイクロコンピュータの
端子数が多数必要であることと、周辺回路におけるノイ
ズ対策が複雑になることである。端子数不足やノイズ対
策のために周辺部品点数が増えることで、セットとして
のコスト増・実装面積大につながり、商品の小型化，廉
価化への妨げとなっている。
【０００６】その理由は、ＯＳＤコントローラ部は、図
８のように水平同期信号の変化からクロックの変化まで
の時間差が毎回異なると、ＯＳＤ表示上のずれ（以降
「水平ガタ」と呼ぶ）が発生し、ＯＳＤ表示品質が落ち
る。このため、水平同期信号毎に発振回路の停止，再発
振を行うことで水平ガタを無くしている。一方、ＣＰＵ
その他の回路部は、発振源の供給をいきなり停止して図
６のｂ点のようなヒゲが発生すると、誤動作につながる
恐れがある。このため、ＯＳＤコントローラ部とＣＰＵ
その他の回路部とにそれぞれ専用の発振源を持つ必要が
あるためである。
８のように水平同期信号の変化からクロックの変化まで
の時間差が毎回異なると、ＯＳＤ表示上のずれ（以降
「水平ガタ」と呼ぶ）が発生し、ＯＳＤ表示品質が落ち
る。このため、水平同期信号毎に発振回路の停止，再発
振を行うことで水平ガタを無くしている。一方、ＣＰＵ
その他の回路部は、発振源の供給をいきなり停止して図
６のｂ点のようなヒゲが発生すると、誤動作につながる
恐れがある。このため、ＯＳＤコントローラ部とＣＰＵ
その他の回路部とにそれぞれ専用の発振源を持つ必要が
あるためである。
【０００７】第２の問題点は、端子を兼用し少ピン化を
図る場合、ＯＳＤ表示品質が低下するということであ
る。
図る場合、ＯＳＤ表示品質が低下するということであ
る。
【０００８】その理由は、ＯＳＤコントローラ部とＣＰ
Ｕその他の回路部とで発振源を兼用するため水平同期信
号と発振回路出力との同期がとれず、ＯＳＤ回路部にお
いて、先に述べた水平ガタが発生するためである。
Ｕその他の回路部とで発振源を兼用するため水平同期信
号と発振回路出力との同期がとれず、ＯＳＤ回路部にお
いて、先に述べた水平ガタが発生するためである。
【０００９】したがって、本発明の目的は、マイクロコ
ンピュータに関し、特にＯＳＤコントローラ内蔵マイク
ロコンピュータにおいて、従来のＯＳＤ表示品質を維持
しつつ、マイクロコンピュータにてＯＳＤコントローラ
専用に準備せざるを得なかった端子と外付け部品を削減
することにある。
ンピュータに関し、特にＯＳＤコントローラ内蔵マイク
ロコンピュータにおいて、従来のＯＳＤ表示品質を維持
しつつ、マイクロコンピュータにてＯＳＤコントローラ
専用に準備せざるを得なかった端子と外付け部品を削減
することにある。
【００１０】
【課題を解決するための手段】そのため、本発明は、ク
ロック信号を発生する発振回路と、前記クロック信号に
同期して動作するＣＰＵその他の回路部と、外部入力さ
れる定周期の同期信号および前記クロック信号に同期し
て動作するコントローラ部と、を内蔵するマイクロコン
ピュータにおいて、前記ＣＰＵその他の回路部により前
記定周期内に予め設定されたタイミングで、前記ＣＰＵ
その他の回路部を停止するＣＰＵ停止信号の発行を前記
ＣＰＵその他の回路部に要求し、前記ＣＰＵ停止信号が
発行されたとき前記クロック信号を停止し、前記同期信
号のパルス入力により前記クロック信号を再開してい
る。
ロック信号を発生する発振回路と、前記クロック信号に
同期して動作するＣＰＵその他の回路部と、外部入力さ
れる定周期の同期信号および前記クロック信号に同期し
て動作するコントローラ部と、を内蔵するマイクロコン
ピュータにおいて、前記ＣＰＵその他の回路部により前
記定周期内に予め設定されたタイミングで、前記ＣＰＵ
その他の回路部を停止するＣＰＵ停止信号の発行を前記
ＣＰＵその他の回路部に要求し、前記ＣＰＵ停止信号が
発行されたとき前記クロック信号を停止し、前記同期信
号のパルス入力により前記クロック信号を再開してい
る。
【００１１】また、前記ＣＰＵその他の回路部により予
め基準値が設定される基準値設定手段と、前記同期信号
により初期化され前記クロック信号のパルスを計数する
計数手段と、その計数値および前記基準値を比較しそれ
らの一致を示す一致信号を出力する比較手段と、前記一
致信号に対応して前記ＣＰＵその他の回路部に前記ＣＰ
Ｕ停止信号の発行を要求する要求手段と、前記ＣＰＵ停
止信号を入力し且つ前記クロック信号を再開する再開信
号として前記同期信号を入力し前記クロック信号を停止
および再開する制御信号を出力する制御手段と、を備え
ている。
め基準値が設定される基準値設定手段と、前記同期信号
により初期化され前記クロック信号のパルスを計数する
計数手段と、その計数値および前記基準値を比較しそれ
らの一致を示す一致信号を出力する比較手段と、前記一
致信号に対応して前記ＣＰＵその他の回路部に前記ＣＰ
Ｕ停止信号の発行を要求する要求手段と、前記ＣＰＵ停
止信号を入力し且つ前記クロック信号を再開する再開信
号として前記同期信号を入力し前記クロック信号を停止
および再開する制御信号を出力する制御手段と、を備え
ている。
【００１２】また、前記計数手段で計数された初期化直
前の計数値を記憶し前記ＣＰＵその他の回路部に読み出
される保持手段と、前記ＣＰＵその他の回路部によりフ
ラグ信号が設定されるフラグ手段と、を備え、前記要求
手段または前記制御手段が前記フラグ信号の制御により
不活性化される。
前の計数値を記憶し前記ＣＰＵその他の回路部に読み出
される保持手段と、前記ＣＰＵその他の回路部によりフ
ラグ信号が設定されるフラグ手段と、を備え、前記要求
手段または前記制御手段が前記フラグ信号の制御により
不活性化される。
【００１３】また、前記一致信号を入力しその遅延信号
を出力する遅延手段を備え、前記制御手段が前記遅延信
号および前記同期信号の論理和出力を前記再開信号とし
て入力している。
を出力する遅延手段を備え、前記制御手段が前記遅延信
号および前記同期信号の論理和出力を前記再開信号とし
て入力している。
【００１４】さらに、前記コントローラ部がオン・スク
リーン・ディスプレイの表示制御を行い、前記同期信号
が前記オン・スクリーン・ディスプレイの水平同期信号
である。
リーン・ディスプレイの表示制御を行い、前記同期信号
が前記オン・スクリーン・ディスプレイの水平同期信号
である。
【００１５】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明のマイクロコンピュータ
の実施形態１における発振源部分を示す部分ブロック図
である。図１を参照すると、本実施形態のマイクロコン
ピュータの発振源部分は、クロック信号Ｓ１１を出力す
る発振回路の他に、基準値レジスタＣ１２，カウンタＣ
１０，比較回路Ｃ１１，要求回路Ｃ１４，制御回路Ｃ１
３とを備えている。
して説明する。図１は、本発明のマイクロコンピュータ
の実施形態１における発振源部分を示す部分ブロック図
である。図１を参照すると、本実施形態のマイクロコン
ピュータの発振源部分は、クロック信号Ｓ１１を出力す
る発振回路の他に、基準値レジスタＣ１２，カウンタＣ
１０，比較回路Ｃ１１，要求回路Ｃ１４，制御回路Ｃ１
３とを備えている。
【００１６】基準値レジスタＣ１２はＣＰＵその他の回
路部により予め基準値が設定され、カウンタＣ１０は、
水平同期信号Ｓ１０により初期化され、クロック信号Ｓ
１１のパルスを計数する。比較回路Ｃ１１は、カウンタ
Ｃ１０の計数値および基準値を比較しそれらの一致を示
す一致信号Ｓ１２を出力する。また、要求回路Ｃ１４
は、一致信号Ｓ１２，水平同期信号Ｓ１０をセット，リ
セット入力とするフリップフロップからなり、一致信号
Ｓ１２に対応して、ＣＰＵその他の回路部にその動作を
停止するＣＰＵ停止信号Ｓ１４の発行を要求する。さら
に、制御回路Ｃ１４は、ＣＰＵその他の回路部からＣＰ
Ｕ停止信号Ｓ１４をセット入力し且つクロック信号Ｓ１
１を再開する再開信号として水平同期信号Ｓ１０をリセ
ット入力するフリップフロップからなり、クロック信号
Ｓ１１を停止および再開する制御信号Ｓ１６を出力す
る。
路部により予め基準値が設定され、カウンタＣ１０は、
水平同期信号Ｓ１０により初期化され、クロック信号Ｓ
１１のパルスを計数する。比較回路Ｃ１１は、カウンタ
Ｃ１０の計数値および基準値を比較しそれらの一致を示
す一致信号Ｓ１２を出力する。また、要求回路Ｃ１４
は、一致信号Ｓ１２，水平同期信号Ｓ１０をセット，リ
セット入力とするフリップフロップからなり、一致信号
Ｓ１２に対応して、ＣＰＵその他の回路部にその動作を
停止するＣＰＵ停止信号Ｓ１４の発行を要求する。さら
に、制御回路Ｃ１４は、ＣＰＵその他の回路部からＣＰ
Ｕ停止信号Ｓ１４をセット入力し且つクロック信号Ｓ１
１を再開する再開信号として水平同期信号Ｓ１０をリセ
ット入力するフリップフロップからなり、クロック信号
Ｓ１１を停止および再開する制御信号Ｓ１６を出力す
る。
【００１７】次に、本実施形態のマイクロコンピュータ
における発振源部分の動作について説明する。
における発振源部分の動作について説明する。
【００１８】ここでは、ＯＳＤの水平同期信号Ｓ１０の
周期が一定で、かつ、途切れることなく供給されること
を前提としている。また、基準値レジスタＣ１２には、
ＣＰＵその他の回路が停止要求信号Ｓ１３を受け付けＣ
ＰＵ停止信号Ｓ１４を発行するまでのクロック数（以
下、ＣＰＵ停止クロック数）を水平同期信号周期時間に
相当するクロック数から差し引いた数値を、予め固定値
で持っている。
周期が一定で、かつ、途切れることなく供給されること
を前提としている。また、基準値レジスタＣ１２には、
ＣＰＵその他の回路が停止要求信号Ｓ１３を受け付けＣ
ＰＵ停止信号Ｓ１４を発行するまでのクロック数（以
下、ＣＰＵ停止クロック数）を水平同期信号周期時間に
相当するクロック数から差し引いた数値を、予め固定値
で持っている。
【００１９】まず、水平同期信号Ｓ１０がアクティブに
なったとき、カウンタＣ１０は初期化され、水平同期信
号Ｓ１０のインアクティブ期間において、カウンタＣ１
０は発振回路からのクロック信号Ｓ１１のパルスを計数
する。その計数値と基準値レジスタＣ１２の基準値と
を、比較回路Ｃ１１が比較し、一致したら、一致信号Ｓ
１２を発生する。この一致信号Ｓ１２に対応して、要求
回路Ｃ１４が、ＣＰＵその他の回路への停止要求信号Ｓ
１３を出力する。この要求に沿って、ＣＰＵその他の回
路は、停止処理に入り、完了したところでＣＰＵ停止信
号Ｓ１４を発行する。
なったとき、カウンタＣ１０は初期化され、水平同期信
号Ｓ１０のインアクティブ期間において、カウンタＣ１
０は発振回路からのクロック信号Ｓ１１のパルスを計数
する。その計数値と基準値レジスタＣ１２の基準値と
を、比較回路Ｃ１１が比較し、一致したら、一致信号Ｓ
１２を発生する。この一致信号Ｓ１２に対応して、要求
回路Ｃ１４が、ＣＰＵその他の回路への停止要求信号Ｓ
１３を出力する。この要求に沿って、ＣＰＵその他の回
路は、停止処理に入り、完了したところでＣＰＵ停止信
号Ｓ１４を発行する。
【００２０】このＣＰＵ停止信号Ｓ１４が発振制御回路
Ｃ１３に伝達され、クロック信号Ｓ１１は停止状態へと
移行する。その後、水平同期信号Ｓ１０がインアクティ
ブからアクティブに変化する際に当該信号が制御回路Ｃ
１３に伝達され、クロック信号Ｓ１１は出力再開され
る。図２は、これらの一連の動作を示す波形図である。
これらの一連の動作により、水平同期信号Ｓ１０の周期
毎に発振の一旦停止／再発振が繰り返され、水平同期信
号エッジに同期したクロック信号がＯＳＤコントローラ
部に供給されるようになり、水平ガタによる表示品質低
下が防がれる。同時に、ＣＰＵ自らが自身にとって都合
のよいタイミングで発振を止めるため、ヒゲ等によるＣ
ＰＵ誤動作も発生しない。
Ｃ１３に伝達され、クロック信号Ｓ１１は停止状態へと
移行する。その後、水平同期信号Ｓ１０がインアクティ
ブからアクティブに変化する際に当該信号が制御回路Ｃ
１３に伝達され、クロック信号Ｓ１１は出力再開され
る。図２は、これらの一連の動作を示す波形図である。
これらの一連の動作により、水平同期信号Ｓ１０の周期
毎に発振の一旦停止／再発振が繰り返され、水平同期信
号エッジに同期したクロック信号がＯＳＤコントローラ
部に供給されるようになり、水平ガタによる表示品質低
下が防がれる。同時に、ＣＰＵ自らが自身にとって都合
のよいタイミングで発振を止めるため、ヒゲ等によるＣ
ＰＵ誤動作も発生しない。
【００２１】さらに、ＯＳＤコントローラ部用の発振回
路とＣＰＵその他の回路用の発振回路が兼用できること
から端子数の削減に繋がる。また、発振源が２つから１
つになるので、ノイズ対策も容易になり、同時に周辺部
品点数も減ることからコスト減につながる。
路とＣＰＵその他の回路用の発振回路が兼用できること
から端子数の削減に繋がる。また、発振源が２つから１
つになるので、ノイズ対策も容易になり、同時に周辺部
品点数も減ることからコスト減につながる。
【００２２】図３は、本発明のマイクロコンピュータの
実施形態２における発振源部分を示す部分ブロック図で
ある。図３を参照すると、本実施形態のマイクロコンピ
ュータの発振源部分は、図１の実施形態１における発振
源部分の各ブロックを備えると共に、キャプチャレジス
タＣ１５，フラグ回路Ｃ１６，ＡＮＤゲートＣ１７およ
びＣ１８とを備えている。これら各ブロックＣ１５〜１
８以外のブロックは、図１における各ブロックと同じで
あるので、重複説明を省略する。
実施形態２における発振源部分を示す部分ブロック図で
ある。図３を参照すると、本実施形態のマイクロコンピ
ュータの発振源部分は、図１の実施形態１における発振
源部分の各ブロックを備えると共に、キャプチャレジス
タＣ１５，フラグ回路Ｃ１６，ＡＮＤゲートＣ１７およ
びＣ１８とを備えている。これら各ブロックＣ１５〜１
８以外のブロックは、図１における各ブロックと同じで
あるので、重複説明を省略する。
【００２３】キャプチャレジスタＣ１５は、カウンタＣ
１０で計数された初期化直前の計数値を記憶するレジス
タである。この記憶された計数値は、水平同期信号Ｓ１
０の定周期をクロック信号Ｓ１１のクロック数で表すも
のであり、ＣＰＵその他の回路部に読み出される。
１０で計数された初期化直前の計数値を記憶するレジス
タである。この記憶された計数値は、水平同期信号Ｓ１
０の定周期をクロック信号Ｓ１１のクロック数で表すも
のであり、ＣＰＵその他の回路部に読み出される。
【００２４】フラグ回路Ｃ１６は、ＣＰＵその他の回路
部によりフラグ信号が設定されるフラグ手段であり、Ａ
ＮＤゲートＣ１７，Ｃ１８は、それぞれ、一致信号Ｓ１
２，水平同期信号Ｓ１０をフラグ信号によりマスクし
て、要求回路Ｃ１４のセット入力，制御回路Ｃ１３のリ
セット入力に出力するゲートである。これにより、要求
回路Ｃ１４，制御回路Ｃ１３がフラグ信号の制御により
不活性化される。
部によりフラグ信号が設定されるフラグ手段であり、Ａ
ＮＤゲートＣ１７，Ｃ１８は、それぞれ、一致信号Ｓ１
２，水平同期信号Ｓ１０をフラグ信号によりマスクし
て、要求回路Ｃ１４のセット入力，制御回路Ｃ１３のリ
セット入力に出力するゲートである。これにより、要求
回路Ｃ１４，制御回路Ｃ１３がフラグ信号の制御により
不活性化される。
【００２５】次に、本実施形態のマイクロコンピュータ
における発振源部分の動作について簡単に説明する。
における発振源部分の動作について簡単に説明する。
【００２６】まず、ＣＰＵその他の回路部（図３に図示
されない）は本機能の使用可否を決定するフラグＣ１６
を“０”にし、一致信号Ｓ１２と水平同期信号Ｓ１０が
伝達されないよう、ＡＮＤゲートＣ１７，Ｃ１８でマス
クすることで、本機能を使用禁止状態にする。そして、
水平同期信号Ｓ１０毎のカウンタＣ１０の初期化直前の
計数値をキャプチャ・レジスタＣ１５にサンプリング
し、現在の水平同期信号Ｓ１０の周期に計数されたクロ
ック数を取得する。ＣＰＵその他の回路部は、この値か
らＣＰＵ停止クロック数を差し引き、比較時の基準値と
して基準値レジスタＣ１２に格納する。その後、フラグ
回路Ｃ１６のフラグ信号を“１”に変更設定し、ＡＮＤ
ゲートＣ１７，Ｃ１８によるマスクを解除することによ
り、図１の実施形態１と同様の動作を繰り返す。
されない）は本機能の使用可否を決定するフラグＣ１６
を“０”にし、一致信号Ｓ１２と水平同期信号Ｓ１０が
伝達されないよう、ＡＮＤゲートＣ１７，Ｃ１８でマス
クすることで、本機能を使用禁止状態にする。そして、
水平同期信号Ｓ１０毎のカウンタＣ１０の初期化直前の
計数値をキャプチャ・レジスタＣ１５にサンプリング
し、現在の水平同期信号Ｓ１０の周期に計数されたクロ
ック数を取得する。ＣＰＵその他の回路部は、この値か
らＣＰＵ停止クロック数を差し引き、比較時の基準値と
して基準値レジスタＣ１２に格納する。その後、フラグ
回路Ｃ１６のフラグ信号を“１”に変更設定し、ＡＮＤ
ゲートＣ１７，Ｃ１８によるマスクを解除することによ
り、図１の実施形態１と同様の動作を繰り返す。
【００２７】本実施形態のマイクロコンピュータにおけ
る発振源部分は、水平同期信号Ｓ１０の周期に対応して
基準値を可変設定することにより、数種の水平同期信号
周期を持つアプリケーションへの転用や、クロック発振
回路の周波数を水平同期信号と無関係に選択できる。
る発振源部分は、水平同期信号Ｓ１０の周期に対応して
基準値を可変設定することにより、数種の水平同期信号
周期を持つアプリケーションへの転用や、クロック発振
回路の周波数を水平同期信号と無関係に選択できる。
【００２８】図４は、本発明のマイクロコンピュータの
実施形態３における発振源部分を示す部分ブロック図で
ある。図４を参照すると、本実施形態のマイクロコンピ
ュータの発振源部分は、図３の実施形態２における発振
源部分の各ブロックを備えると共に、ディレイ回路Ｃ２
０，ＯＲゲートＣ１９とを備えている。これら各ブロッ
クＣ１９〜２０以外のブロックは、図１，図３における
各ブロックと同じであるので、重複説明を省略する。
実施形態３における発振源部分を示す部分ブロック図で
ある。図４を参照すると、本実施形態のマイクロコンピ
ュータの発振源部分は、図３の実施形態２における発振
源部分の各ブロックを備えると共に、ディレイ回路Ｃ２
０，ＯＲゲートＣ１９とを備えている。これら各ブロッ
クＣ１９〜２０以外のブロックは、図１，図３における
各ブロックと同じであるので、重複説明を省略する。
【００２９】ディレイ回路Ｃ２０は、一致信号Ｓ１２を
入力しその遅延信号Ｓ１７を出力する。その遅延時間
は、ＣＰＵその他の回路（図４に図示されない）が停止
処理に必要とするクロック数に、水平同期信号Ｓ１０の
ずれの許容時間を加えた時間以上とする。また、ＯＲゲ
ートＣ１９は、遅延信号Ｓ１７および同期信号Ｓ１０の
論理和出力を制御回路Ｃ１３に再開信号として出力す
る。
入力しその遅延信号Ｓ１７を出力する。その遅延時間
は、ＣＰＵその他の回路（図４に図示されない）が停止
処理に必要とするクロック数に、水平同期信号Ｓ１０の
ずれの許容時間を加えた時間以上とする。また、ＯＲゲ
ートＣ１９は、遅延信号Ｓ１７および同期信号Ｓ１０の
論理和出力を制御回路Ｃ１３に再開信号として出力す
る。
【００３０】次に、本実施形態のマイクロコンピュータ
における発振源部分の動作について簡単に説明する。
における発振源部分の動作について簡単に説明する。
【００３１】まず、水平同期信号Ｓ１０により初期化さ
れたカウンタＣ１０の計数値と基準値とが一致したと
き、比較回路Ｃ１１から一致信号Ｓ１２が出力される。
この一致信号Ｓ１２から、ＣＰＵその他の回路が停止処
理に必要とするクロック数と水平同期信号Ｓ１０のずれ
の許容時間とを加えた時間以上遅れて、遅延信号Ｓ１７
がディレイ回路Ｃ２０からＯＲゲートＣ１９に出力され
る。ＯＲゲートＣ１９により、遅延信号Ｓ１７と水平同
期信号Ｓ１０との論理和出力が発振の再開信号として制
御回路Ｃ１３に出力される。これによって、ＣＰＵ停止
後、本来、来るはずの水平同期信号Ｓ１０が途絶えた場
合でも、先の時間を停止するだけでＣＰＵは再動作でき
る。
れたカウンタＣ１０の計数値と基準値とが一致したと
き、比較回路Ｃ１１から一致信号Ｓ１２が出力される。
この一致信号Ｓ１２から、ＣＰＵその他の回路が停止処
理に必要とするクロック数と水平同期信号Ｓ１０のずれ
の許容時間とを加えた時間以上遅れて、遅延信号Ｓ１７
がディレイ回路Ｃ２０からＯＲゲートＣ１９に出力され
る。ＯＲゲートＣ１９により、遅延信号Ｓ１７と水平同
期信号Ｓ１０との論理和出力が発振の再開信号として制
御回路Ｃ１３に出力される。これによって、ＣＰＵ停止
後、本来、来るはずの水平同期信号Ｓ１０が途絶えた場
合でも、先の時間を停止するだけでＣＰＵは再動作でき
る。
【００３２】本実施形態のマイクロコンピュータにおけ
る発振源部分は、図１，図３の発振源部分において、水
平同期信号Ｓ１０が途切れる等の不測の事態に対応する
ものである。
る発振源部分は、図１，図３の発振源部分において、水
平同期信号Ｓ１０が途切れる等の不測の事態に対応する
ものである。
【００３３】なお、これら実施形態１，２，３におい
て、ＯＳＤコントローラ内蔵マイクロコンピュータの場
合について説明したが、マイクロコンピュータとその外
部に接続される周辺デバイスとが、個々に動作源となる
発振クロック信号を持っているシステムの場合、半導体
設計技術の向上等に伴う１チップ化が進行した際に、ノ
イズ対策と端子数不足とは必ず発生し、本発明のマイク
ロコンピュータが有効となる。
て、ＯＳＤコントローラ内蔵マイクロコンピュータの場
合について説明したが、マイクロコンピュータとその外
部に接続される周辺デバイスとが、個々に動作源となる
発振クロック信号を持っているシステムの場合、半導体
設計技術の向上等に伴う１チップ化が進行した際に、ノ
イズ対策と端子数不足とは必ず発生し、本発明のマイク
ロコンピュータが有効となる。
【００３４】
【発明の効果】第１の効果は、ＯＳＤ表示に関する端子
数を表示品質を落とすことなく削減でき、それらを別の
用途に転用できることである。その理由は、ＯＳＤ部と
ＣＰＵ部のクロック信号を兼用し、かつ、水平同期信号
基準でクロック信号を制御しているからである。
数を表示品質を落とすことなく削減でき、それらを別の
用途に転用できることである。その理由は、ＯＳＤ部と
ＣＰＵ部のクロック信号を兼用し、かつ、水平同期信号
基準でクロック信号を制御しているからである。
【００３５】第２の効果は、システムにおけるノイズ対
策が容易になり、システムのコスト低減も図れることで
ある。その理由は、クロック信号の兼用化に伴い、高い
周波数の発振源が減るためである。
策が容易になり、システムのコスト低減も図れることで
ある。その理由は、クロック信号の兼用化に伴い、高い
周波数の発振源が減るためである。
【図１】本発明のマイクロコンピュータの実施形態１に
おける発振源部分を示す部分ブロック図である。
おける発振源部分を示す部分ブロック図である。
【図２】図１のマイクロコンピュータにおける発振源部
分の動作を示す波形図である。
分の動作を示す波形図である。
【図３】本発明のマイクロコンピュータの実施形態２に
おける発振源部分を示す部分ブロック図である。
おける発振源部分を示す部分ブロック図である。
【図４】本発明のマイクロコンピュータの実施形態３に
おける発振源部分を示す部分ブロック図である。
おける発振源部分を示す部分ブロック図である。
【図５】従来のマイクロコンピュータにおける発振源部
分例１を示す部分ブロック図である。
分例１を示す部分ブロック図である。
【図６】図５の発振源部分例１の動作を示す波形図であ
る。
る。
【図７】従来のマイクロコンピュータにおける発振源部
分例２を示す部分ブロック図である。
分例２を示す部分ブロック図である。
【図８】図７の発振源部分例２の動作を示す波形図であ
る。
る。
Ｃ１０ カウンタ Ｃ１１ 比較回路 Ｃ１２ 基準値レジスタ Ｃ１３ 制御回路 Ｃ１４ 要求回路 Ｃ１５ キャプチャ・レジスタ Ｃ１６ フラグ回路 Ｃ１７，Ｃ１８ ＡＮＤゲート Ｃ１９ ＯＲゲート Ｃ２０ ディレイ回路 Ｓ１０ 水平同期信号 Ｓ１１ クロック信号 Ｓ１２ 一致信号 Ｓ１３ ＣＰＵへの動作停止要求信号 Ｓ１４ ＣＰＵ停止信号 Ｓ１５ 再開信号 Ｓ１６ 制御信号 Ｓ１７ 一致信号の遅延信号
Claims (5)
- 【請求項１】 クロック信号を発生する発振回路と、前
記クロック信号に同期して動作するＣＰＵその他の回路
部と、外部入力される定周期の同期信号および前記クロ
ック信号に同期して動作するコントローラ部と、を内蔵
するマイクロコンピュータにおいて、前記ＣＰＵその他の回路部により前記定周期内に予め設
定されたタイミングで 、前記ＣＰＵその他の回路部を停
止するＣＰＵ停止信号の発行を前記ＣＰＵその他の回路
部に要求し、前記ＣＰＵ停止信号が発行されたとき前記
クロック信号を停止し、前記同期信号のパルス入力によ
り前記クロック信号を再開することを特徴とするマイク
ロコンピュータ。 - 【請求項２】 前記ＣＰＵその他の回路部により予め基
準値が設定される基準値設定手段と、前記同期信号によ
り初期化され前記クロック信号のパルスを計数する計数
手段と、その計数値および前記基準値を比較しそれらの
一致を示す一致信号を出力する比較手段と、前記一致信
号に対応して前記ＣＰＵその他の回路部に前記ＣＰＵ停
止信号の発行を要求する要求手段と、前記ＣＰＵ停止信
号を入力し且つ前記クロック信号を再開する再開信号と
して前記同期信号を入力し前記クロック信号を停止およ
び再開する制御信号を出力する制御手段と、を備える、
請求項１記載のマイクロコンピュータ。 - 【請求項３】 前記計数手段で計数された初期化直前の
計数値を記憶し前記ＣＰＵその他の回路部に読み出され
る保持手段と、前記ＣＰＵその他の回路部によりフラグ
信号が設定されるフラグ手段と、を備え、前記要求手段
または前記制御手段が前記フラグ信号の制御により不活
性化される、請求項２記載のマイクロコンピュータ。 - 【請求項４】 前記一致信号を入力しその遅延信号を出
力する遅延手段を備え、前記制御手段が前記遅延信号お
よび前記同期信号の論理和出力を前記再開信号として入
力する、請求項２または３記載のマイクロコンピュー
タ。 - 【請求項５】 前記コントローラ部がオン・スクリーン
・ディスプレイの表示制御を行い、前記同期信号が前記
オン・スクリーン・ディスプレイの水平同期信号であ
る、請求項１，２，３または４記載のマイクロコンピュ
ータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8277751A JP2852271B2 (ja) | 1996-10-21 | 1996-10-21 | マイクロコンピュータ |
| US08/954,609 US5896525A (en) | 1996-10-21 | 1997-10-20 | Microcomputer with controller operating in synchronism with external synchronous signal |
| EP97118280A EP0837448A3 (en) | 1996-10-21 | 1997-10-21 | Microcomputer with controller operating in syschronism with external synchronoussignal |
| KR1019970054018A KR100281220B1 (ko) | 1996-10-21 | 1997-10-21 | 외부 동기신호와 동기하여 동작하는 제어기를 갖는마이크로컴퓨터 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8277751A JP2852271B2 (ja) | 1996-10-21 | 1996-10-21 | マイクロコンピュータ |
| US08/954,609 US5896525A (en) | 1996-10-21 | 1997-10-20 | Microcomputer with controller operating in synchronism with external synchronous signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10124166A JPH10124166A (ja) | 1998-05-15 |
| JP2852271B2 true JP2852271B2 (ja) | 1999-01-27 |
Family
ID=26552549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8277751A Expired - Fee Related JP2852271B2 (ja) | 1996-10-21 | 1996-10-21 | マイクロコンピュータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5896525A (ja) |
| EP (1) | EP0837448A3 (ja) |
| JP (1) | JP2852271B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69621273T2 (de) * | 1995-02-22 | 2002-10-31 | Compagnie Generale Des Etablissements Michelin-Michelin & Cie., Clermont-Ferrand | Wäßrige Zusammensetzung zum Schutz von Luftreifen gegen Migationen und gegen Ozon |
| US6538648B1 (en) * | 1998-04-28 | 2003-03-25 | Sanyo Electric Co., Ltd. | Display device |
| US7080070B1 (en) * | 1999-07-02 | 2006-07-18 | Amazon Technologies, Inc. | System and methods for browsing a database of items and conducting associated transactions |
| US7580229B2 (en) * | 2006-04-27 | 2009-08-25 | Hitachi Global Storage Technologies Netherlands B.V. | Current-perpendicular-to-the-plane (CPP) magnetoresistive sensor with antiparallel-free layer structure and low current-induced noise |
| US7957107B2 (en) * | 2006-04-27 | 2011-06-07 | Hitachi Global Storage Technologies Netherlands B.V. | Current-perpendicular-to-the-plane (CPP) magnetoresistive sensor with antiparallel-free layer structure and low current-induced noise |
| KR101400695B1 (ko) * | 2007-08-14 | 2014-06-27 | 삼성전자주식회사 | 안정된 클럭 신호를 생성할 수 있는 클럭 신호 발생기,상기 클럭 신호 발생기를 구비하는 반도체 메모리 장치 및그 방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4246578A (en) * | 1978-02-08 | 1981-01-20 | Matsushita Electric Industrial Co., Ltd. | Pattern generation display system |
| US4434420A (en) * | 1982-06-21 | 1984-02-28 | Motorola, Inc. | Interline spacing adjustment circuit in a scanning CRT visual display system |
| FR2549330B1 (fr) * | 1983-06-21 | 1987-02-13 | Onera (Off Nat Aerospatiale) | Dispositif d'incrustation d'informations graphiques dans une image video |
| JP3582082B2 (ja) * | 1992-07-07 | 2004-10-27 | セイコーエプソン株式会社 | マトリクス型表示装置，マトリクス型表示制御装置及びマトリクス型表示駆動装置 |
| JPH0651727A (ja) * | 1992-06-04 | 1994-02-25 | Toshiba Corp | 表示制御方法及び表示制御装置 |
| JPH086546A (ja) * | 1994-06-17 | 1996-01-12 | Rohm Co Ltd | オンスクリーンディスプレイの表示制御方法及びその 制御装置 |
| US5615376A (en) * | 1994-08-03 | 1997-03-25 | Neomagic Corp. | Clock management for power reduction in a video display sub-system |
| US5821910A (en) * | 1995-05-26 | 1998-10-13 | National Semiconductor Corporation | Clock generation circuit for a display controller having a fine tuneable frame rate |
-
1996
- 1996-10-21 JP JP8277751A patent/JP2852271B2/ja not_active Expired - Fee Related
-
1997
- 1997-10-20 US US08/954,609 patent/US5896525A/en not_active Expired - Fee Related
- 1997-10-21 EP EP97118280A patent/EP0837448A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10124166A (ja) | 1998-05-15 |
| EP0837448A2 (en) | 1998-04-22 |
| US5896525A (en) | 1999-04-20 |
| EP0837448A3 (en) | 1998-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2852271B2 (ja) | マイクロコンピュータ | |
| JP2000174615A (ja) | 集積回路の内部クロック周波数を自動補正する方法と装置 | |
| JP2716386B2 (ja) | クロック出力回路 | |
| KR100281220B1 (ko) | 외부 동기신호와 동기하여 동작하는 제어기를 갖는마이크로컴퓨터 | |
| US6760798B1 (en) | Interface mechanism and method for interfacing a real-time clock with a data processing circuit | |
| JPH06244739A (ja) | マルチプレクサ回路 | |
| JPH03126131A (ja) | 中央処理装置の実行速度制御方式 | |
| JPH04209020A (ja) | マイクロコンピュータ | |
| JPH0682310B2 (ja) | 演算装置の動作周波数切り換え制御回路 | |
| JPH0573296A (ja) | マイクロコンピユータ | |
| JP3463666B2 (ja) | 半導体集積回路とその検査方法 | |
| KR100278272B1 (ko) | 전력제어시스템 | |
| JPS6348203B2 (ja) | ||
| JPS59189426A (ja) | クロツク供給制御方式 | |
| JPH09198280A (ja) | システム監視用パルス生成方法および監視用パルス生成機能を備えたリアルタイム・オペレーティングシステム | |
| JP2005300648A (ja) | 表示制御用回路 | |
| JPH01100617A (ja) | 同期化装置 | |
| JPH0210418A (ja) | 同期化論理回路 | |
| JPH02180428A (ja) | リセット回路 | |
| JPH05244451A (ja) | 同期信号発生回路 | |
| JPH03273415A (ja) | マイクロプロセッサ | |
| JPH04119012A (ja) | ホールドオーバー回路 | |
| JPH0685663A (ja) | クロック発生回路 | |
| JPS6270924A (ja) | デ−タ処理装置 | |
| JPH0561561A (ja) | マイクロプロセツサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981013 |
|
| LAPS | Cancellation because of no payment of annual fees |