JP2844770B2 - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシフトレジスタ回路に関する。
シフトレジスタ回路は、ビデオ信号を入力して60ビッ
ト程度のサンプルを保持するサンプルホールド回路のス
キャンニング部に使用されている。
ト程度のサンプルを保持するサンプルホールド回路のス
キャンニング部に使用されている。
第3図は従来のシフトレジスタ回路の一例の回路図で
ある。
ある。
シフトレジスタ回路C1は、入力端子INをトランスファ
ゲートTG(以下、TGという)の一端に接続し、他端をイ
ンバータINV(以下、INVという)とクロックド・インバ
ータCINV(以下、CINVという)との逆並列のINV入力端
に接続し、INVの出力端を第1のカスケード出力端H1に
接続した構成の第1のラッチ部L1と、このラッチ部L1と
同一の回路構成で、TG及びCINVに入力されるクロック信
号φ,が互いに逆相の関係にあるクロック信号,φ
を入力する第2のラッチ部L2をカスケード接続して構成
されている。
ゲートTG(以下、TGという)の一端に接続し、他端をイ
ンバータINV(以下、INVという)とクロックド・インバ
ータCINV(以下、CINVという)との逆並列のINV入力端
に接続し、INVの出力端を第1のカスケード出力端H1に
接続した構成の第1のラッチ部L1と、このラッチ部L1と
同一の回路構成で、TG及びCINVに入力されるクロック信
号φ,が互いに逆相の関係にあるクロック信号,φ
を入力する第2のラッチ部L2をカスケード接続して構成
されている。
このような回路構成をした二つのシフトレジスタ回路
C1,C2をカスケード接続した回路に、第4図に示すよう
なタイミングでクロック信号φと入力信号SINを与え
る。
C1,C2をカスケード接続した回路に、第4図に示すよう
なタイミングでクロック信号φと入力信号SINを与え
る。
まず、シフトレジスタ回路C1の動作について説明す
る。
る。
時点t0からt1の期間にTGはオフしているので、SINの
“H"はラッチ部L1に入力されない。
“H"はラッチ部L1に入力されない。
時点t1からt2の期間にはラッチ部L1のTGがオンしてい
るのでSINの“H"がラッチ部L1に入力され、カスケード
出力端H1にラッチ信号である第1のカスケード出力信号
SH1の“L"が出力される。
るのでSINの“H"がラッチ部L1に入力され、カスケード
出力端H1にラッチ信号である第1のカスケード出力信号
SH1の“L"が出力される。
時点t2からt3の期間はラッチ部L1のTGがオフしてCINV
がオンするため、SH1の“L"が保持される。
がオンするため、SH1の“L"が保持される。
また同時にラッチ部L2のTGがオンするため、SH1の
“L"がラッチ部L2に入力され、第1のビット出力信号端
T1に出力信号SC1の“H"が出力される。このときSC1が
“L"から“H"に変わるまでにt2から期間τ1を要する。
“L"がラッチ部L2に入力され、第1のビット出力信号端
T1に出力信号SC1の“H"が出力される。このときSC1が
“L"から“H"に変わるまでにt2から期間τ1を要する。
時点t3からt4の期間は再びラッチ部L1のTGがオンして
SINの“L"がラッチ部L1に入力されてSH1の“H"が出力さ
れる。
SINの“L"がラッチ部L1に入力されてSH1の“H"が出力さ
れる。
また、ラッチ部L2のTGがオフし、CINVがオンするため
SC1の“H"が保持される。
SC1の“H"が保持される。
時点t4からt7の間ラッチ部L1のTGがオフしCINVがオン
するため、SH1の“H"が保持される。
するため、SH1の“H"が保持される。
またラッチ部L2のTGがオンするためラッチ部L2にSH1
の“H"が入力され、SC1の“L"が出力される。
の“H"が入力され、SC1の“L"が出力される。
このときSC1が“H"から“L"に変わるまでに時点t4か
らτ2だけ時間を要する。
らτ2だけ時間を要する。
このように時点t0からt2の期間の入力信号SINの“H"
が、シフトレジスタ回路C1の第1のビット出力信号SC1
の“H"として、時点t2からt4の期間にクロック信号の1
周期τ分だけシフトされて出力されている。
が、シフトレジスタ回路C1の第1のビット出力信号SC1
の“H"として、時点t2からt4の期間にクロック信号の1
周期τ分だけシフトされて出力されている。
シフトレジスタ回路C2もシフトレジスタ回路C1と同様
に動作し、時点t4からt8に立ち上り期間τ1を経て出力
信号SC2の“H"を出力する。
に動作し、時点t4からt8に立ち上り期間τ1を経て出力
信号SC2の“H"を出力する。
以上のように、従来のシフトレジスタ回路はクロック
信号φの一周期τ毎にデータを上位のシフトレジスタ回
路にシフトするようになっており、また隣り合うシフト
レジスタ回路のビット出力信号が同時に“L"と“H"との
中間値をとる期間τ1,τ2が存在していた。
信号φの一周期τ毎にデータを上位のシフトレジスタ回
路にシフトするようになっており、また隣り合うシフト
レジスタ回路のビット出力信号が同時に“L"と“H"との
中間値をとる期間τ1,τ2が存在していた。
上述した従来のシフトレジスタ回路は、クロック信号
φの各立ち上がり時点に同期して各ビットの値が変化す
るので、二つのラッチ部を有する1つのシフトレジスタ
から1つのビット出力しか出力されないという欠点があ
った。
φの各立ち上がり時点に同期して各ビットの値が変化す
るので、二つのラッチ部を有する1つのシフトレジスタ
から1つのビット出力しか出力されないという欠点があ
った。
また、隣合うビット,出力信号の波形に“H"でもなく
“L"でもない中間値のトランジェント領域となる期間が
同時に存在して回路の誤動作を起すことがあった。
“L"でもない中間値のトランジェント領域となる期間が
同時に存在して回路の誤動作を起すことがあった。
第5図は第3図の回路の問題点を説明するための従来
のシフトレジスタ回路を使用したサンプルホールド回路
の回路図である。
のシフトレジスタ回路を使用したサンプルホールド回路
の回路図である。
シフトレジスタ回路C1〜C7からなるスキャンニング部
の出力ビット信号をFETスイッチFのゲートに入力し、
そのソースに共通にビデオ信号SVを入力し、そのドレイ
ンにはホールドコンデンサCを接続している。
の出力ビット信号をFETスイッチFのゲートに入力し、
そのソースに共通にビデオ信号SVを入力し、そのドレイ
ンにはホールドコンデンサCを接続している。
このサンプルホールド回路で、第4図に示した入力信
号SINとクロック信号φをシフトレジスタ回路C1〜C7に
入力することによって、FETスイッチFを順次ON,OFFさ
せ、FETスイッチFがONの期間にホールドコンデンサC
に入力するビデオ信号波形をホールドする。
号SINとクロック信号φをシフトレジスタ回路C1〜C7に
入力することによって、FETスイッチFを順次ON,OFFさ
せ、FETスイッチFがONの期間にホールドコンデンサC
に入力するビデオ信号波形をホールドする。
ここでシフトレジスタC1〜C7の隣合うビット出力信号
が同時に中間値になると、2つの隣合うFETスイッチF
がONして、入力信号波形がホールドコンデンサCに正し
くホールドされない、すなわち誤動作するという欠点が
あった。
が同時に中間値になると、2つの隣合うFETスイッチF
がONして、入力信号波形がホールドコンデンサCに正し
くホールドされない、すなわち誤動作するという欠点が
あった。
本発明の目的は、シフト速度が早くかつ誤動作の少い
シフトレジスタを提供することにある。
シフトレジスタを提供することにある。
本発明のシフトレジスタ回路は、 (A)入力信号がトランスファーゲートの一端に入力
し、かつ他端がインバータとクロックド・インバータの
逆並列回路の前記インバータの入力端に接続して、ラッ
チ信号を第1のカスケード出力信号として出力する第1
のラッチ部と、一方の入力端が前記入力信号を受けかつ
他方の入力端が前記第1のカスケード出力信号を入力し
て、それらのNOR出力信号を第1のビット出力信号とし
て出力する第1のビット出力端子を有する第1のビット
部、 (B)入力端が前記第1のカスケード出力信号を入力
し、前記第1のラッチ部と同一回路構成を有し、かつト
ランスファーゲート及びクロックド・インバータに供給
されるクロック信号が前記第1のラッチ部に対応して逆
相の関係にあって、第2のカスケード出力信号を出力す
る第2のラッチ部と、一方の入力端が前記第1のビット
出力信号を受けかつ他方の入力端がトランスファー出力
信号を入力して、それらのNOR出力信号を第2のビット
出力信号として出力する第2のビット出力端子を有する
第2のビット部、を含んで構成されている。
し、かつ他端がインバータとクロックド・インバータの
逆並列回路の前記インバータの入力端に接続して、ラッ
チ信号を第1のカスケード出力信号として出力する第1
のラッチ部と、一方の入力端が前記入力信号を受けかつ
他方の入力端が前記第1のカスケード出力信号を入力し
て、それらのNOR出力信号を第1のビット出力信号とし
て出力する第1のビット出力端子を有する第1のビット
部、 (B)入力端が前記第1のカスケード出力信号を入力
し、前記第1のラッチ部と同一回路構成を有し、かつト
ランスファーゲート及びクロックド・インバータに供給
されるクロック信号が前記第1のラッチ部に対応して逆
相の関係にあって、第2のカスケード出力信号を出力す
る第2のラッチ部と、一方の入力端が前記第1のビット
出力信号を受けかつ他方の入力端がトランスファー出力
信号を入力して、それらのNOR出力信号を第2のビット
出力信号として出力する第2のビット出力端子を有する
第2のビット部、を含んで構成されている。
また本発明のシフトレジスタ回路は、 (A)入力信号がトランスファーゲートの一端に入力
し、かつ他端がインバータとクロックド・インバータの
逆並列回路の前記インバータの入力端に接続して、ラッ
チ信号を第1のカスケード出力信号として出力する第1
のラッチ部と、一方の入力端が前記入力信号を受けかつ
他方の入力端が前記第1のカスケード出力信号を入力し
て、それらのNOR出力信号を第1のビット出力信号とし
て出力する第1のビット出力端子を有する第1のビット
部、 (B)入力端が前記第1のカスケード出力信号を入力
し、前記第1のラッチ部と同一回路構成を有し、かつト
ランスファーゲート及びクロックド・インバータに供給
されるクロック信号が前記第1のラッチ部に対応して逆
相の関係にあって、第2のカスケード出力信号を出力す
る第2のラッチ部と、一方の入力端が前記第1のビット
出力信号を受けかつ他方の入力端がトランスファー出力
信号を入力して、それらのNOR出力信号を第2のビット
出力信号として出力する第2のビット出力端子を有する
第2のビット部、 (C)入力端が前記第2のカスケード出力信号を入力
し、前記第1のラッチ部と同一回路構成及びクロック信
号位相を有し、第3のカスケード出力信号を出力する第
3のラッチ部と、第1の入力端が2段前の前記第1のビ
ット出力信号を入力し第2の入力端が前段の前記第2の
ビット出力信号を入力しかつ第3の入力端が前記第3の
カスケード出力信号を入力して、それらのNOR信号を第
3のビット出力信号として出力する第3のビット出力端
子を有する第3のビット部、を含んで構成されている。
し、かつ他端がインバータとクロックド・インバータの
逆並列回路の前記インバータの入力端に接続して、ラッ
チ信号を第1のカスケード出力信号として出力する第1
のラッチ部と、一方の入力端が前記入力信号を受けかつ
他方の入力端が前記第1のカスケード出力信号を入力し
て、それらのNOR出力信号を第1のビット出力信号とし
て出力する第1のビット出力端子を有する第1のビット
部、 (B)入力端が前記第1のカスケード出力信号を入力
し、前記第1のラッチ部と同一回路構成を有し、かつト
ランスファーゲート及びクロックド・インバータに供給
されるクロック信号が前記第1のラッチ部に対応して逆
相の関係にあって、第2のカスケード出力信号を出力す
る第2のラッチ部と、一方の入力端が前記第1のビット
出力信号を受けかつ他方の入力端がトランスファー出力
信号を入力して、それらのNOR出力信号を第2のビット
出力信号として出力する第2のビット出力端子を有する
第2のビット部、 (C)入力端が前記第2のカスケード出力信号を入力
し、前記第1のラッチ部と同一回路構成及びクロック信
号位相を有し、第3のカスケード出力信号を出力する第
3のラッチ部と、第1の入力端が2段前の前記第1のビ
ット出力信号を入力し第2の入力端が前段の前記第2の
ビット出力信号を入力しかつ第3の入力端が前記第3の
カスケード出力信号を入力して、それらのNOR信号を第
3のビット出力信号として出力する第3のビット出力端
子を有する第3のビット部、を含んで構成されている。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例の回路図である。
四ビットシフトレジスタ回路1は、第1及び第2のビ
ット部A1,B2を直列にした二ビットシフトレジスタ回路2
aと、第3,第4のビット部A3,B4を直列にした二ビットシ
フトレジウスタ回路2bとを第2のカスケード出力端H2を
介してカスケード接続して構成されている。
ット部A1,B2を直列にした二ビットシフトレジスタ回路2
aと、第3,第4のビット部A3,B4を直列にした二ビットシ
フトレジウスタ回路2bとを第2のカスケード出力端H2を
介してカスケード接続して構成されている。
二ビットシフトレジスタ回路2aは、第3図の従来のシ
フトレジスタ回路C1の第1のラッチ部L1に入力信号SIN
と第1のカスケード出力信号SH1とのNOR信号を第1のビ
ット出力信号SA1として第1のビット出力端子T1に出力
する二入力NORゲートNR2を付加した第1のビット部A
1と、従来の第2のラッチ部L2に第1のビット出力信号S
A1とトランスファー出力信号STGとのNOR信号を第2のビ
ット出力信号SB2として第2のビット出力端子T2に出力
する二入力NORゲートNR2を付加した第2のビット部B2と
を第1のカスケード出力端H1を介してカスケード接続し
ている。
フトレジスタ回路C1の第1のラッチ部L1に入力信号SIN
と第1のカスケード出力信号SH1とのNOR信号を第1のビ
ット出力信号SA1として第1のビット出力端子T1に出力
する二入力NORゲートNR2を付加した第1のビット部A
1と、従来の第2のラッチ部L2に第1のビット出力信号S
A1とトランスファー出力信号STGとのNOR信号を第2のビ
ット出力信号SB2として第2のビット出力端子T2に出力
する二入力NORゲートNR2を付加した第2のビット部B2と
を第1のカスケード出力端H1を介してカスケード接続し
ている。
二ビットシフトレジスタ2bは、二ビットシフトレジス
タ回路2aの第1及び第2のビット部A1及びB2の二入力NO
RゲートNR2をそれぞれ三ゲートNORゲートNR3に置換え
て、それぞれの前1及び2段のビット出力信号を入力す
る第3及び第4のビット部A3,B4をカスケード接続して
構成されている。
タ回路2aの第1及び第2のビット部A1及びB2の二入力NO
RゲートNR2をそれぞれ三ゲートNORゲートNR3に置換え
て、それぞれの前1及び2段のビット出力信号を入力す
る第3及び第4のビット部A3,B4をカスケード接続して
構成されている。
第2図は第1図の回路の動作を説明するためのタイミ
ング図である。
ング図である。
クロック信号φが高レベル“H"である時点t0からt1の
期間に、第1のビット部A1のTGがオンするため、入力信
号SINの“H"がINVを介してNORゲートNR2の一方の入力端
に信号“L"として入力される。
期間に、第1のビット部A1のTGがオンするため、入力信
号SINの“H"がINVを介してNORゲートNR2の一方の入力端
に信号“L"として入力される。
また他方の入力端には入力信号SINの“H"が入力する
のでゲートNR2のビット信号SA1の“L"が出力される。
のでゲートNR2のビット信号SA1の“L"が出力される。
φが低レベル“L"である時点t1からt2の期間、ビット
部A1のTGがオフし、CINVがオンするので、INVの出力
“L"が保持され、ゲートNR2の一方の入力端に入力され
る。
部A1のTGがオフし、CINVがオンするので、INVの出力
“L"が保持され、ゲートNR2の一方の入力端に入力され
る。
他方の入力端には入力信号SINの“L"が入力されるた
めゲートNR2の出力ビット信号SA1は“H"となる。
めゲートNR2の出力ビット信号SA1は“H"となる。
また第2のビット部B2においては、TGがオンするた
め、ビット部A1のINVの出力する第1のビット出力信号S
H1の“L"がトランスファー出力信号STGとしてゲートNR2
の一方の入力端に入力される。
め、ビット部A1のINVの出力する第1のビット出力信号S
H1の“L"がトランスファー出力信号STGとしてゲートNR2
の一方の入力端に入力される。
ゲートNR2の他方の入力端には、ビット部A1の出力ビ
ット信号SA1が入力されるが、SA1が“L"でないために、
第2のビット部B2の出力する第2のビット出力信号SB2
は“L"となる。
ット信号SA1が入力されるが、SA1が“L"でないために、
第2のビット部B2の出力する第2のビット出力信号SB2
は“L"となる。
φが“H"である時点t2からt3の期間τ3においては、
ビット部A1のTGがオンするので入力信号SINの“L"がINV
を介してゲートNR2の一方の入力端に信号“H"として入
力されるため、ゲートNR2の出力信号SA1は“H"から“L"
に変化し始める。
ビット部A1のTGがオンするので入力信号SINの“L"がINV
を介してゲートNR2の一方の入力端に信号“H"として入
力されるため、ゲートNR2の出力信号SA1は“H"から“L"
に変化し始める。
第2のビット部B2においては、TGがオフしCINVがオン
するため、INVの出力“H"は保持されてゲートNR2の一方
の入力端には信号“L"が入力される。
するため、INVの出力“H"は保持されてゲートNR2の一方
の入力端には信号“L"が入力される。
他方の入力端には“L"でない信号SA1が入力されるた
め、ゲートNR2の出力にSB2として“L"が出力される。
め、ゲートNR2の出力にSB2として“L"が出力される。
次に二ビットシフトレジスタ回路2bの初段の第3のビ
ット部A3においては、TGがオンするのでビット部B2のIN
Vの第2のカスケード出力信号SH2の“H"がINVを介して
三入力NORゲートNR3の第三の入力端に信号“L"として入
力される。
ット部A3においては、TGがオンするのでビット部B2のIN
Vの第2のカスケード出力信号SH2の“H"がINVを介して
三入力NORゲートNR3の第三の入力端に信号“L"として入
力される。
ゲートNR3の第一の入力端信号SA1が“L"でないため
に、ゲートNR3の出力にSA3の“L"が出力される。
に、ゲートNR3の出力にSA3の“L"が出力される。
時点t3からt4の期間は、ビット部A1のビット出力信号
SA1は“L"となるため、ビット部B2のゲートNR2の2つの
入力端にはともに信号“L"が入力されるのでゲートNR2
の出力としてSB2の“H"が出力される。
SA1は“L"となるため、ビット部B2のゲートNR2の2つの
入力端にはともに信号“L"が入力されるのでゲートNR2
の出力としてSB2の“H"が出力される。
第3のビット部A3においては、ゲートNR3の第一の入
力端には第1のビット出力信号SA1の“L"が入力される
が、その第二の入力端には第2のビット出力信号として
SB2が“L"でない値のために、ゲートNR3の出力SA3とし
て“L"が出力される。
力端には第1のビット出力信号SA1の“L"が入力される
が、その第二の入力端には第2のビット出力信号として
SB2が“L"でない値のために、ゲートNR3の出力SA3とし
て“L"が出力される。
時点t4からt5の期間τ3において、ビット部B2におい
て、TGがオンするためビット部A1の出力信号SH1の“H"
がトランスファー出力信号STGとしてゲートNR2の一方の
入力端に信号“H"として入力されるため、ゲートNR2に
入力するビット出力信号SB2は“H"から“L"に変化し始
める。
て、TGがオンするためビット部A1の出力信号SH1の“H"
がトランスファー出力信号STGとしてゲートNR2の一方の
入力端に信号“H"として入力されるため、ゲートNR2に
入力するビット出力信号SB2は“H"から“L"に変化し始
める。
ビット部A3においてはTGがオフしCINVがオンするので
INVの出力が保持され、ゲートNR3の第三の入力端には第
3のカスケード出力信号SH3の“L"が入力される。
INVの出力が保持され、ゲートNR3の第三の入力端には第
3のカスケード出力信号SH3の“L"が入力される。
ゲートNR3の第二の入力端には前段のビット出力信号S
B2として“L"でない値が入力されるため、NR3のビット
出力信号SA3に“L"を出力する。
B2として“L"でない値が入力されるため、NR3のビット
出力信号SA3に“L"を出力する。
第4のビット部B4においては、TGがオンするため、ビ
ット部A3の出力信号SH3の“L"がトランスファー出力信
号STGとしてゲートNR3の第三の入力端に信号“L"として
入力される。
ット部A3の出力信号SH3の“L"がトランスファー出力信
号STGとしてゲートNR3の第三の入力端に信号“L"として
入力される。
ゲートNR3の第一の入力端には信号として“L"でない
値がSB2が入力されるためゲートNR3の出力信号“L"が出
力される。
値がSB2が入力されるためゲートNR3の出力信号“L"が出
力される。
時点t5からt6の時間にビット部A1において、ビット部
B2のビット出力信号SB2が“L"となるため、ビット部A3
のゲートNR3の第二の入力端に第2のビット出力信号SB2
の“L"が入力される。
B2のビット出力信号SB2が“L"となるため、ビット部A3
のゲートNR3の第二の入力端に第2のビット出力信号SB2
の“L"が入力される。
またゲートNR3の第一の入力端には第2のビット出力
信号SB2の“L"、ゲートNR3の第二の入力端に第3のビッ
ト出力信号SA3として“L"でない値が入力されるので、
ゲートNR3から第4のビット出力信号SB4として“L"が出
力される 時点t6からt7の期間τ3において、ビット部A3ではTG
がオンし、ビット部B2の第2のカスケート出力信号SH2
の“L"がTGとINVを介してゲートNR3の第三の入力端に第
3のカスケード出力信号SH3の“H"として入力されるた
め、ゲートNR3の出力信号SA3は“H"から“L"へ変化し始
める。
信号SB2の“L"、ゲートNR3の第二の入力端に第3のビッ
ト出力信号SA3として“L"でない値が入力されるので、
ゲートNR3から第4のビット出力信号SB4として“L"が出
力される 時点t6からt7の期間τ3において、ビット部A3ではTG
がオンし、ビット部B2の第2のカスケート出力信号SH2
の“L"がTGとINVを介してゲートNR3の第三の入力端に第
3のカスケード出力信号SH3の“H"として入力されるた
め、ゲートNR3の出力信号SA3は“H"から“L"へ変化し始
める。
ビット部B4においてTGがオフし、CINVがオンするため
INVの出力が保持され、ゲートNR3の第三の入力端にはト
ランスファー出力信号STGの“L"が入力される。
INVの出力が保持され、ゲートNR3の第三の入力端にはト
ランスファー出力信号STGの“L"が入力される。
ゲートNR3の第一の入力端には第2のビット出力信号S
A3として“L"でない値が入力されるため、ゲートNR3の
第4のビット出力信号SB4の“L"が出力される。
A3として“L"でない値が入力されるため、ゲートNR3の
第4のビット出力信号SB4の“L"が出力される。
時点t7からt8の期間にビット部B4においてビット部A3
の出力信号SA3は“L"となるため、ビット部B4のゲートN
R3の第二の入力端に第3のビット出力信号SA3の“L"が
入力される。
の出力信号SA3は“L"となるため、ビット部B4のゲートN
R3の第二の入力端に第3のビット出力信号SA3の“L"が
入力される。
またゲートNR3の第一の入力端には第2のビット出力
信号SB2の“L"、第三の入力端にはトランスファー出力
信号STGの“L"が入力されるため、ゲートNR3の出力信号
SB4に“H"が出力される。
信号SB2の“L"、第三の入力端にはトランスファー出力
信号STGの“L"が入力されるため、ゲートNR3の出力信号
SB4に“H"が出力される。
以上のように、入力信号SINはクロック信号φの半周
期で従来の2倍の速度となって上位のビット部にシフト
されていく。
期で従来の2倍の速度となって上位のビット部にシフト
されていく。
さらに、1つ下位の出力が“L"になってから上位のビ
ットが出力を始めるために、隣合うビット部の出力が同
時に“H"と“L"の中間値になることはないので、二ビッ
トシフトレジスタ回路を更に複数段カスケード接続して
第5図のサンプルホールド回路に応用しても誤動作はな
く、かつビットシフト速度は2倍となる。
ットが出力を始めるために、隣合うビット部の出力が同
時に“H"と“L"の中間値になることはないので、二ビッ
トシフトレジスタ回路を更に複数段カスケード接続して
第5図のサンプルホールド回路に応用しても誤動作はな
く、かつビットシフト速度は2倍となる。
また、出力が二ビットで良い場合は、二ビットシフト
レジスタ回路2aが使用でき回路が簡単となる。
レジスタ回路2aが使用でき回路が簡単となる。
以上説明したように本発明は、従来の一つのシフトレ
ジスタ内の直列接続された2つのラッチ回路の出力にそ
れぞれNORゲートを追加して二つのビット出力を得るこ
とができシフト速度が2倍となる。
ジスタ内の直列接続された2つのラッチ回路の出力にそ
れぞれNORゲートを追加して二つのビット出力を得るこ
とができシフト速度が2倍となる。
さらに1つ下位の出力が“L"になってからその回路の
出力を始めるので、隣合う出力が同時に“H"でもなく
“L"でもない不安定な中間値になることがなく、サンプ
ルホールド回路などに用いた場合に入力信号波形が安定
にホールドされるという効果がある。
出力を始めるので、隣合う出力が同時に“H"でもなく
“L"でもない不安定な中間値になることがなく、サンプ
ルホールド回路などに用いた場合に入力信号波形が安定
にホールドされるという効果がある。
第1図は本発明の一実施例の回路図、第2図は第1図の
回路の動作を説明するための各部信号のタイミング図、
第3図は従来のシフトレジスタ回路の一例の回路図、第
4図は第3図の回路の動作を説明するための各部信号の
タイミング図、第5図は第3図の回路の問題点を説明す
るための従来のシフトレジスタ回路を使用したサンプル
ホールド回路の回路図である。 1……四ビットシフトレジスタ回路、2a,2b……二ビッ
トシフトレジスタ回路、A1,B2,A3,B4……第1〜第4の
ビット部、CINV……クロックド・インバータ、INV……
インバータ、L1〜L4……第1〜第4のラッチ部、NR2,NR
3……二入力及び三入力NOR回路、SA1,SB2,SA3,SB4……
第1〜第4のビット出力信号、SIN……入力信号、SH1〜
SH3……第1〜第3のカスケード出力信号、STG……トラ
ンスファー出力信号、T1〜T4……第1〜第4のビット出
力端子、TG……トランスファーゲート、φ,……クロ
ック信号。
回路の動作を説明するための各部信号のタイミング図、
第3図は従来のシフトレジスタ回路の一例の回路図、第
4図は第3図の回路の動作を説明するための各部信号の
タイミング図、第5図は第3図の回路の問題点を説明す
るための従来のシフトレジスタ回路を使用したサンプル
ホールド回路の回路図である。 1……四ビットシフトレジスタ回路、2a,2b……二ビッ
トシフトレジスタ回路、A1,B2,A3,B4……第1〜第4の
ビット部、CINV……クロックド・インバータ、INV……
インバータ、L1〜L4……第1〜第4のラッチ部、NR2,NR
3……二入力及び三入力NOR回路、SA1,SB2,SA3,SB4……
第1〜第4のビット出力信号、SIN……入力信号、SH1〜
SH3……第1〜第3のカスケード出力信号、STG……トラ
ンスファー出力信号、T1〜T4……第1〜第4のビット出
力端子、TG……トランスファーゲート、φ,……クロ
ック信号。
Claims (2)
- 【請求項1】(A)入力信号がトランスファーゲートの
一端に入力し、かつ他端がインバータとクロックド・イ
ンバータの逆並列回路の前記インバータの入力端に接続
して、ラッチ信号を第1のカスケード出力信号として出
力する第1のラッチ部と、一方の入力端が前記入力信号
を受けかつ他方の入力端が前記第1のカスケード出力信
号を入力して、それらのNOR出力信号を第1のビット出
力信号として出力する第1のビット出力端子を有する第
1のビット部、 (B)入力端が前記第1のカスケード出力信号を入力
し、前記第1のラッチ部と同一回路構成を有し、かつト
ランスファーゲート及びクロックド・インバータに供給
されるクロック信号が前記第1のラッチ部に対応して逆
相の関係にあって、第2のカスケード出力信号を出力す
る第2のラッチ部と、一方の入力端が前記第1のビット
出力信号を受けかつ他方の入力端がトランスファー出力
信号を入力して、それらのNOR出力信号を第2のビット
出力信号として出力する第2のビット出力端子を有する
第2のビット部、 を含むことを特徴とするシフトレジスタ回路。 - 【請求項2】(A)入力信号がトランスファーゲートの
一端に入力し、かつ他端がインバータとクロックド・イ
ンバータの逆並列回路の前記インバータの入力端に接続
して、ラッチ信号を第1のカスケード出力信号として出
力する第1のラッチ部と、一方の入力端が前記入力信号
を受けかつ他方の入力端が前記第1のカスケード出力信
号を入力して、それらのNOR出力信号を第1のビット出
力信号として出力する第1のビット出力端子を有する第
1のビット部、 (B)入力端が前記第1のカスケード出力信号を入力
し、前記第1のラッチ部と同一回路構成を有し、かつト
ランスファーゲート及びクロックド・インバータに供給
されるクロック信号が前記第1のラッチ部に対応して逆
相の関係にあって、第2のカスケード出力信号を出力す
る第2のラッチ部と、一方の入力端が前記第1のビット
出力信号を受けかつ他方の入力端がトランスファー出力
信号を入力して、それらのNOR出力信号を第2のビット
出力信号として出力する第2のビット出力端子を有する
第2のビット部、 (C)入力端が前記第2のカスケード出力信号を入力
し、前記第1のラッチ部と同一回路構成及びクロック信
号位相を有し、第3のカスケード出力信号を出力する第
3のラッチ部と、第1の入力端が2段前の前記第1のビ
ット出力信号を入力し第2の入力端が前段の前記第2の
ビット出力信号を入力しかつ第3の入力端が前記第3の
カスケード出力信号を入力して、それらのNOR信号を第
3のビット出力信号として出力する第3のビット出力端
子を有する第3のビット部、 を含むことを特徴とするシフトレジスタ回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1332022A JP2844770B2 (ja) | 1989-12-20 | 1989-12-20 | シフトレジスタ回路 |
US07/631,348 US5132993A (en) | 1989-12-20 | 1990-12-20 | Shift register circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1332022A JP2844770B2 (ja) | 1989-12-20 | 1989-12-20 | シフトレジスタ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03192600A JPH03192600A (ja) | 1991-08-22 |
JP2844770B2 true JP2844770B2 (ja) | 1999-01-06 |
Family
ID=18250266
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1332022A Expired - Fee Related JP2844770B2 (ja) | 1989-12-20 | 1989-12-20 | シフトレジスタ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2844770B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI246086B (en) * | 2004-07-23 | 2005-12-21 | Au Optronics Corp | Single clock driven shift register utilized in display driving circuit |
JP4956506B2 (ja) | 2008-08-08 | 2012-06-20 | 株式会社東芝 | シフトレジスタ |
-
1989
- 1989-12-20 JP JP1332022A patent/JP2844770B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH03192600A (ja) | 1991-08-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |