KR19990036456A - 집적 회로 장치 - Google Patents

Abstract

DLL 회로의 가변 지연 회로의 수를 적게 하여 회로 규모를 작게 한다.

공급되는 클록 CLK0과 소정의 위상 관계의 타이밍으로 동작하는 내부 회로(3)를 가지는 집적 회로 장치에 있어서, 상기 클록 CLK0을 소정 시간 지연시켜 내부 회로(3)에 타이밍 신호 N4를 생성하는 가변 지연 회로(2)와, 클록 CLK0의 주파수를 분주하여 제1 기준 클록 CLK1을 생성하는 분주 회로(4)와, 제1 기준 클록 CLK1을 타이밍 신호 N4의 타이밍에 동기시켜 제2 기준 클록 CLK2을 생성하는 타이밍 동기 회로(5)와, 제2 기준 클록을 소정 시간 지연시킨 가변 클록 N7과 제1 기준 클록 CLK1의 위상을 비교하여, 양 클록의 위상을 일치시키도록 가변 지연 회로(2)에 지연 제어 신호 N9를 부여하는 위상 비교·제어 회로(8, 9)를 가진다. 가변 지연 회로(2)를 DLL 회로와 겸용함으로써, 회로 규모의 축소를 가능하게 한다.

Description

집적 회로 장치

본 발명은 외부 클록에 대하여 소정의 위상 타이밍으로 동작하는 내부 회로에 타이밍 신호를 생성하는 DLL 회로의 개량에 관한 것으로서, 가변 지연 회로를 생략하여 회로의 규모를 작게 할 수 있는 DLL 회로를 지니는 집적 회로 장치에 관한 것이다.

근래의 메모리 장치는 100MHz를 넘는 동작 속도가 요구되고 있으며, 내부에 지연·로크·루프(DLL) 회로 등을 설치하여, 외부 클록과 데이터 출력 신호와의 위상을 맞추어, 내부 배선 등에 의한 지연 특성의 영향을 배제하며, 액세스 시간의 지연이나 불균형을 억제하고 있다. 메모리 장치를 제어하는 시스템 측은 메모리 장치에 클록을 공급하고, 클록에 동기하여 데이터나 어드레스를 부여하여, 클록에 동기하여 출력 데이터를 수신한다.

이러한 DLL 회로를 본 출원인은 평성8(1996)년 12월 19일자 일본 특허출원 평8-339988호에서 개시하였다. 도 1은 그 DLL 회로를 이용한 타이밍 신호의 생성 회로의 예를 나타내는 도면이다.

도 1에는 외부 클록 CLK을 입력하여 내부 클록 N1을 생성하는 입력 버퍼(1)와, 그 내부 클록 N1을 소정 시간 지연시켜 타이밍 신호 N4를 생성하는 가변 지연 회로(2)와, 내부 클록 N1를 1/N 분주하여 제1 기준 클록 N2을 생성하는 분주기(4)와, 제1 기준 클록 N2을 지연하는 가변 지연 회로(10)와, 더미 데이터 출력 버퍼(6)와 더미 입력 버퍼(7)를 경유한 가변 클록 N7과, 분주기(4)에 의해 분주된 제1 기준 클록 N2과의 위상을 비교하는 위상 비교기(8)와, 위상 비교기(8)의 검출 신호 N8에 응답하여 상기 가변 지연 회로(2, 10)의 지연 시간을 제어하는 지연 제어 신호 N9를 생성하는 지연 제어 회로(9)가 나타내어진다. 내부 회로인 데이터 출력 버퍼(3)는 메모리로부터의 독출 데이터 DATA를 타이밍 신호 N4에 응답하여 데이터출력 DQ를 출력한다.

가변 지연 회로(10)와, 더미 회로(6, 7)와, 위상 비교기(8) 및 지연 제어 회로(9)에 의해 DLL 회로가 구성된다. 그리고, 위상 비교기(8)와 지연 제어 회로(9)에 의해, 제1 기준 클록 N2과 가변 클록 N7과의 위상이 일치하도록, 가변 지연 회로(10)의 지연량이 제어된다. 그 결과, 외부 클록 CLK과 더미 데이터 출력 버퍼(6)의 출력 N6과의 위상이 일치한다. 그리고, 가변 지연 회로(2)의 지연량도 같은 지연 제어 신호 N9에 의해 제어됨으로써, 타이밍 신호 N4에 응답하여 출력되는 데이터출력 DQ도 외부 클록 CLK의 위상에 동기한다.

도 1에 나타내어진 분주기(4)는 클록 CLK의 주파수가 높아짐에 따라, 위상 비교기(8)에서의 위상 비교 동작이 곤란하게 되는 동시에 소비 전력이 높아짐에 대응하여 설치된 것으로, 클록 CLK의 주파수를 떨어뜨려 낮은 주파수의 기준 클록 N2을 생성한다.

그러나, 메모리 장치 등에 있어서, 데이터출력 DQ은 복수 설치되고, 그에 따라, 도 1에 나타낸 회로를 복수조 설치할 필요가 있다. 입력 버퍼(1)와 1/N 분주기(4)를 공통화하는 것은 가능하지만, 대규모 회로 구성의 가변 지연 회로를 각각의 조에서 2개씩 설치할 필요가 있고, 도 1에 나타낸 회로는 메모리 장치의 고집적도라는 요구에 반한다.

그래서, 본 발명의 목적은 DLL 회로를 이용한 타이밍 신호의 생성 회로를 보다 간략화한 집적 회로 장치를 제공하는 데에 있다.

또한, 본 발명의 다른 목적은 DLL 회로를 이용한 타이밍 신호의 생성 회로에 있어서 가변 지연 회로를 생략하여 간략화한 집적 회로 장치를 제공하는 데에 있다.

상기한 목적을 달성하기 위하여, 본 발명은 DLL 회로내의 가변 지연 회로를 생략하고, 대신에 또 하나의 가변 지연 회로로부터 생성되는 타이밍 신호의 타이밍에 분주기가 생성하는 제1 기준 클록의 위상을 맞추도록 시프트하여, 제2 기준 클록을 생성하는 타이밍 동기 회로를 설치한다. 그리고, 분주된 제1 기준 클록과, 제2 기준 클록을 지연시킨 가변 클록을 위상 비교기로 비교하여, 양 클록의 위상이 일치하도록 가변 지연 회로의 지연량을 제어한다. 그 결과, 가변 지연 회로를 1개로 생략할 수 있고, 더욱이 분주된 클록을 이용한 DLL 회로를 구성할 수 있다.

상기한 목적을 달성하기 위하여, 본 발명은 공급되는 클록과 소정의 위상 관계의 타이밍으로 동작하는 내부 회로를 가지는 집적 회로 장치에 있어서,

상기 클록을 소정 시간 지연시켜 상기 내부 회로에 타이밍 신호를 생성하는 가변 지연 회로와,

상기 클록의 주파수를 분주하여 제1 기준 클록을 생성하는 분주 회로와,

상기 제1 클록을 상기 타이밍 신호의 타이밍에 동기시켜 제2 기준 클록을 생성하는 타이밍 동기 회로와,

상기 제2 기준 클록을 소정 시간 지연시킨 가변 클록과 상기 제1 기준 클록의 위상을 비교하여, 당해 양 클록의 위상을 일치시키도록 상기 가변 지연 회로에 지연 제어 신호를 부여하는 위상 비교·제어 회로를 가지는 것을 특징으로 한다.

상기한 구성에 의하면, 가변 지연 회로를 상기 선출원의 회로 구성에서 생략할 수 있어, 고집적화의 요구에 응할 수 있다.

또한, 상기 발명에 있어서, 상기 제1 기준 클록은 상기 클록의 1 주기분의 펄스폭을 가지고, 상기 제2 기준 클록은 상기 제1 기준 클록의 반전 레벨을 가지며, 상기 위상 비교·제어 회로는 상기 제1 기준 클록의 상승 또는 하강 구간과 상기 가변 클록의 상승 또는 하강 구간과의 위상을 일치시키도록 상기 가변 지연 회로의 지연량을 제어하는 것을 특징으로 한다.

상기 발명에 의하면, 공급되는 외부 클록의 1 주기 후의 타이밍에 내부 회로의 동작의 타이밍을 동기시킬 수 있다.

더욱이, 상기 발명에 있어서, 상기 분주 회로가 공통으로 설치되고, 상기 가변 지연 회로와, 타이밍 동기 회로와, 위상 비교·제어 회로가 복수조 설치되어 있는 것을 특징으로 한다. 따라서, 복수의 데이터 출력 단자가 설치되는 경우에 대응하여, DLL 회로를 복수조 설치하더라도, 고집적화의 폐해가 되지는 않는다.

도 1은 DLL 회로를 이용한 타이밍 신호의 생성 회로에 대한 실시예를 나타내는 도면.

도 2는 본 발명의 제1 실시예를 나타내는 도면.

도 3은 제1 실시예의 동작을 나타내는 타이밍 차트.

도 4는 가변 지연 회로의 일례를 나타내는 회로도.

도 5는 지연 제어 회로를 나타내는 도면.

도 6은 위상 비교기의 회로도.

도 7은 도 6의 동작을 나타내는 타이밍 차트.

도 8은 제2 실시예에 대한 회로도.

도 9는 도 8의 동작 타이밍 차트.

도 10은 1/2위상 시프트 회로(40)의 회로도.

도 11은 제3 실시예를 나타내는 도면.

도 12는 도 11의 동작 타이밍 차트.

<도면의 주요 부분에 대한 부호의 설명>

1 : 입력 버퍼

2 : 가변 지연 회로

3 : 데이터 출력 버퍼, 내부 회로

4 : 분주기

5 : 타이밍 동기 회로

6, 7 : 더미 회로

8 : 위상 비교기

9 : 지연 제어 회로

N1, CLK0 : 클록

N2, CLK1 : 제1 기준 클록

N3, N5 : 기준 클록

N7 : 가변 클록

N8 : 위상 비교 검출 신호

N9 : 지연 제어 신호

이하, 본 발명의 실시형태의 예에 대해서 도면에 따라 설명한다. 그러나, 이러한 실시형태의 예가 본 발명의 기술적 범위를 한정하는 것은 아니다.

도 2는 본 발명의 제1 실시형태의 예를 나타내는 도면이다. 도 2에는 도 1에 대응하는 부분에 같은 인용 번호가 주어진다. 도 2에는 도 1에 있어서의 가변 지연 회로(10)가 생략되고, 대신에 타이밍 동기 회로(5)가 설치된다.

외부 클록 CLK은 입력 버퍼(1)에 공급되고, 입력 버퍼(1)는 외부 클록을 검출하여 내부 클록 N1을 생성한다. 내부 클록 N1은 가변 지연 회로(2)에 의해 소정 시간 지연되어, 타이밍 신호 N4가 생성된다. 데이터 출력 버퍼(3)는 이 타이밍 신호 N4에 응답하여, 메모리 등으로부터의 데이터 DATA를 데이터 출력 DQ으로서 출력한다.

내부 클록 N1은 1/N 분주기(4)에 의해 그 주파수가 1/N로 분주되어 제1 기준 클록 N2이 생성된다. 이 제1 기준 클록 N2는 위상 비교기(8)에 공급된다. 또한, 타이밍 동기 회로(5)는 제1 기준 클록 N2를 타이밍 신호 N4의 타이밍에 동기시켜 제2 기준 클록 N5을 생성한다. 본 발명에 따른 실시예는 가변 지연 회로(2)를 DLL 회로내의 지연 회로와 겸용하여, 그 지연한 타이밍에 분주된 제1 기준 클록을 합치어, 제2 기준 클록 N5을 더미 회로(6, 7)에 공급한다. 그 결과, 더미 입력 버퍼(7)의 출력의 가변 클록 N7은 분주된 클록이며, 가변 지연 회로(2)의 지연량과 더미 회로(6, 7)의 지연량을 가진 클록이 된다.

도 3은 도 2의 제1 실시형태의 예의 동작을 나타내는 타이밍 차트도이다. 상기한 바와 같이, 외부 클록 CLK은 입력 버퍼(1)에 의해 일정한 지연을 가지는 내부 클록 N1(CLK0)을 생성한다. 또한, 도 3의 예에서는 분주기(4)는 내부 클록 N1(CLK0)을 1/2로 분주하여 제1 기준 클록 N2을 생성한다. 제1 기준 클록 N2과 내부 클록 N1은 위상은 대체로 일치하고 있다.

그래서, 가변 지연 회로(2)는 내부 클록 N1을 소정의 지연량 지연시켜 타이밍 신호 N4를 생성한다. 도면중, 내부 클록 N1의 상승 구간 B0는 타이밍 신호 N4의 상승 구간 Bl로 지연한다. 그리고, 타이밍 동기 회로(5)는 분주된 제1 기준 클록 N2(CLKl)를 타이밍 신호 N4의 타이밍에 일치시킨 제2 기준 클록 N5(CLK2)를 생성한다. 이 타이밍 동기 회로(5)는 예컨대, 후술하는 바와 같이, 제1 기준 클록 N2(CLKl)를 D 입력 단자에 입력하고, 타이밍 신호 N4를 클록 단자에 입력하고, 제2 기준 클록 N5을 출력 단자에 생성하는 D형 플립플롭에 의해 구성된다. 그 결과, 도 3에 나타내는 바와 같이, 제2 기준 클록 N5은 분주된 제1 기준 클록 N2을 가변 지연 회로(2)의 지연량만큼 지연시킨 클록이 된다.

이러한 제2 기준 클록이 더미 데이터 출력 버퍼(6)와 더미 입력 버퍼(7)를 경유하여, 가변 클록 N7으로서 위상 비교기(8)에 공급된다. 도 3의 예에서는 가변 클록 N7은 제2 기준 클록이 더미 회로(6, 7)의 지연량만큼 지연하여 반전된 클록이다. 따라서, 가변 클록 N7에 있어서의 내부 클록 N1의 상승 구간 B0에 대응하는 구간 B2는 하강 구간으로 되고 있다.

상기 가변 클록이 반전 클록인 것은 본질적인 것은 아니다. 단, 반전 클록을 사용함으로써, 내부 클록 N1의 상승 구간 B0로부터 1 주기 후의 상승 구간 Al에 동기하는 제1 기준 클록의 하강 구간 A2와, 상승 구간 A1에 대응하는 가변 클록 N7의 하강 구간 B2와의 위상을 일치시키도록 제어할 수 있다. 반전 클록이 아닌 경우는 위상 비교기(8)에 있어서, 제1 기준 클록 N2의 하강 구간 A2의 위상과, 가변 클록의 B2의 위상을 비교하면 된다. 제1 기준 클록 N2와 가변 클록 N7의 상승 구간 간의 위상을 비교하여도 좋다.

또한, 도 3의 예에서는 분주기(4)가 1/2 분주이기 때문에, 하강 구간 A2를 내부 클록의 1 주기 지연된 위상에 맞출 수 있다.

이상과 같이, 제1 실시예에서는 가변 지연 회로를 1개로 줄일 수 있고, 대신에 설치한 타이밍 동기 회로의 회로 규모는 훨씬 적어지기 때문에, 특히 복수조의 DLL 회로를 설치하는 경우에, 높은 집적도라는 요구에 응할 수 있다. 즉, 도 2중의 회로(20) 부분은 공통으로 설치되고, 회로(30) 부분은 데이터출력 DQ마다 설치되지만, 회로(30) 부분은 간략화된다.

이어서, 도 2의 회로를 구성하는 가변 지연 회로(2), 지연 제어 회로(9) 및 위상 비교기(8)의 구체적 회로예를 나타낸다.

도 4는 가변 지연 회로의 일례를 나타내는 회로도이다. 지연 제어 신호 p1∼p(n)(도 2중에서는 N9)에 의해 그 지연 시간이 선택된다. 이 가변 지연 회로는 입력 단자 IN에 인가되는 클록을 소정 시간 지연시켜 출력 단자 OUT로 출력한다. 이 예에서는 n단의 지연 회로가 되어, 1단째는 NAND(7ll, 712) 및 인버터(713)로 구성되고, 2단째는 NAND(721, 722) 및 인버터(723)로 구성되며, 이하 같은 식으로, n단째는 NAND(761, 762 및 763)로 구성된다.

지연 제어 신호 p1∼p(n)(N9)는 어느 하나가 H레벨로 되고, 그 밖에는 모두 L레벨이 된다. 그리고, H레벨이 된 지연 제어 신호 p에 의해 대응하는 NAND(711, 721, …, 761)가 1개만 열려, 입력 IN에 인가되는 클록을 통과시킨다. 다른 L레벨의 지연 제어 신호 p에 의해, 대응하는 다른 NAND(711, 721, …, 761)는 모두 닫힌다. 도시하는 바와 같이, 지연 제어 신호 p1이 H레벨일 때는 NAND(711)가 열려, 입력 단자 IN에서부터 인버터(701), NAND(711, 712) 및 인버터(713)를 경유하여 출력 단자 OUT까지의 지연 경로가 형성된다. 따라서, 게이트 4단의 지연을 갖는다.

지연 제어 신호 p2가 H레벨일 때는 NAND(721)가 열린다. 게이트(762)의 입력은 모두 H레벨이기 때문에, 인버터(763)의 출력은 H레벨이 되고, 같은 식으로 인버터(753, 743, …)의 출력도 H레벨이다. 따라서, NAND(722)도 개방 상태가 된다. 그 결과, 입력 단자 IN에서부터 인버터(701), 게이트(721∼723, 712, 713)를 경유하여 출력 단자 OUT까지의 지연 경로가 형성된다. 따라서, 게이트 6단의 지연을 갖는다.

이하, 도 4중에 나타낸 바와 같이, H레벨의 지연 제어 신호 p가 왼쪽으로 이동할 때마다, 지연 경로의 게이트수가 2게이트씩 증가한다. 이것이 가변 지연 회로의 지터의 원인이 된다. 지연 제어 신호 p(n)가 H레벨일 때는 2+2n단의 게이트수의 지연 경로로 된다.

도 5는 지연 제어 회로(9)의 도면이다. 도 5에는 지연 제어 회로의 일부분이 나타내어지고, 설명의 형편상, 가변 지연 회로의 지연 제어 신호 p1∼p6(N9)가 나타내어져 있다고 하자. 이 지연 제어 회로에는 위상 비교기로부터의 위상 비교 결과인 검출 신호 A∼D(도 2중에서는 N8)이 부여되고, 신호 A, B에 의해 H레벨의 지연 제어 신호 p가 우측으로 시프트되고, 검출 신호 C, D에 의해 H레벨의 지연 제어 신호 p가 좌측으로 시프트된다.

지연 제어 회로의 각 단은 예컨대 1단째에서는 NAND 게이트(612)와 인버터(613)로 이루어지는 래치 회로를 각각 가진다. 또한, 검출 신호 A∼D에 의해 래치 회로(612, 613)의 상태를 강제적으로 반전시키는 트랜지스터(614, 615)를 가진다. 트랜지스터(616, 617)는 반전 대상밖인 경우에 트랜지스터(614, 615)에 의해서는 래치 회로가 반전되지 않도록 하기 위해 설치된다. 2단째∼6단째의 회로도 같은 식의 구성이다. 이들 트랜지스터는 모두 N채널형이다.

지금 가령, 4단째의 출력 p4이 H레벨의 상태라고 하자. 다른 출력은 모두 L레벨의 상태에 있다. 각 단의 래치 회로의 상태는 도 5에 H, L로 나타내어지는 대로이다. 즉, 1단째에서부터 3단째까지는 래치 회로는 NAND출력이 H레벨이고 인버터출력이 L레벨인데 대하여, 4단째에서부터 6단째에서는 래치 회로는 NAND출력이 L레벨이고 인버터출력이 H레벨이다. 따라서, 그랜드에 접속되어 있는 트랜지스터는 617, 627, 637, 647, 646, 656, 666이 각각 도통상태에 있다. 즉, 래치상태의 경계의 양측에 있는 4단째의 회로의 트랜지스터(647)와 3단째의 트랜지스터(636)가 도통상태에 있고, 검출 신호 B 또는 C에 의해 그 래치상태가 반전 가능한 상태로 되어 있다.

그래서, 가령, 검출 신호 C에 H레벨이 부여되면, 트랜지스터(645)가 도통하여, 인버터(643)의 출력이 강제적으로 H레벨에서 L레벨로 구동된다. 그 때문에, NAND게이트(642)의 출력도 L레벨에서 H레벨로 전환되어, 그 상태가 래치된다. NAND게이트(642)의 출력이 H레벨로 됨으로써, NOR게이트(641)의 출력 p4은 L레벨이 되고, 대신에 인버터(643)의 출력의 L레벨로의 변화에 의해 NOR게이트(651)의 출력 p5이 H레벨로 전환된다. 그 결과, H레벨의 지연 제어 신호는 p4에서 p5로 시프트된다. 도 4에서 설명한 바와 같이, H레벨의 지연 제어 신호 p가 좌측으로 시프트함으로써, 가변 지연 회로의 지연 경로가 길어져 지연 시간은 길어지도록 제어된다.

한편, 가령, 검출 신호 B에 H레벨이 부여되면, 상기와 같은 식의 동작에 의해 3단째의 래치 회로의 NAND게이트(632)의 출력이 L레벨로 강제적으로 전환되고, 인버터(633)의 출력은 H레벨로 전환된다. 그 결과, 출력 p3이 H레벨로 된다. 이로써, 가변 지연 회로의 지연 경로가 짧아져 지연 시간은 짧아지도록 제어된다.

또한, 출력 p5 또는 p3가 H레벨이 되면, 이번에는 검출 신호 A 또는 D에 의해 H레벨의 출력이 각각 우측 또는 좌측으로 시프트 제어된다. 즉, 검출 신호 A, B는 H레벨의 출력을 우측으로 시프트 제어하고, 검출 신호 C, D는 H레벨의 출력을 좌측으로 시프트 제어한다. 또, 검출 신호 A, D는 홀수번째의 출력 p1, p3, p5이 H레벨의 상태일 때에 시프트 제어하고, 검출 신호 B, C는 짝수번째의 출력 p2, p4, p6이 H레벨일 때에 시프트 제어한다.

더욱이, 이 지연 제어 회로(9)는 동작 개시시에 리셋 신호 Reset에 의해 지연 제어 신호 p1가 H레벨로 되고, 가변 지연 회로(2)의 지연량을 가장 적은 상태로 한다. 따라서, DLL 회로에 있어서의 피드백 루프의 지연량은 가장 적은 양에서부터 동작이 개시되어, 1 주기 후의 타이밍 Al, A2에 타이밍 B2이 일치하도록 제어된다.

도 6은 위상 비교기(8)의 회로도이다. 이 위상 비교기에는 가변 클록 Vari CLK과 기준 클록 Ref CLK의 클록 위상의 관계를 검출하는 위상 검출부(51)를 가진다. 이 위상 검출부(51)는 NAND게이트(501, 502 및 503,504)로 이루어지는 래치 회로를 2개 가지며, 기준 클록 Ref CLK에 대하여 가변 클록 Vari CLK의 위상이, (1) 일정 시간 이상 진행되고 있는 경우, (2) 일정 시간내 정도의 위상차의 관계에 있는경우, 및 (3) 일정 시간 이상 지연되고 있는 경우를 검출한다. 검출출력 nl∼n4의 조합에 의해 상기 3개의 상태가 검출된다.

샘플링 펄스 발생부(52)는 NAND게이트(505), 지연 회로(506), NOR게이트(507)로 이루어지고, 2개의 클록 Ref CLK과 Vari CLK이 함께 H레벨로 될 때에 샘플링신호를 노드 n9로 출력한다. 샘플링 래치 회로부(53)는 샘플링신호 N9에 의해, 검출출력 nl∼n4을 샘플링게이트(508∼511)에 의해 샘플링하여, NAND(512, 513 및 514, 515)로 이루어지는 래치 회로로 래치한다. 따라서, 샘플링시의 검출출력 n1∼n4이 노드 n5∼n8에 각각 래치된다.

½ 분주 회로(54)는 JK 플립플롭 구성으로, 양 클록 Vari CLK, Ref CLK이 함께 H레벨이 될 때를 NAND게이트(520)로 검출하여, 그 검출펄스 nl0를 ½ 분주하여, 역상의 펄스신호 n11와 n12를 생성한다. 디코드부(55)는 샘플링 래치된 노드 n5∼n8의 신호를 디코드하여, 가변 클록 Vari CLK이 기준 클록 Ref CLK보다 진행되고 있을 때는 다이오드(536)의 출력을 H레벨로 하고, 양 클록의 위상이 일치하고 있을 때는 다이오드(536, 540)의 출력을 함께 L레벨로 하며, 또한 가변 클록 Vari CLK이 기준 클록 Ref CLK보다 지연되고 있을 때는 다이오드(540)의 출력을 H레벨로 한다. 출력회로부(56)는 디코드부(55)의 출력에 따라서, 역상 펄스신호 nl1와 n12에 응답하여, 검출 신호 A∼D를 출력한다. 검출 신호 A∼D는 이미 설명한 바와 같이 지연 제어 회로의 상태를 제어한다.

도 7은 도 6의 동작을 나타내는 타이밍 차트도이다. 이 도면에서는 가변 클록 Vari CLK이 기준 클록 Ref CLK보다 진행하고 있는 상태, 양 클록의 위상이 일치하고 있는 상태, 그리고 가변 클록 Vari CLK이 기준 클록 Ref CLK보다 지연되는 상태를 순서대로 나타내고 있다. 즉, 샘플링 펄스 n9가 Sl, S2일 때는 가변 클록 Vari CLK이 진행하고 있기 때문에, 그것이 검출되어, 펄스 n12에 응답하여 검출 신호 C가 H레벨로 출력되며, 또한 펄스 nl1에 응답하여 검출 신호 D가 H레벨로 출력된다. 샘플링 펄스가 S3일 때는 위상이 일치하여 검출 신호 A∼D는 모두 L레벨이 된다. 더욱이, 샘플링 펄스 S4, S5, S6일 때는 가변 클록 Vari CLK이 지연되고 있기 때문에, 그것이 검출되어, 펄스 n11에 응답하여 검출 신호 B가 혹은 펄스 nl2에 응답하여 검출 신호 A가 각각 H레벨이 된다.

상기한 동작을 이하에 순서대로 설명한다.

샘플링 펄스 S1

이 기간에서는 가변 클록 Vari CLK이 진행하고 있기 때문에, 양 클록 Vari CLK, Ref CLK이 함께 L레벨의 상태에서, 가변 클록 Vari CLK이 먼저 H레벨이 되고, 노드 n2가 L레벨에서 래치되고, 노드 n1가 H레벨에서 래치된다. NAND 및 인버터(500)는 가변 클록 Vari CLK을 일정 시간 늦추는 지연 회로이고, NAND(503, 504)에서도 같은 식으로 노드 n3=H레벨, 노드 n4=H레벨이 래치된다. 그래서, 샘플링 발생부(52)에 의해, 양 클록 Vari CLK, Ref CLK이 함께 H레벨이 되는 타이밍에서, 지연 회로(506)의 지연 시간만큼의 폭을 가지는 샘플링 펄스 n9가 생성되고, 위상 비교부(51)에서의 래치상태가 샘플링되어, 래치부(53)에서 그 래치상태가 래치된다. 즉, 노드 n1∼n4의 상태가 노드 n5∼n8로 전송된다.

그리고, 양 클록 Vari CLK, Ref CLK이 함께 H레벨이 되는 타이밍에서 펄스 nl0가 생성된다. 분주 회로부(54)는 NAND(524, 525)의 래치 회로와 NAND(528, 529)의 래치 회로가 게이트(526, 527) 및 게이트(530, 531)에서 결합되고, 그들 게이트는 펄스 n10의 반전, 비반전 펄스에서 열린다. 따라서, 펄스 n10가 ½로 분주된다.

디코더부(55)에서는 노드 n5∼n8의 H, L, H, L 레벨의 상태에 의해, 인버터(536)의 출력이 H레벨로, 인버터(540)의 출력이 L레벨로 된다. 따라서, 펄스 n12에 응답하여, 인버터(536)의 H레벨이 NAND(543), 인버터(544)를 통해, 검출 신호 C를 H레벨로 한다. 검출 신호 C의 H레벨에 의해, 시프트 레지스터의 H레벨의 출력은 좌측으로 시프트하여, 가변 지연 회로의 지연 경로가 길어진다. 그 결과, 가변 클록 VariCLK은 지연되는 방향으로 제어된다.

샘플링 펄스 S2

상기한 바와 같이, 가변 클록 Vari CLK이 진행하고 있는 것이, 위상 비교부(51)에서 검출되고, 펄스 n11에 응답하여 검출 신호 D가 H레벨로 된다. 따라서, 같은 식으로 지연 제어 회로의 지연 제어 신호인 H레벨 출력은 좌측으로 이동하여, 가변 지연 회로의 지연 경로는 보다 길어진다.

샘플링 펄스 S3

샘플링 펄스 S3가 출력되는 타이밍에서는 양 클록 Vari CLK과 Ref CLK은 대부분 위상이 일치한다. 지연 회로(505)에서의 지연 시간 이내의 위상어긋남을 갖는 경우는 가변 클록 Vari CLK이 약간 진행하고 있을 때는

n1=H, n2=L, n3=L, n4=H

n5=H, n6=L, n7=L, n8=H

이 된다. 이 상태가 도 7에 나타내어져 있다. 또한, 지연 회로(505)에서의 지연 시간 이내의 위상어긋남을 갖는 경우로, 가변 클록 Vari CLK이 약간 지연되고 있을 때는

n1=L, n2=H, n3=H, n4=L

n5=L, n6=H, n7=H, n8=L

이 된다.

어느 경우라도, 디코더부(55)에 의해 디코드되어, 양 인버터(536, 540)의 출력이 함께 L레벨로 되고, 검출출력 A∼D는 전부 L레벨이 된다. 그 결과, 지연 제어 회로의 상태는 변화하지 않고, 가변 지연 회로의 지연 시간이 변화하지 않는다.

샘플링 펄스 S4, S5, S6

이 경우는 가변 클록 Vari CLK이 지연되고 있다. 따라서, 위상 비교부(51)의 래치상태는

n1=L, n2=H, n3=L, n4=H

이 되고, 그 결과, 샘플링된 래치부(53)에서도

n5=L, n6=H, n7=L, n8=H

로 된다. 이 상태가 디코더부(55)에서 디코드되고, 인버터(536)는 L레벨 출력, 인버터(540)는 H레벨 출력이 된다. 따라서, 펄스 n11와 n12에 응답하여, 검출 신호 B와 A가 각각 H레벨이 된다. 그 결과, 지연 제어 회로의 지연 제어 신호 p가 우측방향으로 시프트하여, 가변 지연 회로의 지연 경로를 짧게 하여 지연 시간을 짧게 한다. 그 때문에, 가변 클록 Vari CLK이 진행하는 방향으로 제어된다.

제2 실시예

도 8은 제2 실시예를 나타내는 회로도이다. 또한, 도 9는 도 8의 동작 타이밍 차트도이다. 제2 실시예도, 제1 실시예와 같이, DLL 회로내의 가변 지연 회로를 생략하고, 타이밍 신호 N4를 생성하는 가변 지연 회로(2)의 지연량을 이용하여 피드백루프의 분주클록을 생성한다.

제2 실시예에서는 1/N 분주기(4)는 펄스폭이 내부 클록 N1의 1 주기분이고, 1/2 분주보다도 높은 분주비로 내부 클록 N2을 분주한다. 이로써, 위상 비교기(8)는 여유를 가지고 위상 비교 동작을 할 수 있다. 따라서, 도 9에 나타내는 바와 같이 내부 클록 N1의 상승 구간 B0에서 상승하고, 그 다음의 상승 구간 Al에서 하강하는 분주된 제1 기준 클록 N2이 생성된다. 따라서, 이 하강 구간 A2의 위상이 위상 비교기(8)에 있어서 이용된다.

그리고, 1/2위상 시프트 회로(40)는 제1 기준 클록 N2(CLK1)의 위상을 180도 시프트하여 제2 기준 클록 N3(CLK2)을 생성한다. 이 제2 기준 클록 N3은 도 9에 나타내는 바와 같이, 제1 기준 클록 N2의 하강 구간 A2의 양측에서 H레벨로 된다.

이 제2 기준 클록 N3이 타이밍 동기 회로(5)에 공급된다. 제2 실시예에서, 이 타이밍 동기 회로(5)는 D 플립플롭 회로로 구성된다. 즉, 제2 기준 클록이 D 입력 단자에 공급되고, 타이밍 신호 N4가 클록 단자에 공급된다. 그리고, 제2 기준 클록을 타이밍 신호 N4의 타이밍에 맞춘 제3 기준 클록 N5(CLK3)가 생성된다. D형 플립플롭의 동작에 의하면, 타이밍 신호 N4의 상승 구간에서의 D 입력 단자의 공급되는 제2 기준 클록 N3의 레벨의 반전 신호가 반전 출력 /Q으로 출력된다. 따라서, 제3 기준 클록 N5은 도 9에 나타내는 바와 같다.

그리고, 제3 기준 클록 N5은 더미 데이터 출력 버퍼(6)와 더미 입력 버퍼(7)를 경유하여 소정의 지연을 갖는 가변 클록 N7이 위상 비교기(8)에 공급된다. 제1 실시예와 마찬가지로, 위상 비교기(8)와 위상 제어 회로(9)에 의해, 제1 기준 클록 N2의 하강 구간 A2와 가변 클록 N7의 하강 구간 B2의 위상이 일치하도록, 가변 지연 회로(2)의 지연량을 제어하는 지연 제어 신호 N9가 생성된다.

도 9에 점선으로 나타내는 바와 같이, 가령 구간 B0에 대응하는 타이밍 신호 N4의 구간이 B3에 있다고 하면, 그에 따라서 제3 기준 클록 N5도 점선과 같이 생성되고, 가변 클록 N7의 하강 구간 B4는 구간 A2에 일치하도록, 가변 지연 회로(2)의 지연량이 적어지도록 제어된다. 단, 통상적으로 가변 클록 N7의 하강 구간 B2는 도 9중 좌측에서 우측으로 이동하는 과정에서, DLL 회로가 로크 상태로 되고, 구간 B2는 구간 A2에 일치한다.

제2 실시예에 있어서, 1/2위상 시프트 회로(40)는 제1 기준 클록 N2의 하강 구간 A2의 전후에서 소정의 펄스폭을 갖는 제2 기준 클록 N3을 생성한다. 상기한 바와 같이, DLL 회로 동작이 개시될 때에, 지연 제어 회로(9)는 리셋되어 가변 지연 회로(2)의 지연량을 최소로 세트한다. 따라서, 그 후의 위상 비교 동작의 결과, 내부 클록의 상승 구간 B0에 대응하는 구간 B2와, 구간 B0로부터 1 클록 주기 후의 상승 구간 A1에 대응하는 제1 기준 클록의 구간 A2의 위상이 일치할 때에, DLL 회로는 로크 상태가 된다. 그래서, 제2 실시예에서는 제2 기준 클록 N3과 타이밍 신호 N4로부터, 제1 기준 클록 N2의 구간 A2에 맞추어야 할 하강 구간 Bl을 갖는 제3 기준 클록 N5을 생성한다.

따라서, 1/2 시프트 회로(40)는 시프트량을 그만큼 엄밀하게 할 필요는 없다. 또, 제2 기준 클록 N3의 펄스폭은 구간 A2의 양측에 어느 정도 확보되면, DLL 회로 동작에 지장은 없다.

제2 실시예에서는 타이밍 동기 회로 5는 D형 플립플롭 회로로 구성된다. D형 플립플롭 회로를 이용함으로써, 타이밍 신호 N4에 위상이 동기한 기한 반전 클록 N5을 용이하게 생성할 수 있다. 더욱이, D형 플립플롭은 가변 지연 회로(2)의 회로보다도 간단한 회로이다. 따라서, 도면중 회로 부분(30)을 복수의 데이터출력분 설치하더라도, 회로 규모의 확대는 그다지 없다.

도 10은 1/2위상 시프트 회로(40)의 회로도이다. 위상 비교기(14), 지연 제어 회로(15), 가변 지연 회로(11, 12)는 도 6, 도 5, 도 4에서 설명한 회로와 같다. 이 1/2위상 시프트 회로(40)의 예는 제1 기준 클록N2(CLK1)를 2개의 가변 지연 회로(11, 12)로 지연시켜 피드백되는 가변 클록 N12와 제1 기준 클록 N2(CLKl)와의 위상을 일치시키도록 제어하는 DLL 회로로 구성된다. 즉, 도 2의 경우의 DLL 회로와 같이, 위상 비교기(14)가 제1 기준 클록 N2(CLKl)와 가변 클록 N12과의 위상을 비교하여, 검사 신호 N14를 지연 제어 회로(15)에 부여하여, 지연 제어 신호 N15에 의해, 2개의 가변 지연 회로(11, 12)의 지연량이, 양 클록의 위상이 일치하도록 제어된다.

또한, 지연 제어 회로(11, 12)는 같은 지연량이고, 도 5에서 설명한 바와 같이, 리셋 신호에 의해 지연량이 최소로 되고 나서 DLL 동작이 개시된다. 따라서, 가변 지연 회로(11)의 출력인 1/2 시프트 클록 N3(CLK2)은 반드시 제1 기준 클록 N2(CLK1)에서부터 180도 위상 시프트한 클록으로 된다.

제3 실시예

도 11은 제3 실시예를 나타내는 도면이다. 또한, 도 12는 도 11의 동작 타이밍 차트도이다. 제3 실시예가 도 8에 나타낸 제2 실시예와 다른 곳은 1/2위상 시프트 회로(40)가 D형 플립플롭 회로로 구성되어 있는 데에 있다. 그리고, D형 플립플롭(40)의 D 입력 단자에는 제1 기준 클록 CLK1이 공급되고, 클록 입력 단자 CLK에는 내부 클록 N1의 반전 클록 /CLK0이 공급된다. 그리고, 비반전 출력 단자 Q로부터 제2 기준 클록 N3이 생성된다. 그 이외에는 제2 실시예와 같은 구성이다.

도 12에 나타내는 바와 같이, 내부 클록 N1(CLK0)의 반전 클록 /CLK0은 내부 클록 Nl(CLK0)에 대하여 180도 위상이 지연된 클록이다. 따라서, D형 플립플롭(40)이 그 180도 위상이 지연된 반전 클록 /CLK0의 타이밍에 제1 기준 클록 N2 (CLK1)의 위상을 맞춤으로써, 제1 기준 클록 N2(CLKl)를 180도 위상 시프트시킨 제2 기준 클록 N3(CLK2)을 출력 Q에 생성할 수 있다.

그 이외의 동작은 제2 실시예와 같다. 제3 실시예에서는 1/2위상 시프트 회로를 D형 플립플롭(40)으로 구성하였기 때문에, 제2 실시예의 도 10에 나타내어진 DLL 회로를 이용한 경우보다도 적은 회로 구성으로 실현할 수 있다.

이상 설명한 바와 같이, 본 발명에 의하면, DLL 회로를 이용한 타이밍 신호를 생성하는 회로에 있어서, 가변 지연 회로로 바꾸어 타이밍 동기 회로를 설치하였기 때문에, 회로 규모가 큰 가변 지연 회로의 수를 줄일 수 있어서, 전체의 회로 규모를 작게 할 수 있다.

Claims (7)

1. 공급되는 클록과 소정의 위상 관계의 타이밍으로 동작하는 내부 회로를 가지는 집적 회로 장치에 있어서,

   상기 클록을 소정 시간 지연시켜 상기 내부 회로에 타이밍 신호를 생성하는 가변 지연 회로와,

   상기 클록의 주파수를 분주하여 제1 기준 클록을 생성하는 분주 회로와,

   상기 제1 기준 클록을 상기 타이밍 신호의 타이밍에 동기시켜 제2 기준 클록을 생성하는 타이밍 동기 회로와,

   상기 제2 기준 클록을 소정 시간 지연시킨 가변 클록과 상기 제1 기준 클록의 위상을 비교하여, 양 클록의 위상을 일치시키도록 상기 가변 지연 회로에 지연제어 신호를 부여하는 위상 비교·제어 회로를 지니는 것을 특징으로 하는 집적 회로 장치.
2. 제1항에 있어서, 상기 제1 기준 클록은 상기 클록의 1 주기분의 펄스폭을 가지며, 상기 제2 기준 클록은 상기 제1 기준 클록의 반전 레벨을 가지고, 상기 위상 비교·제어 회로는 상기 제1 기준 클록의 상승 또는 하강 구간과 상기 가변 클록의 상승 또는 하강 구간과의 위상을 일치시키도록 상기 가변 지연 회로의 지연량을 제어하는 것을 특징으로 하는 집적 회로 장치.
3. 제1항 또는 제2항에 있어서, 상기 분주 회로가 공통으로 설치되고, 상기 가변 지연 회로와, 타이밍 동기 회로와, 위상 비교·제어 회로가 복수조 설치되어 있는 것을 특징으로 하는 집적 회로 장치.
4. 공급되는 클록과 소정의 위상 관계의 타이밍으로 동작하는 내부 회로를 가지는 집적 회로 장치에 있어서,

   상기 클록을 소정 시간 지연시켜 상기 내부 회로에 타이밍 신호를 생성하는 가변 지연 회로와,

   상기 클록의 주파수를 분주하여 상기 공급 클록의 1 주기분의 펄스폭을 가지는 제1 기준 클록을 생성하는 분주 회로와,

   상기 제1 기준 클록을 대략 ½ 주기의 위상을 시프트시킨 제2 기준 클록을 생성하는 위상 시프트 회로와,

   상기 제2 기준 클록을 상기 타이밍 신호의 타이밍에 동기시켜 제3 기준 클록을 생성하는 타이밍 동기 회로와,

   상기 제3 기준 클록을 소정 시간 지연시킨 가변 클록과 상기 제1 기준 클록의 위상을 비교하여, 당해 양 클록의 위상을 일치시키도록 상기 가변 지연 회로에 지연 제어 신호를 부여하는 위상 비교·제어 회로를 지니는 것을 특징으로 하는 집적 회로 장치.
5. 제4항에 있어서, 상기 타이밍 동기 회로는 상기 제2 기준 클록을 D 입력 단자에, 상기 타이밍 신호를 클록 단자에 각각 입력하며, 상기 제3 기준 클록을 출력 단자로부터 생성하는 제1 D형 플립플롭 회로인 것을 특징으로 하는 집적 회로 장치.
6. 제4항에 있어서, 상기 위상 시프트 회로는 상기 제1 기준 클록을 D 입력 단자에, 상기 공급되는 클록의 반전 클록을 클록 단자에 각각 입력하며, 상기 제2 기준 클록을 출력 단자로부터 생성하는 제2 D형 플립플롭 회로인 것을 특징으로 하는 집적 회로 장치.
7. 제4항 내지 제6항중 어느 한 항에 있어서, 상기 분주 회로 및 위상 시프트 회로가 공통으로 설치되고, 상기 가변 지연 회로와, 타이밍 동기 회로와, 위상 비교·제어 회로가 복수조 설치되어 있는 것을 특징으로 하는 집적 회로 장치.