JP2842328B2

JP2842328B2 - 半導体装置の製造方法

Info

Publication number: JP2842328B2
Application number: JP7233342A
Authority: JP
Inventors: 秀樹北畑
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1995-08-18
Filing date: 1995-08-18
Publication date: 1999-01-06
Anticipated expiration: 2015-08-18
Also published as: JPH0963989A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に半導体装置におけるコンタクトホール
の形成に関する。

【０００２】

【従来の技術】従来、半導体装置表面を覆う絶縁膜にコ
ンタクトホールを形成する場合、絶縁膜上の所望の位置
が開口されたフォトレジストパターンを形成した後、ド
ライエッチング法、又はウェットエッチング法により開
口部に露出した絶縁膜を選択的に除去して、絶縁膜下の
コンタクト面を露出させるという方法が用いられてい
る。

【０００３】ウェットエッチング法は等方性のエッチン
グであるため、サイドエッチが大きくなり、微細コンタ
クトの形成が難しく、またサイドエッチング量の制御が
難しいことから、コンタクト開口面積の製造バラツキが
大きくなるという問題を有している。

【０００４】このため、微細なコンタクトホールの形成
には、専ら異方性エッチングが可能なドライエッチング
法が用いられている。

【０００５】しかしながら、ドライエッチング法（例え
ば反応性イオンエッチング等）で異方性を高めようとし
た場合、コンタクト面に対し垂直方向に高い入射エネル
ギーを持ったイオンでスパッタリングすることが必要と
されるため、コンタクト面のイオン衝撃によるダメージ
（損傷）が大きくなり、ｐ−ｎ接合やショットキー接合
のような、結晶欠陥に敏感な構造を有する素子の特性を
著しく劣化させてしまうことになる。

【０００６】このような場合には、コンタクト面へ与え
るダメージの無いウェットエッチング法が有利となる
が、サイドエッチを小さく抑えるために、コンタクト面
上の絶縁膜が10〜3000オングストローム（１〜300nm）
程度になるまで、ドライエッチング法で開口した後、残
りの絶縁膜をウェットエッチング法で除去するというド
ライエッチングとウェットエッチングの併用（並用）法
が用いられることもある。

【０００７】しかしながら、この併用法も、近年の高性
能バイポーラプロセスのように、絶縁膜が、酸化膜及び
窒化膜といった二種類以上の絶縁膜を複数層積層して形
成されている場合には、必ずしも有効とはいえない。こ
れを図面を参照して以下に詳細に説明する。

【０００８】図６（Ａ）乃至図７（Ｆ）は、近年の高性
能バイポーラプロセスにおいて二種類以上の絶縁膜を積
層することの必要性を説明するために、バイポーラトラ
ンジスタのベース、及びエミッタ形成工程を製造工程順
に模式的に示した半導体チップの縦断面図である。な
お、説明の便宜上、コレクタ部の形成工程は省略し、ベ
ース、エミッタ部のみの形成工程について示してある。

【０００９】図６（Ａ）を参照して、シリコン基板１上
に酸化シリコン膜（ＳｉＯ₂）２を介してベース電極と
なる高濃度にボロン（Ｂ）がドープされたｐ⁺ポリシリ
コン３をベース電極形状に加工して形成した後、全面を
窒化シリコン（ＳｉＮ）膜４で覆い、更にｐ⁺ポリシリ
コン３上のエミッタを形成すべき部分が開口されたフォ
トレジスト５をマスクとして、窒化シリコン膜４とｐ⁺
ポリシリコン３とを異方性エッチングにより除去され
る。

【００１０】次に、酸化シリコン膜２をバッファード弗
酸（buffered ＨＦ）を用いて選択的にエッチング除去
した後にフォトレジスト５を剥離すると、図６（Ｂ）に
示すような形状が得られる。即ち、バッファード弗酸
は、酸化シリコン膜２を等方的にエッチングするため、
開口部周辺のｐ⁺ポリシリコン３とシリコン基板１の間
の酸化シリコン膜２がサイドエッチされ、隙間ができ
る。

【００１１】次に、減圧ＣＶＤ（LPCVD；Low Pressure
Chemical Vapor Deposition、減圧化学気相堆積）法に
より全面にポリシリコン６を成長すると、この隙間が埋
込まれ、図６（Ｃ）に示すように、ｐ⁺ポリシリコン３
とシリコン基板１とがポリシリコン６でつながることに
なる。

【００１２】更に、図６（Ｄ）に示すように、ポリシリ
コン６を等方性エッチングで除去すると、図６（Ｂ）に
示す工程において形成されたｐ⁺ポリシリコン３とシリ
コン基板１との隙間部分にのみポリシリコン６を残すこ
とができ、微細なベース引き出し電極となる。

【００１３】その後、熱処理によりｐ⁺ポリシリコン３
の中のボロンをポリシリコン６を介してシリコン基板１
内に拡散させると、ベース抵抗低減に有効なグラフトベ
ース（図７（Ｅ）の７参照）が形成される。

【００１４】また、窒化シリコン膜４をマスクとしてイ
オン注入等により、真性ベース（図７（Ｅ）の８参照）
を形成することができる。

【００１５】更に、減圧ＣＶＤ法により酸化シリコン膜
を成長させ異方性エッチングでエッチバックすると、図
７（Ｅ）に示すように、酸化シリコン側壁９を開口部周
辺に形成することができる。

【００１６】そして、エミッタ電極となる高濃度に砒素
（Ａｓ）がドープされたｎ⁺ポリシリコン10を形成し、
ランプアニールにより真性ベース８の表面へ砒素を拡散
させると、図７（Ｆ）に示すように、浅いエミッタ11が
形成される。

【００１７】以上のようにして形成されたベース及びエ
ミッタは、図６（Ａ）のフォトレジスト５で開口したパ
ターンに対して、エミッタ、ベース、及びグラフトベー
スが自己整合的（self align）に形成され、微細で寄生
容量の小さい高周波特性に優れたバイポーラトランジス
タの実現を可能にしている。

【００１８】ここで、酸化シリコン膜２は、バッファー
ド弗酸で選択的にかつ容易に除去でき、また比較的低誘
電率であることから、ベース電極となるｐ⁺ポリシリコ
ン３の下地に用いられている。

【００１９】また、窒化シリコン膜４は、図６（Ｄ）に
示す工程においてポリシリコン６をエッチバックする
際、及び図７（Ｅ）に示す工程において酸化シリコン側
壁９を形成する際に、ｐ⁺ポリシリコン３の表面保護と
して機能するため、図６（Ｂ）に示す工程で酸化シリコ
ン膜２を除去する際にエッチングされない材料として用
いられている。

【００２０】更に、上層に金属配線を形成する場合、配
線容量の増加を抑える目的で、層間膜としては、図７
（Ｆ）に示すように、酸化シリコン膜12が用いられるこ
とが多い。この場合、シリコン基板１上の層間膜は、酸
化シリコン膜12／窒化シリコン膜４／酸化シリコン膜２
のサンドイッチ構造になる。

【００２１】図８（Ａ）乃至図９（Ｅ）は、このような
多層構造の層間膜に対し、ドライエッチングとウェット
エッチングの併用法でコンタクトを開口した場合の問題
点を詳細に説明するために、製造工程順に模式的に示し
た半導体チップの縦断面図である。

【００２２】図６（Ａ）乃至図７（Ｆ）の工程に従いバ
イポーラトランジスタを形成すると、前記の如く、シリ
コン基板１上の層間膜は、図８（Ａ）に示すように、酸
化シリコン膜12／窒化シリコン膜４／酸化シリコン膜２
の３層構造となる。

【００２３】ここで、図８（Ｂ）に示すように、所望の
位置が開口されたフォトレジストパターン13をマスクと
して異方性のドライエッチングで、酸化シリコン膜12、
及び窒化シリコン膜４を開口し、更に酸化シリコン膜２
の途中までを開口して、開口部の底に酸化シリコン膜２
を数百オングストローム（数十nm）程残すようにする。

【００２４】次に、この開口部の底の酸化シリコン膜２
を除去してコンタクト面になるシリコン基板１の表面を
露出させるために、バッファード弗酸でウェットエッチ
ングを行うと、図８（Ｃ）に示すように、酸化シリコン
膜２及び酸化シリコン膜12がともにサイドエッチされ、
バッファード弗酸に対してエッチレートの低い窒化シリ
コン膜４の庇29がコンタクトホール内に形成される。

【００２５】このような状態で、フォトレジスト13を除
去した後、チタン（Ｔｉ）等のバリアメタル15をスパッ
タリング法で形成すると、窒化シリコン膜４の庇29のた
めに、図９（Ｄ）に示すように、コンタクト周辺部（コ
ンタクトホール底部の外周近傍）16において、バリアメ
タル15はその膜厚が中心部と比べて薄くなるか、あるい
は全くスパッタされない状態となる。

【００２６】そして、１μm以下の微細なコンタクトに
なると、この傾向は特に顕著になる。

【００２７】微細なコンタクトにおいては、その後、Ｃ
ＶＤ法により例えばタングステン（Ｗ）等の金属（「プ
ラグメタル」という）をコンタクトホール内に埋め込む
方法（「プラグ技術」ともいう）が用いられ、バリア性
を確保している。

【００２８】図９（Ｅ）には、ＣＶＤ法で形成したプラ
グメタルをエッチバックしてコンタクトホール内にメタ
ルプラグ17（例えばＷの場合「Ｗプラグ」という）を形
成した後、アルミニウム（Ａｌ）等の配線メタル18をス
パッタリング法で形成した後、フォトリソグラフィによ
り配線メタル18を所望の配線形状にパターニングした状
態が示されている。

【００２９】図９（Ｅ）に示すように、ＣＶＤ法でコン
タクトホール内にプラグメタルを埋設した場合でも、バ
リアメタル15が形成されていないコンタクト周辺16に
は、メタルが成長し難く、このため空洞ができ易い。

【００３０】また、コンタクト周辺16のシリコン基板１
上にもプラグメタルが薄く成長するため、この領域で
は、メタルプラグ17がバリアメタル15を介さずに直接シ
リコン基板１に接することになる。

【００３１】従って、コンタクト周辺16において、メタ
ルプラグ17又は配線メタル18に対するバリア性が低下
し、シリコン基板１中へのメタルのマイグレーションが
発生し易くなり、デバイスの信頼性上問題となる。

【００３２】

【発明が解決しようとする課題】以上説明したように、
従来のドライエッチングのみを用いて絶縁膜上にコンタ
クトホールを開口する場合には、微細なコンタクトを寸
法精度良く開口しようとすると、異方性を強くすること
が必要とされ、このためコンタクト直下へのダメージが
大きくなり、その結果、ショットキー接合を形成する場
合や、コンタクト直下にｐ−ｎ接合が形成されている場
合に、接合リークが発生し、デバイス特性が劣化すると
いう問題があった。

【００３３】また、このような場合の対策として、従
来、開口部底部の絶縁膜の残膜が100〜3000オングスト
ローム（10〜300nm）程度になるまで異方性のドライエ
ッチングでエッチングした後、残膜をダメージのないウ
ェットエッチングによりエッチングするといったドライ
エッチング及びウェットエッチングの併用法が用いられ
ていた。

【００３４】しかしながら、この併用法では、絶縁膜が
酸化シリコン膜／窒化シリコン膜といった多層膜からな
る場合、ウェットエッチングにおけるサイドエッチ量が
各層で異なり、その結果、コンタクトホール側面（内
壁）に凹凸が発生してしまう。

【００３５】微細なコンタクトにおける、このようなコ
ンタクトホール側面の凹凸は、コンタクトホール内に配
線メタルのマイグレーションを抑える目的で形成される
バリアメタルのカバレッジを著しく低下させ、デバイス
の信頼性を低下させるという問題があった。

【００３６】従って、本発明の目的は、上記従来技術の
問題点を解消し、二種以上の絶縁膜から成る多層絶縁膜
にコンタクトホールを開口する際に、エッチングダメー
ジを軽減するためにウェットエッチを行なってもコンタ
クト側面に凹凸ができずにデバイスの信頼性を向上する
コンタクト形成を可能とする半導体装置の製造方法を提
供することにある。

【００３７】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、絶縁膜を複数層積層して形成してなる多
層絶縁膜に前記多層絶縁膜の最下層を構成する絶縁膜の
一部又は全部を残して開口したコンタクトホールの側面
に、前記最下層を構成する絶縁膜の一部又は全部を除い
た前記多層絶縁膜を覆うように絶縁膜側壁を形成した
後、前記絶縁膜側壁のエッチレートが前記最下層を構成
する絶縁膜のエッチレートよりも遅くない条件のウェッ
トエッチングにより前記コンタクトホールの底部まで開
口することを特徴とする半導体装置の製造方法を提供す
る。

【００３８】本発明に係る半導体装置は、好ましくは、
(a)絶縁膜を複数層積層して多数絶縁膜を形成する工程
と、(b)前記多層絶縁膜の最下層を構成する第一の絶縁
膜の一部または全部をその底部に残すように前記多層絶
縁膜にコンタクトホールを開口する工程と、(c)前記コ
ンタクトホールの側面に第二の絶縁膜よりなる側壁を形
成する工程と、(d)前記第二の絶縁膜のエッチレートが
前記第一の絶縁膜より遅くない条件のウエットエッチン
グによって前記コンタクトホール底部の第一の絶縁膜を
除去する工程と、を含むことを特徴とする。

【００３９】また、本発明は、 (a) 半導体基板上に絶縁膜を複数層積層して多層絶縁膜
を形成する工程と、 (b) 前記多層絶縁膜を、所望の位置が開口されたフォト
レジストパターンをマスクとしてドライエッチングによ
り、前記多層絶縁膜の最下層を構成する第一の絶縁膜の
一部又は全部をその底部に残してエッチングし開口部を
形成する工程と、 (c) 前記フォトレジストパターンを除去した後にＣＶＤ
法で第二の絶縁膜を形成し、前記第一の絶縁膜の残りの
部分の一部又は全部を残し、前記第二の絶縁膜の一部又
は全部をドライエッチングでエッチバックして前記第二
の絶縁膜からなる絶縁膜側壁を前記開口部に形成する工
程と、 (d) 前記開口部における前記第一の絶縁膜の残りの部分
全部と前記絶縁膜側壁の一部とを、前記第二の絶縁膜の
エッチレートが前記第一の絶縁膜より遅くない条件のウ
ェットエッチングによって除去する工程と、を含むこと
を特徴とする。

【００４０】本発明に係る半導体装置の製造方法におい
て、前記第一の絶縁膜と前記第二の絶縁膜とが同一材料
からなり、好ましくは、酸化シリコン膜からなる。

【００４１】本発明においては、酸化シリコン膜及び窒
化シリコン膜といった二種以上の相異なる絶縁膜が複数
層積層されてなる多層層間絶縁膜にコンタクトホールを
開口する際に、異方性ドライエッチングにより、その
多層層間絶縁膜を構成する最下層の絶縁膜を好ましくは
10〜3000オングストローム程度残すように上方の絶縁膜
層を開口した後、最下層の絶縁膜と同種の絶縁膜を堆
積させ、再度異方性のドライエッチングでコンタクトホ
ール底部に絶縁膜を好ましくは10〜3000オングストロー
ム程度残すようにエッチバックしてコンタクトホール側
面に絶縁膜側壁を形成し、更にコンタクトホール底部
の絶縁膜の残膜をウェットエッチングにより除去して形
成するため、コンタクトホール側面が絶縁膜側壁で覆わ
れ、ウェットエッチング後もコンタクトホール側面に凹
凸が形成されることはない。

【００４２】

【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。

【００４３】図１（Ａ）乃至図２（Ｅ）は、本発明の一
実施形態に係るコンタクトホールの形成方法の一例を説
明するために製造工程順に模式的に示した半導体チップ
の縦断面図である。

【００４４】本実施形態においては、一例として前記従
来例で説明した図６（Ａ）乃至図７（Ｆ）の製造工程フ
ローに従いバイポーラトランジスタを形成した後、別の
位置にシリコン基板１に達するコンタクトホールを形成
する場合を考える。この場合、シリコン基板１上には、
酸化シリコン膜２、窒化シリコン膜４、及び酸化シリコ
ン膜12からなる３層層間絶縁膜がこの順に形成されてい
る。

【００４５】ここでまず、図１（Ａ）に示すように、所
望のコンタクト位置が開口されたフォトレジスト13をマ
スクとして異方性のドライエッチングにより、酸化シリ
コン膜12、及び窒化シリコン膜４を開口し、更に異方性
のドライエッチングにより酸化シリコン膜２を膜厚の途
中まで開口して開口部の底に酸化シリコン膜２を10〜30
00オングストローム（１〜300nm）程度残すようにす
る。

【００４６】この開口部の底における酸化シリコン膜２
の残膜の膜厚は、異方性ドライエッチングによるシリコ
ン基板１の表面へのダメージ（損傷）を抑えるのに充分
な膜厚に設定することが必要とされ、ドライエッチング
の条件に依存する。

【００４７】次に、全面に酸化シリコン膜を減圧ＣＶＤ
法により成長し、異方性のドライエッチングによりエッ
チバックして、コンタクト開口部側面に、図１（Ｂ）に
示すような酸化シリコン側壁14を形成する。その際、開
口部の底に10〜3000オングストローム程度の酸化シリコ
ン膜を残すようにして、シリコン基板１の表面へのダメ
ージを抑えるようにする。

【００４８】次に、図１（Ｃ）に示すように、バッファ
ード弗酸によるウェットエッチングで開口部の底に残っ
た酸化シリコン膜２の残膜を除去し、コンタクト面とな
るシリコン基板１の表面を露出させる。その際、同じ酸
化シリコン膜で形成した酸化シリコン側壁14もエッチン
グされるため、このウェットエッチング後も、コンタク
ト側面に酸化シリコン側壁14が残るように予め酸化シリ
コン側壁14の厚さを設定しておく。

【００４９】なお、一般に、バッファード弗酸に対する
酸化シリコン膜のエッチレート（エッチングレート）は
その形成方法によって相違し、熱酸化により形成された
酸化シリコン膜が最も遅い。

【００５０】そして、シリコン基板１の表面に形成され
る酸化シリコン膜２は通常熱酸化で形成されるため、Ｃ
ＶＤ膜である酸化シリコン側壁14のエッチレートは、酸
化シリコン膜２のエッチレートよりも一般的に速い。

【００５１】しかしながら、800℃以上の高温で成長し
たＣＶＤ膜は、熱酸化膜のエッチレートに近くなり、ま
たＣＶＤ成長時にボロン等の不純物を混入させることに
より、エッチレートを遅くすることもできる。

【００５２】酸化シリコン側壁14の厚さの設定には、こ
のようなエッチレート差も考慮する必要があるが、酸化
シリコン側壁14のバッファード弗酸に対するエッチレー
トが酸化シリコン膜２のエッチレートより遅くならない
限り、本発明の目的は完璧に達成される。すなわち、逆
に、酸化シリコン側壁14のバッファード弗酸に対するエ
ッチレートが酸化シリコン膜２のエッチレートより遅く
なると、例えば図１（Ｃ）において、ウェットエッチン
グにより酸化シリコン側壁14の直下の酸化シリコン膜２
が先に除去されてしまい、コンタクトホール側面に段差
が生じる場合がある（この場合、酸化シリコン側壁14が
コンタクト周辺部を覆う庇となる）。

【００５３】また、酸化シリコン側壁14の厚さの設定に
は、酸化シリコン膜２の残膜の膜厚のバラツキも考慮す
る必要がある。例えば酸化シリコン膜２、窒化シリコン
膜４、及び酸化シリコン膜12の膜厚が各々2000オングス
トローム（200nm）で、シリコン基板上で±５％ばらつ
いていたとすると、合計膜厚は最悪ケースで5700〜6300
オングストローム（570〜630nm）となる。

【００５４】ここに、コンタクトを開口する際、ドライ
エッチングにおけるイオン衝撃によるコンタクト面のダ
メージ（損傷）を低減するために100オングストローム
（10nm）以上に酸化シリコン膜２を残す必要があるもの
とし、この時のドライエッチングの各層に対するエッチ
ングレートがシリコン基板上で±５％ばらついていたと
すると、酸化シリコン膜２の残膜の膜厚は最悪ケースで
100〜1260オングストローム（10〜126nm）となる。

【００５５】従って、このようなケースでは、酸化シリ
コン側壁14の膜厚は1260オングストローム（126nm）以
上に設定する必要があり、ウェットエッチングのオーバ
エッチ分を考慮して1800オングストローム（180nm）程
度に設定すれば十分である。

【００５６】また、上記した例のように層間絶縁膜の最
上層が最下層と同じ酸化シリコン膜で形成されているよ
うな場合、ウェットエッチングされるため、この膜減り
分を考慮して酸化シリコン膜12の膜厚を予め厚く設定し
ておく。

【００５７】以上により、コンタクトホール側面部は凹
凸の無い酸化シリコンで覆われた構造になるため、その
後全面にバリアメタルをスパッタしても、図２（Ｄ）に
示すように、コンタクト底部全体にバリアメタル15を形
成することができる。

【００５８】従って、図２（Ｅ）に示すように、ＣＶＤ
法によるメタルプラグ17の埋設性も良好になり、かつ信
頼性の高いコンタクトを形成することができる。

【００５９】次に、このようにして形成されたコンタク
トホールを適用した半導体素子の例を図面を参照して説
明する。

【００６０】図３は、本発明の第２の実施形態として、
上記本発明の第１の実施形態に係るコンタクトホールを
適用してなるショットキー接合型ダイオードの構成例を
示す半導体チップの縦断面図である。

【００６１】図３を参照して、ｐ型シリコン基板１の内
部に予めｎ⁺埋込層20を形成しておき、その上をｎ^-エピ
タキシャル層21で覆い、素子領域を絶縁トレンチ19で囲
むことにより、他の素子との絶縁を行なっている。

【００６２】ｎ^-エピタキシャル層21内を貫くｎ⁺引き出
し層22、及びｎ⁺埋込層20でカソード側の低抵抗層を構
成し、カソード側の寄生抵抗を低減している。

【００６３】基板表面を覆う酸化シリコン膜２、窒化シ
リコン膜４、及び酸化シリコン膜12からなる３層絶縁膜
を貫いて、ｎ⁺引き出し層22、及びｎ^-エピタキシャル層
21に達する２個のコンタクトホールが形成され、それぞ
れ、バリアメタル15、メタルプラグ17、配線メタル18か
ら成るカソード電極28及びアノード電極27に接続されて
いる。

【００６４】バリアメタル15とｎ⁺引き出し層22の界
面、及びバリアメタル15とｎ^-エピタキシャル層21の界
面は、共にシリサイド化されているが、高濃度にｎ型不
純物が添加されているｎ⁺引き出し層22の界面がオーミ
ック接合25を形成しているのに対し、低濃度のｎ^-エピ
タキシャル層21の界面はショットキー接合23を形成して
いる。

【００６５】両コンタクトは同時に形成されるため、と
もに本発明の実施形態の特徴とされる酸化シリコン側壁
14が形成されているが、ショットキー接合の方がイオン
衝撃による損傷に対して敏感であるため、ドライエッチ
ングの際にコンタクトホールの底に残す酸化シリコン膜
の残膜の膜厚（酸化シリコン側壁14の下の酸化シリコン
膜２の膜厚に相当）は、ショットキー接合の特性を劣化
させないように、100〜3000オングストローム（10〜300
nm）程度に設定しておくことが必要とされる。

【００６６】図４は、本発明の第３の実施形態として、
上記第１の実施形態に係るコンタクトホールを適用して
成るｐ−ｎ接合型ダイオードの構成例を示す半導体チッ
プの縦断面図である。

【００６７】図４を参照して、カソード側の構造は図３
に示したショットキー接合型ダイオードと全く同一であ
る。

【００６８】ｐ−ｎ接合型ダイオードの場合、アノード
側にｐ型層26で形成され、ｎ^-エピタキシャル層21との
間にｐ−ｎ接合24を形成している。このｐ−ｎ接合の直
上にアノード電極27に接続するコンタクトホールが形成
されており、このコンタクトホール形成時のドライエッ
チングのダメージにより、ｐ−ｎ接合の特性を劣化させ
ないように、ドライエッチングでコンタクト底に残す酸
化シリコン膜２の残膜の膜厚を設定しておく必要があ
る。

【００６９】一般に、ドライエッチングによるダメージ
層は、シリコン基板１の極表面に形成されるため、コン
タクト開口面に接合が形成されるショットキー接合型ダ
イオードと比べ、コンタクト開口面より500〜5000オン
グストローム程度深い位置に接合が形成されるｐ−ｎ接
合型ダイオードの方が、ドライエッチングによるダメー
ジの影響は小さい。

【００７０】このため、ドライエッチングでコンタクト
ホールの底に残す酸化シリコン膜２の膜厚を10〜1000オ
ングストローム（１〜100nm）と薄くすることができ
る。従って、ウェットエッチングにおけるエッチング量
を小さくすることができるため、ウェットエッチングの
サイドエッチによるコンタクトサイズの変動を小さく抑
えることができる。

【００７１】但し、同一シリコン基板上にショットキー
接合ダイオードとｐ−ｎ接合ダイオードが形成され、同
時にコンタクトホールを開口する場合、ショットキー接
合へのダメージを考慮して条件を設定しておく必要があ
る。

【００７２】本発明は別の実施形態として、互いに深さ
の異なる複数のコンタクトホールを同時に開口すること
も可能とする。

【００７３】図５は、本発明の第４の実施形態として、
深さの異なる複数のコンタクトホールを有するバイポー
ラトランジスタに、上記第１の実施形態を適用した構成
の一例を示す半導体チップの縦断面図である。

【００７４】図５を参照して、ベース及びエミッタは、
図６及び図７に示した形成方法で形成されている。素子
間絶縁、及びコレクタ部は、図３に示したショットキー
接合型ダイオードのカソード部と同じ構造になってい
る。

【００７５】コレクタ電極30が形成されるコンタクトホ
ールは、酸化シリコン膜12、窒化シリコン膜４、及び酸
化シリコン膜２を貫いて開口されｎ⁺引き出し層22表面
に達している。このように、コレクタ部におけるコンタ
クトホールはｎ^-エピタキシャル層21（ｎ⁺引き出し層2
2）の表面まで達しているのに対し、ベース電極31及び
エミッタ電極32のコンタクトホールは、それぞれ、酸化
シリコン膜12及び窒化シリコン膜４を貫いてｐ⁺ポリシ
リコン３に、酸化シリコン膜12を貫いてｎ⁺ポリシリコ
ン10に達する浅いコンタクトホールになっている。

【００７６】このため、この構造のバイポーラトランジ
スタと、図２に示したショットキー接合型ダイオードを
同一シリコン基板上に形成し、本発明の上記実施形態に
従いコンタクトホールを同時に開口した場合、コレクタ
部においては、ショットキー接合型ダイオードと同様に
コンタクト面をウェットエッチングで露出させることが
できるが、コンタクトホールの浅いベース及びエミッタ
部はドライエッチングのみでコンタクト面が露出するこ
とになる。

【００７７】但し、これらベース部及びエミッタ部のコ
ンタクト面はｐ⁺ポリシリコン３及びｎ⁺ポリシリコン10
であり、ドライエッチングのダメージの問題は考慮する
必要はない。むしろ、このようなコンタクトホールの深
さが異なる場合に問題となるのは、エッチングの選択性
である。

【００７８】異方性の強いドライエッチングの場合、選
択性が小さくなる傾向があり、オーバエッチングにより
ポリシリコンのコンタクト面が削られ、このためコンタ
クト部のポリシリコンの膜厚が薄くなり、コンタクト抵
抗を増加させるという問題がある。

【００７９】このようなドライエッチングのみで最も深
いコレクタ部をエッチングした場合には、ベース電極31
部は酸化シリコン膜２のエッチング分、エミッタ電極32
部は酸化シリコン膜２及び窒化シリコン膜９のエッチン
グ分が余分にドライエッチング雰囲気に晒されることに
なる。

【００８０】また、通常シリコン基板面内のエッチング
レートのバラツキや層間膜の膜厚バラツキを考慮して追
加されるオーバーエッチングもこれに追加される。

【００８１】本発明の実施形態においては、ドライエッ
チングを酸化シリコン膜２の途中までしか行なわないた
め、コンタクトホール底部に残す酸化シリコン膜のエッ
チング分と通常のオーバーエッチング分だけ、ポリシリ
コン表面がドライエッチング雰囲気に晒される時間を短
くできる。

【００８２】このため、本発明の実施形態は、ドライエ
ッチングのみでコンタクトホールを開口する場合に比
べ、深さの異なるコンタクトホールを同時に開口する場
合に発生する問題を軽減することができる。

【００８３】図５に示した本発明の実施形態において
は、層間膜の最上層に酸化シリコン膜12が用いられてい
るが、メタル配線直下の層間膜には配線の段切れ防止の
ために、平坦化に有効なリフロー性の高いＢＰＳＧ（Bo
rophosphosilicate glass）膜等がよく用いられる。ま
た、高性能性に優れたバイポーラトランジスタでは、浅
い接合を制御よく形成することを目的として、ｎ⁺ポリ
シリコン10からなるｎ型不純物を拡散させてエミッタ11
を形成するための熱処理を施す際に、コンタクトホール
を開口した後にトランジスタ特性をモニタしながら行な
うという方法が用いられる。その際、層間膜の最上層が
ＢＰＳＧ膜で形成されていると、エミッタ形成の際の熱
処理でＢＰＳＧ膜がリフローされ、コンタクトホール内
へオーバーハング状に突出することがある。

【００８４】しかしながら、本発明の上記実施形態によ
れば、コンタクトホール側面に酸化シリコン側壁14が形
成されているため、コンタクトホール内へのＢＰＳＧの
突出が起こらず、バリアメタル15を良好なカバレッジで
形成することができる。

【００８５】以上、本発明を上記実施形態に即して説明
したが、本発明は上記形態にのみ限定されず、本発明の
原理・精神に基づく全ての形態及び変形を含む。

【００８６】

【発明の効果】以上説明したように、本発明によれば、
多層層間絶縁膜にコンタクトホールを開口する際に、
異方性のドライエッチングによりその多層層間絶縁膜を
構成する最下層の絶縁膜を10〜3000オングストローム残
すように開口した後、最下層の絶縁膜と同種の絶縁膜
を堆積させ、再度異方性のドライエッチングでコンタク
トホール底部に10〜3000オングストローム残してエッチ
バックすることによりコンタクトホール側面を絶縁膜側
壁で覆い、更にコンタクトホール底部の絶縁膜をウェ
ットエッチングにより除去して形成するようにしたこと
により、コンタクトホール直下にドライエッチングによ
るダメージを与えることなく良好な接合特性を有する半
導体素子の形成を可能にしている。

【００８７】また、本発明によれば、コンタクトホール
は、ホール側面が多層層間絶縁膜の最下層と同種の絶縁
膜側壁で覆われているため、多層層間絶縁膜を構成する
絶縁膜のエッチレート差や、リフロー性の相違に起因し
た凹凸がコンタクトホール側面に形成されず、コンタク
トホール内のバリアメタルのカバレッジを良好なものと
し、デバイスの信頼性の低下を回避するという効果を有
する。

【００８８】更に、本発明によれば、ドライエッチング
とウェットエッチングの２段階エッチングにより、深さ
の異なる複数のコンタクトホールを開口する際にドライ
エッチングの選択性に起因して生じる問題を軽減するこ
ともできる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る製造方法を説明する
ために主要な製造工程を工程順に模式的に示した半導体
チップの縦断面図である。

【図２】本発明の一実施形態に係る製造方法を説明する
ために工程順に模式的に示した半導体チップの縦断面図
である。

【図３】本発明の第２の実施形態に係る半導体チップの
構成を説明するための縦断面図である。

【図４】本発明の第３の実施形態に係る半導体チップの
構成を説明するための縦断面図である。

【図５】本発明の第４の実施形態に係る半導体チップの
構成を説明するための縦断面図である。

【図６】多層層間絶縁膜を有するバイポーラトトランジ
スタの電極（ベース及びエミッタ）形成方法を説明する
ために主要製造工程を工程順に示した半導体チップの縦
断面図である。

【図７】多層層間絶縁膜を有するバイポーラトトランジ
スタの電極（ベース及びエミッタ）形成方法を説明する
ために主要製造工程を工程順に示した半導体チップの縦
断面図である。

【図８】多層構造の層間膜に対し、従来のドライエッチ
ングとウェットエッチングの併用法でコンタクトを開口
した場合の問題点を説明するために、製造工程順に模式
的に示した半導体チップの縦断面図である。

【図９】多層構造の層間膜に対し、従来のドライエッチ
ングとウェットエッチングの併用法でコンタクトを開口
した場合の問題点を説明するために、製造工程順に模式
的に示した半導体チップの縦断面図である。

【符号の説明】

１シリコン基板２酸化シリコン膜３ｐ⁺ポリシリコン４窒化シリコン膜５フォトレジスト６ポリシリコン７グラフトベース８真性ベース９酸化シリコン側壁 10 ｎ⁺ポリシリコン 11 エミッタ 12 酸化シリコン膜 13 フォトレジスト 14 酸化シリコン側壁 15 バリアメタル 16 コンタクト周辺部 17 メタルプラグ 18 配線メタル 19 絶縁トレンチ 20 ｎ⁺埋込層 21 ｎ^-エピタキシャル層 22 ｎ⁺引き出し層 23 ショットキー接合 24 ｐ−ｎ接合 25 オーミック接合 27 アノード電極 28 カソード電極 30 コレクタ電極 31 ベース電極 32 エミッタ電極

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 H01L 21/3213 H01L 21/44 - 21/445 H01L 29/40 - 29/51

Claims

(57)【特許請求の範囲】

【請求項１】絶縁膜を複数層積層して形成してなる多
層絶縁膜に前記多層絶縁膜の最下層を構成する絶縁膜の
一部又は全部を残して開口したコンタクトホールの側面
に、前記最下層を構成する絶縁膜の一部又は全部を除い
た前記多層絶縁膜を覆うように絶縁膜側壁を形成した
後、前記絶縁膜側壁のエッチレートが前記最下層を構成
する絶縁膜のエッチレートよりも遅くない条件のウェッ
トエッチングにより前記コンタクトホールの底部まで開
口することを特徴とする半導体装置の製造方法。
【請求項２】 (a) 絶縁膜を複数層積層して多層絶縁膜
を形成する工程と、 (b) 前記多層絶縁膜の最下層を構成する第一の絶縁膜の
一部又は全部をその底部に残すように前記多層絶縁膜に
コンタクトホールを開口する工程と、 (c) 前記コンタクトホールの側面に第二の絶縁膜よりな
る側壁を形成する工程と、 (d) 前記第二の絶縁膜のエッチレートが前記第一の絶縁
膜より遅くない条件のウェットエッチングによって前記
コンタクトホール底部の第一の絶縁膜を除去する工程
と、を含むことを特徴とする半導体装置の製造方法。
【請求項３】 (a) 半導体基板上に絶縁膜を複数層積層
して多層絶縁膜を形成する工程と、 (b) 前記多層絶縁膜を、所望の位置が開口されたフォト
レジストパターンをマスクとしてドライエッチングによ
り、前記多層絶縁膜の最下層を構成する第一の絶縁膜の
一部又は全部をその底部に残してエッチングし開口部を
形成する工程と、 (c) 前記フォトレジストパターンを除去した後にＣＶＤ
法で第二の絶縁膜を形成し、前記第一の絶縁膜の残りの
部分の一部又は全部を残し、前記第二の絶縁膜の一部又
は全部をドライエッチングでエッチバックして前記第二
の絶縁膜からなる絶縁膜側壁を前記開口部に形成する工
程と、 (d) 前記開口部における前記第一の絶縁膜の残りの部分
全部と前記絶縁膜側壁の一部とを、前記第二の絶縁膜の
エッチレートが前記第一の絶縁膜より遅くない条件のウ
ェットエッチングによって除去する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項４】前記第一の絶縁膜が酸化シリコン膜から
なり、前記第一の絶縁膜の残りの部分の一部又は全部の
厚さが１〜300nm の範囲にあることを特徴とする請求項
２または３記載の半導体装置の製造方法。
【請求項５】前記工程(d) におけるウェットエッチン
グ終了後において前記開口部側面に凹凸が生じないよう
な膜厚に、前記工程(b) において前記第二の絶縁膜が堆
積されることを特徴とする請求項３記載の半導体装置の
製造方法。
【請求項６】前記第一の絶縁膜と前記第二の絶縁膜と
が同一材料からなる、ことを特徴とする請求項２又は３
記載の半導体装置の製造方法。
【請求項７】前記第一の絶縁膜と前記第二の絶縁膜と
が酸化シリコンである、ことを特徴とする請求項２又は
３記載の半導体装置の製造方法。