CN100573711C - 动态随机存取存储器的位线预充电压产生器 - Google Patents

Abstract

本发明提供一种DRAM位线预充电压产生器，其包含：第一放大器，其具有第一电流源且比较第一电压与预充电压以控制第一PMOS晶体管、第二放大器，其具有第二电流源且比较第二电压与该预充电压以控制第二PMOS晶体管、第三放大器，其具有第三电流源且比较第三电压与该预充电压以控制第一NMOS晶体管、及第四放大器，其具有第四电流源且比较该第一电压与该预充电压以控制第二NMOS晶体管。该预充电压是自连接于该第二PMOS晶体管与该第一NMOS晶体管之间的输出节点而反馈。

Description

动态随机存取存储器的位线预充电压产生器

技术领域

本发明是关于一种动态随机存取存储器(DRAM)位线预充电压产生器，且更特定言之，是关于一种使用其输出信号的反馈的DRAM位线预充电压产生器。

背景技术

DRAM需要高度稳定的位线预充电压来满足对长的复新循环的需求，因此，位线预充电压产生器必须展现容易稳定及低输出阻抗的特征。一般而言，DRAM位线预充电压产生器施加预充电压至半导体装置的位线时，该预充电压具有对应于供应电压的一半的值，(V_cc-V_ss)/2(参考图1)。

在美国专利第5,255,232号(下文称为′232)中，揭示一种DRAM位线预充电压产生器。图1显示′232中的DRAM预充电压产生器1的电路图。预充电压产生器1包含：第一分压器10，其用于产生第一分压信号V_D1及第二分压信号V_D2；及输出电路12，其用于响应于该第一分压信号V_D1及该第二分压信号V_D2而产生预充电压V_pre。

该第一分压器10包含连接于供应电压源V_cc与第一节点S1之间的第一PMOS晶体管M1、连接于第一节点S1与第二节点S2之间的第一NMOS晶体管M2、连接于第二节点S2与第三节点S3之间的第二PMOS晶体管M3，及连接于第三节点S3与接地电压源V_ss之间的第二NMOS晶体管M4。第一PMOS晶体管M1的栅极连接至接地电压源V_ss，且因此第一PMOS晶体管M1用作具有固定电阻值的固定电阻。又，第二NMOS晶体管M4的栅极连接至供应电压源V_cc，且因此第二NMOS晶体管M4用作具有固定电阻值的固定电阻。第一PMOS晶体管M1及第二NMOS晶体管M4的大小可确定输出节点S4处的电压，且限制经由第一分压器10自供应电压源V_cc流动至接地电压源V_ss的电流。另一方面，第一NMOS晶体管M2的栅极连接至其漏极，且因此第一NMOS晶体管M2用作主动式电阻(active resistor)，该主动式电阻的电阻值随来自供应电压源V_cc的供应电压(亦即，V_cc-V_ss)的电平的增大而减小。又，第二PMOS晶体管M3的栅极连接至其漏极，且因此第二PMOS晶体管M3用作主动式电阻，该主动式电阻的电阻值随来自供应电压源V_cc的供应电压的电平的增大而增大。

输出电路12包含连接于供应电压源V_cc与输出节点S4之间的第三NMOS晶体管M5，及连接于输出节点S4与接地电压源V_ss之间的第三PMOS晶体管M6。第三NMOS晶体管M5的栅极接收来自第一节点S1的第一分压信号V_D1，且第三PMOS晶体管M6的栅极接收第三节点S3的第二分压信号V_D2。第三NMOS晶体管M5具有随第一分压信号V_D1的电平的减小而逐渐增大的电阻。相反地，第三PMOS晶体管M6具有随第二分压信号V_D2的电平的减小而减小的电阻。若第一PMOS晶体管M1及第二NMOS晶体管M4的电阻足够大且等效，则第二节点S2的电压为一半的V_cc电压。一般而言，第一NMOS晶体管M2及第二PMOS晶体管M3的大小分别类似于第三NMOS晶体管M5及第三PMOS晶体管M6的大小。当操作时，第一节点S1的电压等于第二节点S2的电压加上第一NMOS晶体管M2的临限值电压V_th2。当输出节点S4处的预充电压V_pre自一半的V_cc电压降落时，第三NMOS晶体管M5的栅极-源极电压增大且大于第一NMOS晶体管M2的临限值电压，且接着第三NMOS晶体管M5接通以增大预充电压V_pre。第二PMOS晶体管M3与第三PMOS晶体管M6之间的操作类似于第一NMOS晶体管M2与第三NMOS晶体管M5之间的操作，因此不再赘述。

DRAM预充电压产生器1的缺点描述如下。第三NMOS晶体管M5不能完全断开，因为施加于其上的栅极-源极电压接近其临限值电压，且相同的情况适于第三PMOS晶体管M6。另外，第三NMOS晶体管M5及第三PMOS晶体管M6的大小应足够大以提供足够的电流至预充电线。因此，大的漏电流经由输出电路12自供应电压源V_cc流动至接地电压源V_ss。

图2为关于输出节点S4处的预充电流与预充电压的I-V关系图。曲线A为理想的预充电压产生器的I-V曲线，其中当预充电压偏离一半的V_cc电压时，提供大的预充电流以将预充电压恢复回一半的V_cc电压。亦即，曲线A显示抑制预充电压偏离的较佳能力。然而，曲线B(DRAM预充电压产生器1的I-V曲线)显示直至预充电压达成较大偏离时，已偏离的预充电压才能恢复。因此，由DRAM预充电压产生器1产生的预充电压显现更大的偏离。

如图3所示，美国专利第6,265,858号(下文称为′858)揭示一种用作DRAM位线预充电压产生器的电压调整电路。该电压调整电路2包含：参考电压产生电路20、比较电路21及输出电路22。该参考电压产生电路20包含第一晶体管QP10及第二晶体管QP11、第一电阻R10及第二电阻R12以及可变电阻R11。第一晶体管QP10与第二晶体管QP11在大小上大体等效，且具有二极管PMOS类型，且第一电阻R10及第二电阻R12的电阻值大体上高于可变电阻器R11的电阻值。第一电阻器R10与第二电阻器R12具有大体等效的电阻。比较电路21包含第一差动放大器DA1及第二差动放大器DA2。第一差动放大器DA1具有耦接至第一节点N10及预充电压V_pre的第一输入端及第二输入端。第一差动放大器DA1比较反相端子处的第一参考电压V_ref1与非反相端子处的来自第一输出端子50的预充电压V_pre，且产生第一控制信号CS1。第二差动放大器DA2具有耦接至第二节点N11及预充电压V_pre的第一输入端及第二输入端。第二差动放大器DA2比较反相端子处的第二参考电压V_ref2与非反相端子处的预充电压V_pre，且产生第二控制信号CS2。输出电路22包含串联耦接于供应电压源V_cc与接地电压源V_ss之间的PMOS类型的第三晶体管QP12及NMOS类型的第四晶体管QN10，且根据第一控制信号CS1及第二控制信号CS2来控制输出电路22。第三晶体管QP12的栅极接收第二控制信号CS2，而第四晶体管QN10的栅极接收第一控制信号CS1。第三晶体管QP12及第四晶体管QN10的第一电极分别耦接至供应电压源V_cc与接地电压源V_ss。第三晶体管QP12及第四晶体管QN10的第二电极于第三节点N12处共同耦接至预充电压V_pre。在操作中，第一参考电压V_ref1(V_cc/2+ΔV)施加至V_ref2(V_cc/2-ΔV)第一节点N10，且第二参考电压施加至第二节点N11。若预充电压V_pre小于第一参考电压V_ref1且大于第二参考电压V_ref2，则第三晶体管QP12及第四晶体管QN10均变换至“断开”状态。因此，预充电压V_pre不变化。若预充电压V_pre小于第二参考电压V_ref2，则第三晶体管QP12及第四晶体管QN10分别变换至“接通”状态及“断开”状态。因此，电流经由第三晶体管QP12流动至第三节点N12，由此稳定地维持预充电压V_pre的电平。或者，当预充电压V_pre的电平大于第一参考电压V_ref1时，第一控制信号CS1及第二控制信号CS2变换至高电平。因此，电流经由第四晶体管QN10流动至接地电压源V_ss，由此稳定地维持预充电压V_pre的电平。

图4显示关于第三节点N12处关于预充电流I_pre与预充电压V_pre的关系图。死区(dead zone)存在于V_ref2与V_ref1之间，亦即，当预充电压V_pre在死区内时，无漏电流(亦即，I_pre)流经第三晶体管QP12及第四晶体管QN10。与图2的曲线B相比较，图4的I-V曲线在预充电压V_pre偏离一半V_cc的且离开死区时更陡。然而，在电压调整电路2中可发生不稳定问题。包含第一差动放大器DA1及第四晶体管QN10的电路部分等效地形成RC电路，且该RC电路提供一极点；类似地，有第二差动放大器DA2及第三晶体管QP12形成另一极点。鉴于反馈控制理论，两个极点包括于电压调整电路2中，该电压调整电路2将预充电压V_pre用作反馈信号，且必须仔细设计在s平面中的两个极点的位置以避免预充电压V_pre的振荡。

图5是两种反馈***(稳定与不稳定)的波德(Bode)增益图及波德相位图。对于稳定的反馈***而言，在增益交叉频率W_gc处，其增益降落至0dB以下，且相位在负180度以上(涉及曲线C及C′)。然而，对于不稳定反馈***而言，在增益交叉频率W_gc′处，其相位在其增益降落至0dB以下的前降落至负180度以下(涉及曲线D及D′)。

一般而言，对于高密度DRAM(例如，128Mb以上的容量)而言，用于电压调整电路2的输出电路22中的MOS晶体管足够大以驱动位线。亦即，MOS晶体管的等效电容亦足够大，且因此，由大电容提供的极点将位于频谱中的低频率区域处。所引入的低频极点将使得反馈***的波德增益图在较低频率处开始降落，且形成较低增益交叉频率(参考图5)，其中反馈***变得稳定。因此，对于用于高密度DRAM的电压调整电路而言不存在稳定问题。然而，对于低密度DRAM(例如，16Mb以下的容量)而言，目前制程技术产生导致位线中的漏电流的一些失败的模式。为了补偿低密度DRAM中的漏电流，使用于电压调整电路2中的MOS晶体管必须设计成具有高的驱动能力(亦即，大的尺寸)，或者具有提供高频极点的小的等效RC值，然而如此设计的MOS晶体管将易于导致电压调整电路2不稳定。

发明内容

本发明一方面提供一种DRAM位线预充电压产生器，其将其输出信号用作反馈信号，以消除先前技术中的大漏电流及低稳定性问题。

本发明另一方面提供一种DRAM位线预充电压产生器，其具有由两个放大器提供的低频极点以显示稳健性、低维持电流及低输出阻抗的特征。

本发明第一实施例的DRAM位线预充电压产生器包含：具有第一电流源的第一放大器、具有第二电流源的第二放大器、具有第三电流源的第三放大器、具有第四电流源的第四放大器、第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、及第二NMOS晶体管。该第一放大器比较第一电压与预充电压以控制该第一PMOS晶体管。该第二放大器比较第二电压与该预充电压以控制该第二PMOS晶体管。该第三放大器比较第三电压与该预充电压以控制该第一NMOS晶体管。该第四放大器比较该第一电压与该预充电压以控制该第二NMOS晶体管。该第一PMOS晶体管经由其漏极耦接至供应电压源。该第二PMOS晶体管经由其漏极耦接至该第一PMOS晶体管的源极。该第一NMOS晶体管经由其漏极耦接至该第二PMOS晶体管的源极。该第二NMOS晶体管经由其漏极耦接至该第一NMOS晶体管的源极，且耦接至接地电压源。该预充电压是自连接于该第二PMOS晶体管与该第一NMOS晶体管之间的输出节点而获取。每一放大器及其对应晶体管显示具有RC值(亦即，其电阻与电容的积)的等效RC(电阻-电容)电路。具有大的RC值的该第一放大器及其对应晶体管以及该第四放大器及其对应晶体管引入s平面中的低频极点，以达成稳健性、低维持电流及低输出阻抗的特征。

本发明第二实施例的DRAM位线预充电压产生器包含：具有第一电流源的第一放大器、具有第二电流源的第二放大器、具有第三电流源的第三放大器、具有第四电流源的第四放大器、第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、及分压器。该第一放大器比较第一预充电压与参考电压以控制该第一PMOS晶体管。该第二放大器比较第二预充电压与该参考电压以控制该第二PMOS晶体管。该第三放大器比较预充电压与该参考电压以控制第一NMOS晶体管。该第四放大器比较该第一预充电压与该参考电压以控制该第二NMOS晶体管。该第一PMOS晶体管经由其漏极耦接至供应电压源。该第二PMOS晶体管经由其漏极耦接至该第一PMOS晶体管的源极。该第一NMOS晶体管经由其漏极耦接至该第二PMOS晶体管的源极。该第二NMOS晶体管经由其漏极耦接至该第一NMOS晶体管的源极，且耦接至接地电压源。该预充电压是自连接于该第二PMOS晶体管与该第一NMOS晶体管之间的输出节点而获取。具有大的RC值的该第一放大器及其对应晶体管以及该第四放大器及其对应晶体管引入s平面中的低频极点。该分压器用于根据供应电压源及预充电压而产生第一预充电压及第二预充电压，且确定该预充电压的下边界。在此实施例中，参考电压为预充电压的上边界。

本发明第三实施例的DRAM位线预充电压产生器包含：具有第一电流源的第一放大器、具有第二电流源的第二放大器、具有第三电流源的第三放大器、具有第四电流源的第四放大器、第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、及分压器。该第一放大器比较第一预充电压与参考电压以控制该第一PMOS晶体管。该第二放大器比较预充电压与该参考电压以控制该第二PMOS晶体管。该第三放大器比较第二预充电压与该参考电压以控制第一NMOS晶体管。该第四放大器比较该第一预充电压与该参考电压以控制该第二NMOS晶体管。该第一PMOS晶体管经由其漏极耦接至供应电压源。该第二PMOS晶体管经由其漏极耦接至该第一PMOS晶体管的源极。该第一NMOS晶体管经由其漏极耦接至该第二PMOS晶体管的源极。该第二NMOS晶体管经由其漏极耦接至该第一NMOS晶体管的源极，且耦接至接地电压源。该预充电压是自连接于该第二PMOS晶体管与该第一NMOS晶体管之间的输出节点而获取。具有大的RC值的该第一放大器及其对应晶体管以及该第四放大器及其对应晶体管引入s平面中的低频极点。该分压器用于根据接地电压源及预充电压而产生第一预充电压及第二预充电压，且确定该预充电压的上边界。在此实施例中，参考电压为预充电压的下边界。

在上述三个实施例中，每一放大器的等效电阻可通过调整对应电流源的电流来改变，每一晶体管的等效电容可通过改变对应晶体管的大小来调整。

附图说明

图1是一已知DRAM位线预充电压产生器；

图2是与图1相关的预充电流与预充电压的I-V关系图；

图3是另一已知DRAM位线预充电压产生器；

图4是与图3相关的预充电流与预充电压的I-V关系图；

图5是两种反馈***的波德增益图及波德相位图；

图6是根据本发明的第一实施例的DRAM位线预充电压产生器；

图7是根据本发明的第二实施例的DRAM位线预充电压产生器；以及

图8是根据本发明的第三实施例的DRAM位线预充电压产生器。

[主要元件标号说明]

1  DRAM预充电压产生器                2  电压调整电路

3  DRAM位线预充电压产生器

4  DRAM位线预充电压产生器

5  DRAM位线预充电压产生器

10    第一分压器            12    输出电路

20    参考电压产生电路      21    比较电路

22    输出电路              40    分压器

50    分压器                CS1   第一控制信号

CS2   第二控制信号          DA1   第一差动放大器

DA2   第二差动放大器        I₁    第一电流源

I₂    第二电流源            I₃    第三电流源

I₄    第四电流源            I_pre  预充电流

M1    第一PMOS晶体管        M2    第一NMOS晶体管

M3    第二PMOS晶体管        M4    第二NMOS晶体管

N10   第一节点              N11   第二节点

N12   第三节点              OP1   第一放大器

OP2   第二放大器            OP3   第三放大器

OP4   第四放大器            Q1    第一PMOS晶体管

Q2    第二PMOS晶体管        Q3    第一NMOS晶体管

Q4    第二NMOS晶体管        QN10  第四晶体管

QP10  第一晶体管            QP11  第二晶体管

QP12  第三晶体管            R1    第一电阻器

R10   第一电阻器            R11   可变电阻器

R12   第二电阻器            R2    第二电阻器

R3    第三电阻器            S1    第一节点

S2    第二节点              S3    第三节点

V₁    第一电压              V₂    第二电压

V₃    第三电压              V₄    第四电压

V_cc   供应电压源            V_D1   第一分压信号

V_D2   第二分压信号          V_pre  预充电压

V_pre1 第一预充电压          V_pre2 第二预充电压

V_ref  参考电                V_ref1 第一参考电压

V_ref2 第二参考电压          V_ss   接地电压源

具体实施方式

图6是根据本发明的第一实施例的DRAM位线预充电压产生器3。DRAM位线预充电压产生器3包含：具有第一电流源I₁的第一放大器OP1、具有第二电流源I₂的第二放大器OP2、具有第三电流源I₃的第三放大器OP3、具有第四电流源I₄的第四放大器OP4、第一PMOS晶体管Q1、第二PMOS晶体管Q2、第一NMOS晶体管Q3、及第二NMOS晶体管Q4。第一PMOS晶体管Q1经由其漏极耦接至供应电压源V_cc，且经由其栅极耦接至第一放大器OP1的输出端。第二PMOS晶体管Q2经由其漏极耦接至第一PMOS晶体管Q1的源极，且经由其栅极耦接至第二放大器OP2的输出端。第一NMOS晶体管Q3经由其漏极耦接至第二PMOS晶体管Q2的源极，且经由其栅极耦接至第三放大器OP3的输出端。第二NMOS晶体管Q4经由其漏极耦接至第一NMOS晶体管Q3的源极，经由其栅极耦接至第四放大器OP4的输出端，且耦接至接地电压源V_ss。第一放大器OP1比较第一电压V₁与预充电压V_pre以控制第一PMOS晶体管Q1。V_pre是自连接至第二PMOS晶体管Q2及第一NMOS晶体管Q3之间的输出节点N1而获取。第二放大器OP2比较第二电压V₂与预充电压V_pre以控制第二PMOS晶体管Q2。第三放大器OP3比较第三电压V₃与预充电压V_pre以控制第一NMOS晶体管Q3。第四放大器OP4比较第一电压V₁与预充电压V_pre以控制第二NMOS晶体管Q4。

放大器及晶体管可分别被视为等效电阻及等效电容。因此，第一放大器OP1及第一PMOS晶体管Q1提供第一RC值，第二放大器OP2及第二PMOS晶体管Q2提供第二RC值，第三放大器OP3及第一NMOS晶体管Q3提供第三RC值，第四放大器OP4及第二NMOS晶体管Q4提供第四RC值。RC值等效于电阻与电容的积。第一RC值大于第二RC值，且第四RC值大于第三RC值。第一电压V₁、第二电压V₂及第三电压V₃为外部提供的参考电压。第三电压V₃及第二电压V₂分别为预充电压V_pre的上边界及下边界。根据图6中所示的电路，可分别自第一节点N10及第二节点N11提供第三电压V₃及第二电压V₂(参考图3)。第一电压V₁介于第二电压V₂与第三电压V₃之间。亦即，存在V₃＞V₁＞V₂的关系。较佳地，第一电压V₁为第二电压V₂与第三电压V₃的均值，亦即，(V₂+V₃)/2。

较高的RC值对应于较低频极点。因此，通过添加低于增益交叉频率W_gc′(参考图5)的低频极点，图5的不稳定的反馈***可变成增益在其相位降落至负180度之前降落至0dB以下的稳定***。与图3的比较电路21及输出电路22相比较，本发明的第一实施例的DRAM位线预充电压产生器3进一步包含两个放大器OP1、OP4及两个晶体管Q1、Q4，以引入低频极点。为了引入低频极点，第一PMOS晶体管Q1及第二NMOS晶体管Q4的大小分别大于第二PMOS晶体管Q2及第一NMOS晶体管Q3的大小。较佳地，第一PMOS晶体管Q1及第二NMOS晶体管Q4的大小分别为第二PMOS晶体管Q2及第一NMOS晶体管Q 3的大小的至少10倍。

引入低频极点的另一方式为：设计第二电流源I₂及第三电流源I₃的电流分别大于第一电流源I₁及第四电流源I₄的电流。为了简化电路，可分别用第二电流源I₂及第一电流源I₁替代第三电流源I₃及第四电流源I₄，其中第二电流源I₂的电流保持大于第一电流源I₁的电流。

以下说明本发明的第一实施例的操作原理。参考图6，因为如上所述V₂＜V₁＜V₃，所以若预充电压V_pre小于第二电压V₂，则预充电压V_pre亦将小于第一电压V₁及第三电压V₃，亦即，V_pre＜V₁且V_pre＜V₃。因此第一PMOS晶体管Q1及第二PMOS晶体管Q2接通，然而，第一NMOS晶体管Q3及第二NMOS晶体管Q4断开。因此，预充电压V_pre的电平增大。

若预充电压V_pre大于第三电压V₃，则预充电压V_pre将大于第一电压V₁及第二电压V₂，亦即，V_pre＞V₁且V_pre＞V₂。因此，第一PMOS晶体管Q1及第二PMOS晶体管Q2断开，然而，第一NMOS晶体管Q3及第二NMOS晶体管Q4接通。因此，预充电压V_pre减小。

当预充电压V_pre介于第三电压V₃与第二电压V₂之间时，第二PMOS晶体管Q2及第一NMOS晶体管Q3断开，因此，预充电压V_pre保持不变，且获得低的维持电流。

图7是根据本发明的第二实施例的DRAM预充电压产生器4。除了添加了分压器40及四个放大器OP1-OP4的输入信号外，图7的电路实质上类似于图6的电路。DRAM位线预充电压产生器4包含：具有第一电流源I₁的第一放大器OP1、具有第二电流源I₂的第二放大器OP2、具有第三电流源I₃的第三放大器OP3、具有第四电流源I₄的第四放大器OP4、第一PMOS晶体管Q1、第二PMOS晶体管Q2、第一NMOS晶体管Q3、第二NMOS晶体管Q4、及分压器40。第一放大器OP1比较第一预充电压V_pre1与参考电压V_ref以控制第一PMOS晶体管Q1。第二放大器OP2比较第二预充电压V_pre2与参考电压V_ref以控制第二PMOS晶体管Q2。第三放大器OP3比较预充电压V_pre与参考电压V_ref以控制第一NMOS晶体管Q3。第四放大器OP4比较第一预充电压V_pre1与参考电压V_ref以控制第二NMOS晶体管Q4。图7的电流源I₁-I₄之间的关系与图6的电流源I₁-I₄之间的关系相同。另外，图7的晶体管Q1-Q4之间的物理大小关系与图6的晶体管Q1-Q4之间的物理大小关系相同。在此实施例中，仅在外部提供参考电压V_ref，且第一预充电压V_pre1及第二预充电压V_pre2是根据供应电压源V_cc及预充电压V_pre而自分压器40产生。分压器40包含第一电阻器R1、第二电阻器R2及第三电阻器R3，该等电阻器串联连接。第一预充电压V_pre1是自连接于第一电阻器R1与第二电阻器R2之间的节点而获取。第二预充电压V_pre2是自连接于第二电阻器R2与第三电阻器R3之间的节点而获取。在此实施例中，分压器40亦用于确定预充电压V_pre的下边界，且参考电压V_ref为预充电压V_pre的上边界。预充电压V_pre的下边界等于参考电压V_ref减去跨越第一电阻器R1及第二电阻器R2的电压差。亦即，预充电压V_pre的下边界经定义为V_L＝V_ref-ΔV，其中ΔV＝[(R1+R2)/(R1+R2+R3)×(V_cc-V_pre)]。

接着说明本发明的第二实施例的操作原理。参考图7，若预充电压V_pre小于预充电压V_pre的下边界(亦即，V_L)，暗示着V_pre1＜V_ref且V_pre2＜V_ref，则第一PMOS晶体管Q1及第二PMOS晶体管Q2接通，然而，第一NMOS晶体管Q 3及第二NMOS晶体管Q4断开。因此，预充电压V_pre的电平增大。若预充电压V_pre大于参考电压V_ref，暗含V_pre1＞V_ref且V_pre2＞V_ref，则第一PMOS晶体管Q1及第二PMOS晶体管Q2断开，然而，第一NMOS晶体管Q3及第二NMOS晶体管Q4接通。因此，预充电压V_pre减小。当充电压V_pre介于参考电压V_ref与预充电压V_pre的下边界(亦即，V_L)之间时，第二PMOS晶体管Q2及第一NMOS晶体管Q3断开，因此，预充电压V_pre保持不变，且获得低的维持电流。

图8是根据本发明的第三实施例的DRAM位线预充电压产生器5。除了重新排列分压器50及四个放大器OP1-OP4的输入信号外，图8的电路实质上类似于图7的电路。DRAM位线预充电压产生器5包含：具有第一电流源I₁的第一放大器OP1、具有第二电流源I₂的第二放大器OP2、具有第三电流源I₃的第三放大器OP3、具有第四电流源I₄的第四放大器OP4、第一PMOS晶体管Q1、第二PMOS晶体管Q2、第一NMOS晶体管Q3、第二NMOS晶体管Q4、及分压器50。第一放大器OP1比较第一预充电压V_pre1与参考电压V_ref以控制第一PMOS晶体管Q1。第二放大器OP2比较预充电压V_pre与参考电压V_ref以控制第二PMOS晶体管Q2。第三放大器OP3比较第二预充电压V_pre2与参考电压V_ref以控制第一NMOS晶体管Q3。第四放大器OP4比较第一预充电压V_pre1与参考电压V_ref以控制第二NMOS晶体管Q4。图8的电流源I₁-I₄之间的关系与图7的电流源I₁-I₄之间的关系相同。另外，图8的晶体管Q1-Q4之间的物理大小关系与图7的晶体管Q1-Q4之间的物理大小关系相同。在此实施例中，仅在外部提供参考电压V_ref，且第一预充电压V_pre1及第二预充电压V_pre2是根据接地电压源V_ss及预充电压V_pre而自分压器50产生。分压器50包含第一电阻器R1、第二电阻器R2及第三电阻器R3，该等电阻器串联连接。第一预充电压V_pre1是自连接于第一电阻器R1与第二电阻器R2之间的节点而获取。第二预充电压V_pre2是自连接于第二电阻器R2与第三电阻器R3之间的节点而获取。在此实施例中，分压器50亦用于确定预充电压V_pre的上边界，且参考电压V_ref为预充电压V_pre的下边界。预充电压V_pre的上边界等于参考电压V_ref加上跨越第一电阻器R1及第二电阻器R2的电压差。亦即，预充电压V_pre的上边界经定义为V_U＝V_ref+ΔV，其中ΔV＝[(R1+R2)/(R1+R2+R3)×(V_pre-V_ss)]。

以下说明本发明的第三实施例的操作原理。参看图8，若预充电压V_pre小于预充电压V_pre的下边界(亦即，V_ref)，暗示着V_pre1＜V_ref且V_pre2＜V_ref，则第一PMOS晶体管Q1及第二PMOS晶体管Q2接通，然而，第一NMOS晶体管Q3及第二NMOS晶体管Q4断开。因此，预充电压V_pre的电平增大。若预充电压V_pre大于预充电压V_pre的上边界(亦即，V_U)，暗示着V_pre1＞V_ref且V_pre2＞V_ref，则第一PMOS晶体管Q1及第二PMOS晶体管Q2断开，然而，第一NMOS晶体管Q3及第二NMOS晶体管Q4接通。因此，预充电压V_pre减小。当充电压V_pre介于参考电压V_ref与预充电压V_pre的上边界(亦即，V_U)之间时，第二PMOS晶体管Q2及第一NMOS晶体管Q3断开，因此，预充电压V_pre保持不变，且获得低的维持电流。

本发明的技术内容及技术特点已揭示如上，然而本领域技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示者，而应包括各种不背离本发明的替换及修饰，并为所附的权利要求范围所涵盖。

Claims (14)

1.一种DRAM位线预充电压产生器，其包含：

第一放大器，其比较第一电压与预充电压以控制经由其漏极耦接至供应电压源的第一PMOS晶体管；

第二放大器，其比较第二电压与该预充电压以控制经由其漏极耦接至该第一PMOS晶体管的源极的第二PMOS晶体管；

第三放大器，其比较第三电压与该预充电压以控制经由其漏极耦接至该第二PMOS晶体管的源极的第一NMOS晶体管；及

第四放大器，其比较第一电压与该预充电压以控制经由其漏极耦接至该第一NMOS晶体管的源极及经由其源极接地电压源的第二NMOS晶体管；

其中，该预充电压是获取自连接于该第二PMOS晶体管与该第一NMOS晶体管之间的输出节点；

该第一放大器、该第二放大器、该第三放大器及该第四放大器的每一者分别具有第一电流源、第二电流源、第三电流源及第四电流源；以及

该第二电流源及该第三电流源的电流分别大于该第一电流源及该第四电流源的电流。

2.根据权利要求1所述的DRAM位线预充电压产生器，其中该第三电压及该第二电压分别为该预充电压的上边界及下边界。

3.根据权利要求1所述的DRAM位线预充电压产生器，其中该第一电流源及该第二电流源的电流分别等于该第四电流源及该第三电流源的电流。

4.根据权利要求1所述的DRAM位线预充电压产生器，其中该第一电压介于该第二电压与该第三电压之间。

5.一种DRAM位线预充电压产生器，其包含：

第一放大器，其比较参考电压与第一预充电压以控制经由其漏极耦接至供应电压源的第一PMOS晶体管；

第二放大器，其比较该参考电压与第二预充电压以控制经由其漏极耦接至该第一PMOS晶体管的源极的第二PMOS晶体管；

第三放大器，其比较该参考电压与预充电压以控制经由其漏极耦接至该第二PMOS晶体管的源极的第一NMOS晶体管；

第四放大器，其比较该参考电压与该第一预充电压以控制经由其漏极耦接至该第一NMOS晶体管的源极及经由其源极接地电压源的第二NMOS晶体管；及

分压器，其根据该供应电压源及该预充电压而产生该第一预充电压及该第二预充电压；

其中，该预充电压是获取自连接于该第二PMOS晶体管与该第一NMOS晶体管之间的输出节点；

该第一放大器、该第二放大器、该第三放大器及该第四放大器的每一者分别具有第一电流源、第二电流源、第三电流源及第四电流源；以及

该第二电流源及该第三电流源的电流分别大于该第一电流源及该第四电流源的电流。

6.根据权利要求5所述的DRAM位线预充电压产生器，其中该参考电压为该预充电压的上边界，且该分压器确定该预充电压的下边界。

7.根据权利要求5所述的DRAM位线预充电压产生器，其中该分压器包含第一电阻、第二电阻及第三电阻，该第一电阻、第二电阻及第三电阻是依次串联连接在该预充电电压和该供应电压源之间。

8.根据权利要求7所述的DRAM位线预充电压产生器，其中该第一预充电压是获取自连接于该第一电阻与该第二电阻之间的节点，且该第二预充电压是获取自连接于该第二电阻与该第三电阻之间的节点。

9.根据权利要求7所述的DRAM位线预充电压产生器，其中该预充电压的下边界等于该参考电压减去跨越该第一电阻及该第二电阻的电压差。

10.一种DRAM位线预充电压产生器，其包含

第一放大器，其比较参考电压与第一预充电压以控制经由其源极耦接至供应电压源的第一PMOS晶体管；

第二放大器，其比较该参考电压与预充电压以控制经由其源极耦接至该第一PMOS晶体管的源极的第二PMOS晶体管；

第三放大器，其比较该参考电压与第二预充电压以控制经由其源极耦接至该第二PMOS晶体管的源极的第一NMOS晶体管；

第四放大器，其比较该参考电压与该第一预充电压以控制经由其源极耦接至该第一NMOS晶体管的源极及经由其源极接地电压源的第二NMOS晶体管；及

分压器，其根据该接地电压源及该预充电压而产生该第一预充电压及该第二预充电压；

其中，该预充电压是获取自连接于该第二PMOS晶体管与该第一NMOS晶体管之间的输出节点；

该第一放大器、该第二放大器、该第三放大器及该第四放大器的每一者分别具有第一电流源、第二电流源、第三电流源及第四电流源；以及

该第二电流源及该第三电流源的电流分别大于该第一电流源及该第四电流源的电流。

11.根据权利要求10所述的DRAM位线预充电压产生器，其中该参考电压为该预充电压的下边界，且该分压器确定该预充电压的上边界。

12.根据权利要求10所述的DRAM位线预充电压产生器，其中该分压器包含第一电阻、第二电阻及第三电阻，该第一电阻、第二电阻及第三电阻是串联连接在该预充电电压和该接地电压源之间。

13.根据权利要求12所述的DRAM位线预充电压产生器，其中该第一预充电压是获取自连接于该第一电阻器与该第二电阻器之间的节点，且该第二预充电压是获取自连接于该第二电阻器与该第三电阻器之间的节点。

14.根据权利要求12所述的DRAM位线预充电压产生器，其中该预充电压的上边界等于该参考电压加上跨越该第一电阻及该第二电阻的电压差。

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