JP2838691B2 - 出力バッファー - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、出力バッファーに
係るもので、詳しくは、電源電圧のレベル及び温度に従
い、出力パッドに流れる遷移電流（transition curren
t）を調節し、遷移電流及び速度の最悪の条件（worst c
ase）下と最善条件（best case ）下間の変化量（gab
）を減らし、性能の向上を図り得る出力バッファーに
関するものである。

【０００２】

【従来の技術】従来、出力バッファーの一例を示すと、
図４に示したように、出力イネーブル信号ＯＥを反転さ
せるインバーター１と、該インバーター１の出力信号と
入力データ信号ＩＮＰＵＴとを否定論理和するＮＯＲゲ
ート２と、該ＮＯＲゲート２の出力信号を反転するイン
バーター３と、該インバーター３の出力信号を受けるゲ
ート、電源電圧Ｖｃｃを受けるソース、及び出力パッド
ＩＯＰＡＤに連結されたドレインを有したＰＭＯＳトラ
ンジスタ４と、出力イネーブル信号ＯＥと入力データ信
号ＩＮＰＵＴとを否定論理積するＮＡＮＤゲート５と、
該ＮＡＮＤゲート５の出力信号を反転するインバーター
６と、該インバーター６の出力信号を受けるゲート、接
地されたソース、及び出力パッドＩＯＰＡＤに接続され
たドレインを有したＮＭＯＳトランジスタ７と、を備え
ていた。図中、未説明符号ＣＬは、出力パッドＩＯＰＡ
Ｄに接続された等価キャパシターを示したものである。

【０００３】且つ、メモリセルから出力されたデータ
は、インバーター（図示しない）により反転され、その
反転されたデータが上記入力データ信号ＩＮＰＵＴであ
って、該入力データ信号ＩＮＰＵＴは反転されて出力パ
ッドＩＯＰＡＤに印加される。このように構成された従
来の出力バッファーの一例の作用を説明すると次のよう
であった。

【０００４】先ず、出力バッファーにハイレベルの出力
イネーブル信号ＯＥが印加され、イネーブルされた状態
で、入力データ信号ＩＮＰＵＴがローレベルからハイレ
ベルに遷移される場合、ＮＯＲゲート２は、ハイレベル
の入力データ信号ＩＮＰＵＴとインバーター１から出力
されたローレベルの信号とを否定論理和してローレベル
の信号を出力し、インバーター３は、入力されたローレ
ベルの信号を反転させてハイレベルの信号を出力する。

【０００５】次いで、ＰＭＯＳトランジスタ４はターン
オフされる。このとき、ＮＡＮＤゲート５は、ハイレベ
ルの入力データ信号ＩＮＰＵＴと出力イネーブル信号Ｏ
Ｅとを否定論理積してローレベルの信号を出力し、イン
バーター６は、入力されたローレベルの信号を反転させ
てハイレベルの信号を出力するため、ＮＭＯＳトランジ
スタ７はターンオフされる。従って、ローレベルの信号
が出力パッドＩＯＰＡＤを経て外部に出力される。

【０００６】一方、出力バッファーがイネーブルされた
状態で、入力データ信号ＩＮＰＵＴがハイレベルからロ
ーレベルに遷移させる場合は、前述した入力データ信号
ＩＮＰＵＴがローレベルからハイレベルに遷移される場
合と逆に動作され、ＰＭＯＳトランジスタ４がターンオ
ンして、ＮＭＯＳトランジスタはターンオフされる。従
って、ハイレベルの信号が出力パッドＩＯＰＡＤを経て
外部に出力される。

【０００７】しかし、前述のような従来出力バッファー
の１例においては、遷移速度の最悪条件下の低い遷移電
圧及び高い高温では遷移速度が遅くなり、遷移電流の最
悪条件下の高い電源電圧及び低い温度ではノイズが増加
するという欠点があった。又、従来出力バッファーの別
の例として、図５に示すように、米国特許（US00531925
8A）に記載された出力バッファー１０においては、恒常
アクティブ（active）されるディファルト（default ）
駆動部１２と、該ディファルト駆動部１２に並列連結さ
れ、選択信号ＳＥＬにより動作される選択的駆動部１４
と、選択信号ＳＥＬ及び入力データ信号ＩＮＰＵＴを論
理積し、該結果を上記選択的駆動部１４に出力するＡＮ
Ｄゲート１６と、選択信号ＳＥＬ及びインバーター１７
により反転された入力データ信号ＩＮＰＵＴを論理積
し、該結果を上記選択的駆動部１４に出力するＡＮＤゲ
ート１８と、入力データ信号ＩＮＰＵＴを遅延して上記
ディファルト駆動部１２に出力する遅延部２０と、上記
インバーター１７により反転された入力データ信号ＩＮ
ＰＵＴを遅延させて、ディファルト駆動部１２に出力す
る遅延部２２と、を備えている。

【０００８】また、上記ディファルト駆動部１２は、互
いに直列連結された各ＮＭＯＳトランジスタＭＮ１、Ｍ
Ｎ２から構成され、上記ディファルト駆動部１４は、互
いに直列連結されたＮＭＯＳトランジスタＭＮＳ１、Ｍ
ＮＳ２を有し、上記各遅延部２０、２２は夫々直列接続
された二つのインバーターを有していた。このように構
成された従来のバッファーの他の例の動作を説明すると
次のようである。

【０００９】先ず、ディファルト動作の場合、選択信号
ＳＥＬはローレベルを有し各ＡＮＤゲート１６、１８は
ローレベルの信号を出力して、各ＮＭＯＳトランジスタ
ＭＮＳ１、ＭＮＳ２は全てターンオフされる。このよう
な状態において、入力データ信号ＩＮＰＵＴがローレベ
ルからハイレベルに遷移されると、ディファルト駆動部
１２のＮＭＯＳトランジスタＭＮ１がターンオンされ
て、出力データ信号ＯＵＴＰＵＴのレベルがハイレベル
にプルアップされる。このとき、ハイレベルの入力デー
タ信号ＩＮＰＵＴは、インバーター１７により反転さ
れ、遅延部２２により遅延されたローレベルの信号がＮ
ＭＯＳトランジスタＭＮ２のゲートに印加して、該ＮＭ
ＯＳトランジスタＭＮ２はターンオフされる。

【００１０】且つ、入力データ信号ＩＮＰＵＴがハイレ
ベルからローレベルに遷移されると、上記と逆の動作に
よりＮＭＯＳトランジスタＭＮ１がターンオフされ、Ｎ
ＭＯＳトランジスタＭＮ２はターンオンして、出力デー
タ信号ＯＵＴＰＵＴのレベルがプルダウンされる。又、
速い遷移速度を得る動作の時、出力データ信号ＯＵＴＰ
ＵＴは、一層速い上昇及び下降時間を必要とするが、こ
のような速い遷移速度は、ハイレベルの選択信号ＳＥＬ
から得られる。即ち、入力データ信号ＩＮＰＵＴがロー
レベルからハイレベルに遷移されると、前述したよう
に、ＮＭＯＳトランジスタＭＮ１がターンオンされ、Ｎ
ＭＯＳトランジスタＭＮ２はターンオフされる。

【００１１】次いで、ＡＮＤゲート１６は、ハイレベル
の選択信号ＳＥＬと入力データ信号ＩＮＰＵＴとを論理
積してハイレベルの信号を出力し、選択的駆動部１４の
ＮＭＯＳトランジスタＭＮＳ１はターンオンされる。従
って、出力データ信号ＯＵＴＰＵＴのレベルは、ディフ
ァルト駆動部１２のみならず選択的駆動部１４によりプ
ルアップされる。

【００１２】更に、入力データ信号ＩＮＰＵＴがハイレ
ベルからローレベルに遷移されると、各ＮＭＯＳトラン
ジスタＭＮ１、ＭＮＳ１はターンオフされ、各ＮＭＯＳ
トランジスタＭＮ２、ＭＮＳ２はターンオンされて、出
力データ信号ＩＮＰＵＴのレベルはプルダウンされる。
このように、選択信号ＳＥＬにより付加的に駆動能力が
得られるので、遷移速度は一層速くなる。

【００１３】しかし、このような従来の出力バッファー
の側の例においては、只、遷移電流を調節してノイズ減
少と速度改善とを施しているが、実際に速度とノイズの
減少とを考慮して出力バッファーを設計するためには、
先ず、遷移速度の最悪条件下で速度を改善し、遷移電流
の最悪条件下でノイズを減少しなければならない。

【００１４】

【発明が解決しようとする課題】しかるに、従来の出力
バッファーにおいては、電源電圧及び温度変化には関係
なく、ただ、動作周波数の変化のみを勘案して構成され
ているため、遷移電流及び遷移速度の最悪条件下におい
ては、その遷移速度の遅延とノイズの発生とを改善する
ことができないという不都合な点があった。

【００１５】本発明の目的は、電源電圧のレベル及び温
度に従い、出力パッドに流れる遷移電流を調節し、遷移
電流及び速度の最悪条件下と最善条件下間の変化量を減
らして性能の向上を図り得る出力バッファーを提供しよ
うとするものである。

【００１６】

【課題を解決するための手段】このような目的を達成す
るため、請求項１の発明に係る出力パッファーにおいて
は、出力イネーブル信号がイネーブルの状態で、入力デ
ータ信号のオン・オフの反転に応じて、これらの信号を
処理した信号によって、直列に接続された複数のＭＯＳ
トランジスタのオン・オフの組み合わせを切り換えるこ
とにより、出力レベルを反転させる出力バッファー回路
において、前記出力イネーブル信号と入力データ信号と
の状態の組み合わせの変化によって出力レベルが大きく
変化すると共に、電源電圧と温度とに応じて出力レベル
が小さく変化する出力レベル可変回路と、前記出力レベ
ル可変回路の電源電圧と温度とに応じた小さな出力レベ
ルの変化に影響されず出力イネーブル信号と入力データ
信号との状態の組み合わせのみに依存して出力レベルが
決定する第１の回路と、前記出力イネーブル信号と入力
データ信号との状態と入力データ回路からの出力レベル
の変化に応じて出力レベルが決定する第２の回路と、前
記第１の回路からの出力に応じて、出力イネーブル信号
と入力データ信号の状態のみでオン・オフの組み合わせ
が切り換わる直列に接続されたの複数の第１のＭＯＳト
ランジスタと、前記第２の回路からの出力に応じて、該
出力イネーブル信号と入力データ信号との状態と入力デ
ータ回路からの出力レベルの変化とでオン・オフの組み
合わせが切り換わる直列に接続されたの複数の第２のＭ
ＯＳトランジスタと、を含むと共に、前記第１のＭＯＳ
トランジスタの各トランジスタの接続点と前記第２のＭ
ＯＳトランジスタの各トランジスタの接続点とを接続
し、該接続点から出力を取り出すように構成し、電源電
圧が低く温度が高いときは、前記複数の第１のＭＯＳト
ランジスタと複数の第２のＭＯＳトランジスタとのオン
・オフの組み合わせが出力イネーブル信号と入力信号と
の状態の変化に同期して切り換わり、電源電圧が高く温
度が高いときは前記複数の第１のＭＯＳトランジスタの
みが同期して切り換わるようにしたことを特徴とする。

【００１７】このようにすれば、電源電圧が低く温度が
高いとき、つまり、遷移速度が最悪となる条件では、出
力イネーブル信号がイネーブルの状態で、入力データ信
号のオン・オフが反転すると、出力レベル可変回路の出
力レベルに応じて第１の回路及び第２の回路の出力レベ
ルが共に反転する構成とすることにより、前記複数の第
１のＭＯＳトランジスタと複数の第２のＭＯＳトランジ
スタとのオン・オフの組み合わせが出力イネーブル信号
と入力信号との状態の変化に同期して同時に切り換わる
ため、遷移速度を速めることができる。

【００１８】一方、電源電圧が高く温度が低いとき、つ
まり、遷移電流が増大してノイズが最悪となる条件で
は、出力イネーブル信号がイネーブルの状態で、入力デ
ータ信号のオン・オフが反転すると、出力レベル可変回
路の出力レベルが電源電圧，温度状態の変化によって前
記の条件とは変化し、該変化した出力レベルに応じて第
１の回路の出力レベルのみが反転し、第２の回路の出力
レベルは反転しないように構成することにより、前記複
数の第１のＭＯＳトランジスタのみのオン・オフの組み
合わせが出力イネーブル信号と入力信号との状態の変化
に同期して切り換わるため、遷移電流の増大が抑制さ
れ、ノイズを低減できる。

【００１９】また、請求項２に係る発明は、前記出力レ
ベル可変回路は、電源に接続され、出力イネーブル信号
と入力データ信号との状態の組み合わせに応じてオン・
オフされるスイッチング回路と、温度に依存して抵抗値
が変化する抵抗とを直列に接続し、スイッチング回路と
抵抗との接続点から出力を取り出すように構成されてい
る。

【００２０】このようにすれば、出力レベル可変回路の
出力レベルは、出力イネーブル信号と入力データ信号と
の状態の組み合わせが切り換わり、スイッチング回路の
オン・オフが切り換えられると、出力レベルが大きく変
化し、また、電源電圧，温度状態の変化によって抵抗を
流れる電流や抵抗値の変化することにより、出力レベル
が小さく変化する。

【００２１】また、請求項３に係る発明は、前記出力レ
ベル可変回路、第１の回路，第２の回路は、それぞれ２
組ずつ設けられ、該２組の各回路は、出力イネーブル信
号がイネーブルの状態のときに、入力データ信号のオン
・オフ変化に応じて前記複数の第１のＭＯＳトランジス
タの中の一方のレベルを反転させると共に、他方のレベ
ルを前記一方のレベルとは逆のレベルに反転させ、ま
た、入力データ信号のオン・オフ変化と出力レベル可変
回路の出力レベルに応じて第２のＭＯＳトランジスタの
中の一方のレベルを反転させると共に、他方のレベルを
前記一方のレベルとは逆のレベルに反転させることを特
徴とする このようにすれば、前記２組の各回路がそれぞれ出力イ
ネーブル信号がイネーブルの状態のときに、入力データ
信号のオン・オフ変化に応じて複数の第１のＭＯＳトラ
ンジスタの中の一方のレベルを反転させると共に、他方
のレベルを逆のレベルに反転させることにより、これら
トランジスタの間の出力レベルは反転し、また、入力デ
ータ信号のオン・オフ変化と出力レベル可変回路の出力
レベルに応じて第２のＭＯＳトランジスタの中の一方の
レベルを反転させると共に、他方のレベルを前記一方の
レベルとは逆のレベルに反転させることにより、これら
トランジスタの間の出力レベルは反転する。

【００２２】また、請求項４に係る発明の出力バッファ
ーは、出力イネーブル信号及び入力データ信号を否定論
理積する第１のＮＡＮＤゲートと、該第１のＮＡＮＤゲ
ートの出力信号を受け電源電圧及び温度に従い所定レベ
ルの信号を発生する第１インバーター手段と、該第１イ
ンバーター手段の出力信号を反転させる第１のインバー
ターと、該第１のインバーターの出力信号により出力パ
ッドの電源レベルをプルアップさせる第１のＰＭＯＳト
ランジスタと、上記第１のインバーター及び上記第１イ
ンバーター手段の出力信号を否定論理和する第１のＮＯ
Ｒゲートと、該第１のＮＯＲゲートの出力信号により出
力パッドの電源レベルをプルアップさせる第２のＰＭＯ
Ｓトランジスタと、上記入力データ信号及び第２のイン
バーターを経て入力された上記出力イネーブル信号を否
定論理和する第２のＮＯＲゲートと、該第２のＮＯＲゲ
ートの出力信号を受けて電源電圧及び温度に従い所定レ
ベルの信号を発生する第２インバーター手段と、該第２
インバーター手段の出力信号を反転させる第３のインバ
ーターと、該第３のインバーターの出力信号により出力
パッドの電源レベルをプルダウンさせる第１のＮＭＯＳ
トランジスタと、上記第３のインバーターと第２インバ
ーター手段の出力信号とを否定論理積する第２のＮＡＮ
Ｄゲートと、該第２のＮＡＮＤゲートの出力信号により
出力パッドの電源レベルをプルダウンさせる第２のＮＭ
ＯＳトランジスタと、を備えたことを特徴とする。

【００２３】このようにすれば、前記第１インバーター
手段及び第２インバーター手段が前記出力レベル可変回
路に相当し、第１のインバーター及び第２のインバータ
ーが前記第１の回路に相当し、第１のＮＯＲゲート及び
第２のＮＡＮＤゲートが前記第２の回路に相当し、第１
のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジス
タが前記複数の第１のＭＯＳトランジスタに相当し、第
２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジ
スタが前記複数の第２のＭＯＳトランジスタに相当する
ので、請求項１に記載の発明と同様の作用・効果が得ら
れる。

【００２４】また、請求項５に係る発明は、上記第１イ
ンバーター手段は、上記第１のＮＡＮＤゲートの出力信
号を受けるゲート及び電源電圧を受けるソースを有した
第３のＰＭＯＳトランジスタと、該第３のＰＭＯＳトラ
ンジスタのドレインに一方側端が連結され、他方側端は
接地される第１の多結晶シリコン抵抗にて構成されたこ
とを特徴とする。

【００２５】このようにすれば、前記第３のＰＭＯＳト
ランジスタが前記スイッチング回路に相当し、前記第１
の多結晶シリコン抵抗が電源電圧，温度状態に応じて抵
抗値が変化する抵抗に相当するので、請求項２に係る発
明と同様の作用・効果が得られる。また、請求項６に係
る発明は、上記第２インバーター手段は、上記第２のＮ
ＯＲゲートの出力信号を受けるゲート及び接地されたソ
ースを有した第３のＮＭＯＳトランジスタと、該第３の
ＮＭＯＳトランジスタのドレインに一方側端が連結さ
れ、電源電圧が他方側端に連結される第２の多結晶シリ
コン抵抗にて構成されたことを特徴とする。

【００２６】このようにすれば、前記第３のＮＭＯＳト
ランジスタが前記スイッチング回路に相当し、前記第２
の多結晶シリコン抵抗が電源電圧，温度状態に応じて抵
抗値が変化する抵抗に相当するので、請求項２に係る発
明と同様の作用・効果が得られる。また、請求項７に係
る発明は、上記第１のＮＯＲゲートは、上記第１のイン
バーターのしきい電圧よりも高いしきい電圧を有し、ロ
ーレベルの電源電圧時には反応されないことを特徴とす
る。

【００２７】このようにすれば、電源電圧や温度状態の
変化による第１インバーター手段の出力レベルの変化に
対し、第１のインバーターの出力レベルは影響されない
が、第１のＮＯＲゲートの出力レベルは影響され、電源
電圧が低く温度が高いときは、入力データ信号のオン・
オフ切り換えによる第１インバーター手段の出力レベル
の大きな変化と同期して第１のＮＯＲゲートの出力レベ
ルも反転するが、電源電圧が高く温度が低いときは、入
力データ信号のオン・オフ切り換えによる第１インバー
ター手段の出力レベルの大きな変化と同期して第１のＮ
ＯＲゲートの出力レベルも反転しないこととなる。

【００２８】また、請求項８に係る発明は、上記第２の
ＮＡＮＤゲートは、上記第３のインバーターのしきい電
圧よりも低いしきい電圧を有し、ローレベルの電源電圧
時には反応されないことを特徴とする。このようにすれ
ば、電源電圧や温度状態の変化による第２インバーター
手段の出力レベルの変化に対し、第２のインバーターの
出力レベルは影響されないが、第２のＮＡＮＤゲートの
出力レベルは影響され、電源電圧が低く温度が高いとき
は、入力データ信号のオン・オフ切り換えによる第２イ
ンバーター手段の出力レベルの大きな変化と同期して第
２のＮＡＮＤゲートの出力レベルも反転するが、電源電
圧が高く温度が低いときは、入力データ信号のオン・オ
フ切り換えによる第２インバーター手段の出力レベルの
大きな変化と同期して第２のＮＡＮＤゲートの出力レベ
ルも反転しないこととなる。

【００２９】また、請求項９に係る発明は、上記第２の
ＰＭＯＳトランジスタは、反転された上記第１のＮＯＲ
ゲートの出力信号を受けるゲート、電源電圧を受けるソ
ース、及び上記出力パッドに連結されたドレインを有し
てなることを特徴とする。これにより、第１のＮＯＲゲ
ートの出力レベルが反転すると、第２のＰＭＯＳトラン
ジスタの出力レベルも反転する。

【００３０】また、請求項10に係る発明は、上記第２の
ＮＭＯＳトランジスタは、反転された上記第２のＮＡＮ
Ｄゲートの出力信号を受けるゲート、接地されたソー
ス、及び上記出力パッドに連結されたドレインを有して
なることを特徴とする。これにより、第２のＮＡＮＤゲ
ートの出力レベルが反転すると、第２のＮＭＯＳトラン
ジスタの出力レベルも反転する。

【００３１】

【発明の実施の形態】以下、本発明の実施の形態に対し
図面を用いて説明する。本発明に係る出力バッファーに
おいては、図１に示したように、出力イネーブル信号Ｏ
Ｅと入力データ信号ＩＮＰＵＴとを否定論理積するＮＡ
ＮＤゲート３０と、該ＮＡＮＤゲート３０の出力信号を
受け反転する第１インバーター部３２としての第１イン
バーター手段と、該第１インバーター部３２の出力信号
を反転するインバーター３４と、該インバーター３４の
出力信号を受けるゲート、電源電圧Ｖｃｃを受けるソー
ス、及び出力パッドＩＯＰＡＤに連結されたドレインを
有したＰＭＯＳトランジスタ３６と、上記第１インバー
ター部３２の出力信号と上記インバーター３４の出力信
号とを否定論理和するＮＯＲゲート３８と、該ＮＯＲゲ
ート３８の出力信号を反転するインバーター４０と、該
インバーター４０の出力信号を受けるゲート、電源電圧
Ｖｃｃを受けるソース、及び出力パッドＩＯＰＡＤに連
結されたドレインを有したＰＭＯＳトランジスタ４２
と、出力イネーブル信号ＯＥを反転するインバーター４
４と、該インバーター４４の出力信号と入力データの信
号ＩＮＰＵＴとを否定論理和するＮＯＲゲート４６と、
該ＮＯＲゲート４６の出力信号を受ける第２インバータ
ー部４８としての第２インバーター手段と、該第２イン
バーター部４８の出力信号を反転するインバーター５０
と、該インバーター５０の出力信号を受けるゲート、上
記ＰＭＯＳトランジスタ３６のドレイン及び出力パッド
ＩＯＰＡＤと共通に連結されたドレイン、及び接地され
たソースを有したＮＭＯＳトランジスタ５２と、上記第
２インバーター部４８の出力信号と上記インバーター５
０の出力信号とを否定論理積するＮＡＮＤゲート５４
と、該ＮＡＮＤゲート５４の出力信号を反転するインバ
ーター５６と、該インバーター５６の出力信号を受ける
ゲート、上記ＰＭＯＳトランジスタ４２のドレイン及び
出力パッドＩＯＰＡＤと共通連結されたドレイン、接地
されたソースを夫々有るＮＭＯＳトランジスタ５８と、
を備えている。

【００３２】また、上記第１インバーター部３２として
の第１インバーター手段においては、上記ＮＡＮＤゲー
ト３０の出力信号を受けるゲート、電源電圧Ｖｃｃを受
けるソース、上記インバーター３４及びＮＯＲゲート３
８の各入力端子に連結されたドレインを夫々有したＰＭ
ＯＳトランジスタ３２０と、該ＰＭＯＳトランジスタ３
２０のドレイン端子に一方側端が連結され、他方側端は
接地された抵抗Ｒ１と、を備えている。

【００３３】また、上記第２インバーター部４８として
の第２インバーター手段においては、上記ＮＯＲゲート
４６出力信号を受けるゲート、接地されたソース、上記
インバーター５０、及びＮＡＮＤゲート５４の入力端子
に連結されたドレインを夫々有したＮＭＯＳトランジス
タ４８０と、該ＮＭＯＳトランジスタ４８０のドレイン
に一方側端が連結され、他方側端に電源電圧Ｖｃｃが連
結される抵抗Ｒ２と、を備えている。

【００３４】更に、上記の各抵抗Ｒ１、Ｒ２は、多結晶
シリコン（policrystal silicon ）にてなる抵抗であっ
て、それら各抵抗に流れる電流の量は電源電圧Ｖｃｃに
比例し、温度にも比例（抵抗値が温度に反比例) するよ
うになっている。このように構成された本発明に係る出
力バッファーを説明すると次のようである。本発明は図
１及び図２に示したように、インバーター３４は低いし
きい電圧ＶＴＨ１を有し、ＮＯＲゲート３８は高いしき
い電圧ＶＴＨ２を有し、図３に示したように、ＮＡＮＤ
ゲート５４は低いしきい電圧ＶＴＨ３を有し、インバー
ター５０は高いしきい電圧ＶＴＨ４を有するように形成
される。

【００３５】まず、出力バッファーがハイレベルの出力
イネーブル信号ＯＥを受けイネーブルされた状態で、入
力データ信号ＩＮＰＵＴがローレベルからハイレベルに
遷移される場合に対し説明すると次のようである。 遷移速度が最悪条件下の場合 即ち、出力バァッファーが低い電源電圧Ｖｃｃ、例え
ば、３Ｖの電圧を受けて高温度に置かれた場合、ＮＡＮ
Ｄゲート３０は、ハイレベルの出力イネーブル信号ＯＥ
と入力データ信号ＩＮＰＵＴとを否定論理積してローレ
ベルの信号を出力し、ＰＭＯＳトランジスタ３２０はタ
ーンオンされる。次いで、抵抗Ｒ１に流れる電流ｉ１に
なり、ハイレベルの電圧△Ｖ１＋Ｒ１×ｉ１がノードＮ
１から発生し、その発生されたハイレベルの電圧△Ｖ１
は、図２（Ａ）に示したように、インバーター３４のし
きい電圧ＶＴＨ１よりも高く、ＮＯＲゲート３８のしき
い電圧△ＴＨ２よりは低いレベルを有する。従って、上
記電圧△Ｖ１によりインバーター３４が反応され、該イ
ンバーター３４はローレベルの信号を出力し、ＰＭＯＳ
トランジスタ３６はターンオンされる。

【００３６】しかし、該電圧△Ｖ１は、ＮＯＲゲート３
８のしきい電圧ＶＴＨ２よりは低いため、該ＮＯＲゲー
ト３８は反応されず、該ＮＯＲゲート３８はハイレベル
の信号を出力する。即ち、上記電圧△Ｖ１は、ＮＯＲゲ
ート３８内に含まれて接地されたＮＭＯＳトランジスタ
のみをターンオンさせ、該ＮＯＲゲート３８はハイレベ
ルの信号を出力するようになる。

【００３７】次いで、インバーター４０は、入力された
ハイレベルの信号を反転させてローレベルの信号を出力
し、ＰＭＯＳトランジスタ４２はターンオンされる。従
って、遷移速度が最悪条件下の場合、出力パッドＩＯＰ
ＡＤの電圧が上記ＰＭＯＳトランジスタ３６及びＰＭＯ
Ｓトランジスタ４２によりプルアップされるため、入力
データ信号ＩＮＰＵＴはローレベルからハイレベルに遷
移された後、出力データ信号が速い速度でローレベルか
らハイレベルに遷移される。

【００３８】なお、このとき前記ＮＯＲゲート４６はロ
ーレベルとなり、ＮＭＯＳトランジスタ４８０はターン
オフされ、第２インバーター部４８の出力がハイレベル
となり、インバーター５０がローレベル、ＮＡＮＤゲー
ト５４がハイレベル、インバーター５６がローレベルと
なって、ＮＭＯＳトランジスタ５２，５８は共にターン
オフされる。

【００３９】 ノイズが最悪の条件の場合 即ち、出力バッファーが高い電源電圧Ｖｃｃ、例えば、
５Ｖの電圧を受け低い温度に置かれた場合、上記のよう
に、ＰＭＯＳトランジスタ３２０はターンオンされ、抵
抗Ｒ１に流れる電流ｉ２により、上記電圧△１よりも高
いハイレベルの電圧△Ｖ２＝Ｒ１×ｉ２がノードＮ１か
ら発生して、該発生されたハイレベルの電圧△Ｖ２は、
図２（Ｂ）に示したように、インバーター３４のしきい
電圧ＶＴＨ１及びＮＯＲゲート３８のしきい電圧ＶＴＨ
２も高いレベルを有する。次いで、上記電圧△Ｖ２によ
りインバーター３４及びＮＯＲゲート３８が反応され
て、該インバーター３４はローレベルの信号を出力し、
ＰＭＯＳトランジスタ３６はターンオンされる。次い
で、ＮＯＲゲート３８は、ローレベルの信号を出力して
インバーター４０はハイレベルの信号を出力し、ＰＭＯ
Ｓトランジスタ４２はターンオフされる。

【００４０】従って、ノイズが最悪の条件の場合、出力
パッドＩＯＰＡＤの電圧は、ただ、上記ＰＭＯＳトラン
ジスタ３６のみによりプルアップさせるため、入力デー
タ信号ＩＮＰＵＴの遷移電流が減少され、ノイズが減少
される。一方、入力データ信号ＩＮＰＵＴがローレベル
からハイレベルに遷移される場合、ＮＯＲゲート４６
は、ハイレベルの入力データ信号ＩＮＰＵＴとインバー
ター４４からのローレベルの信号とを否定論理和してロ
ーレベルの信号を出力し、ＮＭＯＳトランジスタ４８０
はターンオフされ、ＮＭＯＳトランジスタ５２、５８は
全てターンオフされる。

【００４１】次に、出力バッファーがハイレベルの出力
イネーブル信号ＯＥを受けてイネーブルされた状態で入
力データ信号ＩＮＰＵＴがハイレベルからローレベルに
遷移される場合に対し説明する。 遷移速度が最悪条件下の場合、 ＮＯＲゲート４６は、ローレベルの入力データ信号ＩＮ
ＰＵＴとインバーター４４から出力されたローレベルの
信号とを否定論理和してハイレベルの信号を出力し、Ｎ
ＭＯＳトランジスタ４８０はターンオンされる。次い
で、抵抗Ｒ２に流れる電流ｉ３により電圧△Ｖ３＝Ｒ２
×ｉ３が発生し、ローレベルの電圧Ｖｃｃ−△Ｖ３がノ
ードＮ２から発生され、該ローレベルの電圧Ｖｃｃ−△
Ｖ３は、図３（Ａ）に示したように、ＮＡＮＤゲート５
４のしきい電圧ＶＴＨ３より高く、インバーター５０の
しきい電圧ＶＴＨ４よりも低いレベルを有する。

【００４２】次いで、上記ローレベルの電圧Ｖｃｃ−△
Ｖ３によりインバーター５０が反応され、該インバータ
ー５０はハイレベルの信号を出力してＮＭＯＳトランジ
スタ５２はターンオンされる。しかし、上記電圧Ｖｃｃ
−△Ｖ３は、ＮＡＮＤゲート５４のしきい電圧ＶＴＨ３
よりも高いため、該ＮＡＮＤゲート５４は対応されず、
該ＮＡＮＤゲート５４はローレベルの信号を出力する。

【００４３】次いで、インバーター５６は、入力された
ローレベルの信号を反応させてハイレベルの信号を出力
し、ＮＭＯＳトランジスタ５８はターンオンされる。従
って、遷移速度が最悪条件の場合、出力パッドＩＯＰＡ
Ｄの電圧がＮＭＯＳトランジスタ５２及びＮＭＯＳトラ
ンジスタ５８によりプルダウンされるため、入力データ
信号ＩＮＰＵＴがハイレベルからローレベルに遷移され
た後、出力データ信号がハイレベルからローレベルに速
く遷移される。

【００４４】なお、このとき前記ＮＡＮＤゲート３０は
ハイレベルとなり、ＰＭＯＳトランジスタ３２０はター
ンオフされ、第１インバーター部３２の出力がローレベ
ルとなり、インバーター３４がハイレベル、ＮＯＲゲー
ト３８がローレベル、インバーター４０がハイレベルと
なって、ＰＭＯＳトランジスタ３６，４２は共にターン
オフされる。

【００４５】 ノイズが最悪条件下の場合 上記のように、ＮＭＯＳトランジスタ４８０がターンオ
ンされ、抵抗Ｒ２に流れる電流ｉ４により、上記電圧△
Ｖ４よりも高い電圧△Ｖ４＝Ｒ２×ｉ４が発生され、ロ
ーレベルの電圧Ｖｃｃ−△Ｖ４がノードＮ２から発生
し、ローレベルの電圧Ｖｃｃー△Ｖ４は、図３（Ｂ）に
示したように、ＮＡＮＤゲート５４のしきい電圧ＶＴＨ
３及びインバーター５０のしきい電圧ＶＴＨ４により低
いレベルを有する。

【００４６】次いで、上記ローレベルの電圧Ｖｃｃ−△
Ｖ４により、インバーター５０が反応され、該インバー
ター５０はハイレベルの信号を出力してＮＭＯＳトラン
ジスタ５２はターンオンされる。且つ、上記ローレベル
の電圧Ｖｃｃ−△Ｖ４により、ＮＡＮＤゲート５４が反
応されて、ＮＡＮＤゲート５４はハイレベルの信号を出
力し、インバーター５６はローレベルの信号を出力し
て、ＮＭＯＳトランジスタ５８はターンオフされる。

【００４７】従って、ノイズが最悪条件下の場合、出力
パッドＩＯＰＡＤの電圧は、ただ、上記ＮＭＯＳトラン
ジスタ５２のみによりプルダウンされるため、入力デー
タ信号ＩＮＰＵＴの遷移電流が減少され、ノイズが遮断
される。一方、入力データ信号ＩＮＰＵＴがハイレベル
からローレベルに遷移される場合、ＮＡＮＤゲート30
は、ローレベルの入力データ信号ＩＮＰＵＴ及びハイレ
ベルの出力であるイネーブル信号ＯＥを否定論理積し
て、ハイレベルの信号を出力し、ＰＭＯＳトランジスタ
３２０がターンオフされるので、ＰＭＯＳトランジスタ
３６、４２は全てターンオフされる。

【００４８】

【発明の効果】以上説明したように、本発明に係る出力
バッファーにおいては、電源電圧及び温度に従い夫々相
異なレベル信号を出力する出力レベル可変回路（第１イ
ンバーター手段及び第２インバーター手段) と、電源電
圧及び温度に従い選択的に動作される第２の回路（しき
い電圧の調整されたＮＯＲゲート及びＮＡＮＤゲート)
と、を備えているため、出力パッドに流れる遷移電流を
調節し、遷移電流及び温度の最悪条件下と最善条件下間
の変化量を減らして、性能の向上を図り得るという効果
がある。

【００４９】且つ、電流電圧を感知するための従来の感
知回路が省かれるようになり、回路の容積が縮小される
という効果がある。

【図面の簡単な説明】

【図１】本発明に係る出力バッファーの回路図である。

【図２】（Ａ）（Ｂ）、本発明に係る出力バッファーの
入力データ信号がローレベルからハイレベルに遷移され
る場合の出力信号波形図で、（Ａ）は低い電源電圧にお
ける波形図、（Ｂ）は高い電源電圧における波形図であ
る。

【図３】（Ａ）（Ｂ）、本発明に係る出力パッファーの
入力データ信号がハイレベルからローレベルに遷移され
る場合の出力信号波形図で、（Ａ）は低い電源電圧にお
ける波形図、（Ｂ）は高い電源電圧における波形図であ
る。

【図４】従来の出力バッファーの一例を示した回路図で
ある。

【図５】従来の出力バッファーの別の例を示した回路図
である。

【符号の説明】

３０、５４：ＮＡＮＤゲート ３２：第１インバーター ４８：第２インバーター ３０、４０、４４、５０、５６：インバーター ３８、４６：ＮＯＲゲート ３６、４２：ＰＭＯＳトランジスタ ５２、５８：ＮＭＯＳトランジスタ

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】出力イネーブル信号がイネーブルの状態
   で、入力データ信号のオン・オフの反転に応じて、これ
   らの信号を処理した信号によって、直列に接続された複
   数のＭＯＳトランジスタのオン・オフの組み合わせを切
   り換えることにより、出力レベルを反転させる出力バッ
   ファーにおいて、 前記出力イネーブル信号と入力データ信号との状態の組
   み合わせの変化によって出力レベルが大きく変化すると
   共に、電源電圧と温度とに応じて出力レベルが小さく変
   化する出力レベル可変回路と、 前記出力レベル可変回路の電源電圧と温度とに応じた小
   さな出力レベルの変化に影響されず出力イネーブル信号
   と入力データ信号との状態の組み合わせのみに依存して
   出力レベルが決定する第１の回路と、 前記出力イネーブル信号と入力データ信号との状態と入
   力データ回路からの出力レベルの変化に応じて出力レベ
   ルが決定する第２の回路と、 前記第１の回路からの出力に応じて、出力イネーブル信
   号と入力データ信号の状態のみでオン・オフの組み合わ
   せが切り換わる直列に接続されたの複数の第１のＭＯＳ
   トランジスタと、 前記第２の回路からの出力に応じて、該出力イネーブル
   信号と入力データ信号との状態と入力データ回路からの
   出力レベルの変化とでオン・オフの組み合わせが切り換
   わる直列に接続されたの複数の第２のＭＯＳトランジス
   タと、 を含むと共に、 前記第１のＭＯＳトランジスタの各トランジスタの接続
   点と前記第２のＭＯＳトランジスタの各トランジスタの
   接続点とを接続し、該接続点から出力を取り出すように
   構成し、 電源電圧が低く温度が高いときは、前記複数の第１のＭ
   ＯＳトランジスタと複数の第２のＭＯＳトランジスタと
   のオン・オフの組み合わせが出力イネーブル信号と入力
   信号との状態の変化に同期して切り換わり、電源電圧が
   高く温度が高いときは前記複数の第１のＭＯＳトランジ
   スタのみが同期して切り換わるようにしたことを特徴と
   する出力バッファー。
2. 【請求項２】前記出力レベル可変回路は、電源に接続さ
   れ、出力イネーブル信号と入力データ信号との状態の組
   み合わせに応じてオン・オフされるスイッチング回路
   と、温度に依存して抵抗値が変化する抵抗とを直列に接
   続し、スイッチング回路と抵抗との接続点から出力を取
   り出すように構成されていることを特徴とする請求項１
   に記載の出力バッファー。
3. 【請求項３】前記出力レベル可変回路、第１の回路，第
   ２の回路は、それぞれ２組ずつ設けられ、該２組の各回
   路は、出力イネーブル信号がイネーブルの状態のとき
   に、入力データ信号のオン・オフ変化に応じて前記複数
   の第１のＭＯＳトランジスタの中の一方のレベルを反転
   させると共に、他方のレベルを前記一方のレベルとは逆
   のレベルに反転させ、また、入力データ信号のオン・オ
   フ変化と出力レベル可変回路の出力レベルに応じて第２
   のＭＯＳトランジスタの中の一方のレベルを反転させる
   と共に、他方のレベルを前記一方のレベルとは逆のレベ
   ルに反転させることを特徴とする請求項１又は請求項２
   に記載の出力バッファー。
4. 【請求項４】出力イネーブル信号及び入力データ信号を
   否定論理積する第１のＮＡＮＤゲートと、 該第１のＮＡＮＤゲートの出力信号を受け電源電圧及び
   温度に従い所定レベルの信号を発生する第１インバータ
   ー手段と、 該第１インバーター手段の出力信号を反転させる第１の
   インバーターと、該第１のインバーターの出力信号によ
   り出力パッドの電源レベルをプルアップさせる第１のＰ
   ＭＯＳトランジスタと、 上記第１のインバーター及び上記第１インバーター手段
   の出力信号を否定論理和する第１のＮＯＲゲートと、 該第１のＮＯＲゲートの出力信号により出力パッドの電
   源レベルをプルアップさせる第２のＰＭＯＳトランジス
   タと、 上記入力データ信号及び第２のインバーターを経て入力
   された上記出力イネーブル信号を否定論理和する第２の
   ＮＯＲゲートと、 該第２のＮＯＲゲートの出力信号を受けて電源電圧及び
   温度に従い所定レベルの信号を発生する第２インバータ
   ー手段と、 該第２インバーター手段の出力信号を反転させる第３の
   インバーターと、 該第３のインバーターの出力信号により出力パッドの電
   源レベルをプルダウンさせる第１のＮＭＯＳトランジス
   タと、 上記第３のインバーターと第２インバーター手段の出力
   信号とを否定論理積する第２のＮＡＮＤゲートと、 該第２のＮＡＮＤゲートの出力信号により出力パッドの
   電源レベルをプルダウンさせる第２のＮＭＯＳトランジ
   スタと、を備えたことを特徴とする出力バッファー。
5. 【請求項５】上記第１インバーター手段は、上記第１の
   ＮＡＮＤゲートの出力信号を受けるゲート及び電源電圧
   を受けるソースを有した第３のＰＭＯＳトランジスタ
   と、該第３のＰＭＯＳトランジスタのドレインに一方側
   端が連結され、他方側端は接地される第１の多結晶シリ
   コン抵抗にて構成されたことを特徴とする請求項４記載
   の出力バッファー。
6. 【請求項６】上記第２インバーター手段は、上記第２の
   ＮＯＲゲートの出力信号を受けるゲート及び接地された
   ソースを有した第３のＮＭＯＳトランジスタと、該第３
   のＮＭＯＳトランジスタのドレインに一方側端が連結さ
   れ、電源電圧が他方側端に連結される第２の多結晶シリ
   コン抵抗にて構成されたことを特徴とする請求項４又は
   請求項５に記載の出力バッファー。
7. 【請求項７】上記第１のＮＯＲゲートは、上記第１のイ
   ンバーターのしきい電圧よりも高いしきい電圧を有し、
   ローレベルの電源電圧時には反応されないことを特徴と
   する請求項４〜請求項６のいずれか１つに記載の出力バ
   ッファー。
8. 【請求項８】上記第２のＮＡＮＤゲートは、上記第３の
   インバーターのしきい電圧よりも低いしきい電圧を有
   し、ローレベルの電源電圧時には反応されないことを特
   徴とする請求項４〜請求項７のいずれか１つに記載の記
   載の出力バッファー。
9. 【請求項９】上記第２のＰＭＯＳトランジスタは、反転
   された上記第１のＮＯＲゲートの出力信号を受けるゲー
   ト、電源電圧を受けるソース、及び上記出力パッドに連
   結されたドレインを有してなる請求項４〜請求項８のい
   ずれか１つに記載の出力バッファー。
10. 【請求項10】上記第２のＮＭＯＳトランジスタは、反転
    された上記第２のＮＡＮＤゲートの出力信号を受けるゲ
    ート、接地されたソース、及び上記出力パッドに連結さ
    れたドレインを有してなる請求項４〜請求項９のいずれ
    か１つに記載の出力バッファー。