JP2838421B2 - データ転送装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はコンピュータ等において使用されるデータ転
送装置に関するものである。

従来の技術 従来のデータ転送装置の構成を第３図に示す。第３図
において、１はデータ転送装置、２は制御部、３はカウ
ンタ部、４はデータバス、５はバス制御信号、６はカウ
ンタ出力、７はカウントダウン信号、８はデータ転送指
示信号である。

以上のように構成された従来のデータ転送装置では、
データ転送指示信号８をカウンタ部３でカウントし、カ
ウント出力６が１以上であれば制御部２はバス制御信号
５を出力してデータアクセスを行なうとともに、カウン
トダウン信号７を出力してカウント部３を減らすことに
より転送を行なっていた。

発明が解決しようとする課題 ところで、上記のような従来装置では、データバス４
が開放された時のみデータ転送が可能になる。このた
め、プロセッサがバスを開放する確率が高い場合には、
開放された間にデータ転送を行なうので、データ転送時
間がプロセッサの実効時間に隠れることになる。しかし
ながら、実際に数値演算を実行する場合には、プロセッ
サのメモリアクセスの頻度は非常に高く、バスはさほど
開放されないので、上記従来装置ではデータ転送時間を
隠すことは難しい。

本発明はこのような従来の問題点に鑑み、データ転送
時間のオーバーヘッドを軽減することのできるデータ転
送装置を提供することを目的とする。

課題を解決するための手段 本発明は、上記目的を達成するために、転送するデー
タのアドレスを記憶するアドレス記憶部と、このアドレ
ス記憶部を含むアドレス一致検索手段と、データの有効
性を示すバリッドビットを持ったデータ記憶部と、アド
レス一致検索手段が一致を検出したときにデータ記憶部
に対して書き込みを行なう書き込み制御装置と、外部か
らデータ転送指示信号を受けたときアドレス記憶部のア
ドレスを転送元アドレスバスに乗せる送出装置とを備
え、バリッドビットが立っている場合はデータ記憶部の
データの送出を行ない、立っていない場合は転送元デー
タバスの値を送出るようにしたものである。

また本発明は、転送するデータのアドレスの上限値お
よび下限値を記憶する記憶部と、上記上限値および下限
値と転送元アドレスバスの値とを比較する二つの比較器
からなるアドレス監視装置と、データの有効性を示すバ
リッドビットを持ったデータ記憶部と、アドレス監視装
置からの信号によりデータ記憶部に書き込みを行なう書
き込み制御装置と、上限値および下限値から転送すべき
アドレスを生成するアドレス生成部を有する送出装置と
を備え、外部からデータ転送指示信号を受けたときアド
レス生成部の値を転送元アドレスバスに乗せ、バリッド
ビットが立っている時はデータ記憶部の値を送出し、バ
リッドビットが立っていないときはデータバスの値を送
出するようにしたものである。

作用 本発明におけるデータ転送装置は前述した構成によ
り、一致検索手段がアドレス記憶部に書き込まれている
値と、アドレスバスの値との一致を検出すると、一致し
たアドレスに対応したデータ記憶部にデータバスの値を
書き込むとともにデータの有効性を示すバリッドビット
を立てる。またはアドレスバスの値が、書き込まれてい
る上限値より小さく、下限値より大きかった場合にデー
タバスの値を比較器の結果に対応するデータ記憶部に書
き込むとともにデータの有効性を示すバリッドビットを
立てる。またデータ転送指示信号を受けたときには、ア
ドレス記憶部の値またはアドレス生成部の値をアドレス
バスに乗せ、バリッドビットがたっていればデータ記憶
部の送出を行ない、立っていなければデータバスの値を
送出する。こりらの制御によりデータをデータ転送指示
信号が来るまでに予めデータ転送装置内部に取り込んで
おくことができ、より多くのデータ転送時間をプロセッ
サの実効時間を隠すことができる。

実施例 第１図は本発明の第１の実施例におけるデータ転送装
置の構成を示すものである。第１図において、11はデー
タ転送装置、12はデータバス、13はアドレスバス、13a
はアドレスバスの上位の値、13bはアドレスバスの下位
の値、14は転送先、15はアドレス記憶部、16は比較器、
17は書き込み制御装置、18は送出装置、19はデータ転送
指示信号、20はバリッドビット、21はデータ記憶部、22
はアドレス一致検索手段である。アドレス記憶部15とデ
ータ記憶部21とは１対１の対応関係を持っている。アド
レス一致検索手段22としてはダイレクトマップ型キャッ
シュなどで使われるものが採用されている。データ転送
装置11は、データバス12およびアドレスバス13を介して
メモリ23およびプロセッサ24に接続されている。データ
転送指示信号19はプロセッサ24から出力される。

次に上記第１の実施例の動作について説明する。アド
レス記憶部15に予め転送するデータのアドレスを入れて
おく。アドレスバス13の上位の値13aにより指定された
アドレス記憶部15の値とアドレスバスの下位の値13bと
を比較器16により比較し、一致したときに書き込み制御
回路17はデータバス12の値をデータ記憶部21に書き込む
とともにバリッドビット20を立てる。

またデータ転送指示信号19を受けたときに送出装置18
はアドレス記憶部15の値をアドレスバス13に乗せ、バリ
ッドビット20が立っている場合はデータ記憶部21のデー
タを送出し、バリッドビット20が立っていない場合はデ
ータバス12の値を送出する。

このように、転送するデータを予め転送装置11内に取
り込んでおき、取り込んでいないものだけを外部メモリ
から持ってくることにより、データ転送装置11の内部状
態にかかわらず、欠落なく、多くのデータ転送時間をプ
ロセッサの実効時間に隠したデータ転送を実現すること
ができる。

（実施例２） 第２図は本発明の第２の実施例におけるデータ転送装
置の構成を示すものである。第２図において、31はデー
タ転送装置、32はデータバス、33はアドレスバス、34は
転送先、35,36は比較器、37はアドレス上限値記憶部、3
8はアドレス下限値記憶部、39は書き込み制御装置、40
は送出装置、40a送出装置40内のアドレス生成部、41は
データ転送指示信号、42はバリッドビット、43はデータ
記憶部、44は二つの比較器35,36からなるアドレス監視
装置である。データ転送装置31は、データバス32および
アドレスバス33を介してメモリ45およびプロセッサ46に
接続されている。データ転送指示信号41はプロセッサ46
から出力される。

次に上記第２の実施例の動作について説明する。アド
レス上限値記憶部37およびアドレス下限値記憶部38に転
送するデータの上限値および下限値をそれぞれ入れてお
く。アドレスバス33の値とアドレス上限値記憶部37およ
びアドレス下限値記憶部38の値をそれぞれ比較器35,36
により同時に比較し、アドレス上限値記憶部37の値より
小さく、かつアドレス下限値記憶部38の値より大きい場
合に書き込み制御装置39はアドレスバス33の値とアドレ
ス上限値記憶部37の差により、データバス32の値をデー
タ記憶部43に書き込み、バリッドビット42を立てる。

送出装置40はアドレス下限値記憶部38から下限値を読
み出して送出装置40内のアドレス生成部40aに入れてお
き、データ転送指示信号41を受けたときには以下の動作
をアドレス生成部40aの値がアドレス上限値を越えるま
で繰り返す。すなわち、アドレス生成部40aの値をアド
レスバス33に乗せ、バリッドビット42が立っている場合
はデータ記憶部43のデータを送出し、バリッドビット42
が立っていない場合はデータバス32の値を送出し、アド
レス生成部40aの値に１を加える。このような動作をア
ドレス生成部40aの値がアドレス上限値を越えるまで繰
り返す。

このように、転送するデータを予めデータ転送装置31
内に取り込んでおき、取り込んでいないものだけを外部
メモリから持ってくることにより所定の範囲のデータ
を、欠落なく、多くのデータ転送時間をプロセッサの実
効時間に隠して転送することができる。

発明の効果 以上述べてきたように本発明におけるデータ転送装置
によれば、転送するデータを予め転送装置内に取り込ん
でおき、取り込んでいないものだけを外部メモリから持
ってくるため、より多くのデータ転送時間をプロセッサ
サイクルに隠して転送することができる。実際にマルチ
プロセッサシステムで数値計算を実行する場合にはデー
タ転送の頻度が非常に高いので、本発明のデータ転送装
置はマルチプロセッサシステムの高性能化を図る上で非
常に有用である。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるデータ転送装置
の概略ブロック図、第２図は本発明の第２の実施例にお
けるデータ転送装置の概略ブロック図、第３図は従来の
データ転送装置の概略ブロック図である。 11,31……データ転送装置、12,32……データバス、13,3
3……アドレスバス、13a……アドレスバス上位の値、13
b……アドレスバス下位の値、14,34……転送先、15……
アドレス記憶部、16,35,36……比較器、37……アドレス
上限値記憶部、38……アドレス下限値記憶部、17,39…
…書き込み制御装置、18,40……送出装置、40a……アド
レス生成部、19,41……データ転送指示信号、20,42……
バリッドビット、22……アドレス一致検索手段、21,43
……データ記憶部、44……アドレス監視装置、23,45…
…メモリ、24,46……プロセッサ。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】転送するデータのアドレスを記憶するアド
   レス記憶部と、前記アドレス記憶部を含むアドレス一致
   検索手段と、前記アドレス記憶部と１対１の対応を持ち
   データの有効性を示すバリッドビットを持ったデータ記
   憶部と、転送元データバスに接続されて前記一致検索手
   段が一致を検出したときに前記データ記憶部に対して書
   き込みを行なう書き込み制御装置と、外部からデータ転
   送指示信号を受けたときに前記アドレス記憶部のアドレ
   スを転送元アドレスバスに乗せ、前記バリッドビットが
   立っている場合は前記データ記憶部の送出を行ない、前
   記バリッドビットが立っていない場合は前記転送元デー
   タバスの値を送出する送出装置とを備えたデータ転送装
   置。
2. 【請求項２】転送するデータのアドレスの上限値および
   下限値を記憶する記憶部と、前記上限値および下限値と
   転送元アドレスバスの値とを比較する二つの比較器から
   なるアドレス監視装置と、データの有効性を示すバリッ
   ドビットを持ったデータ記憶部と、転送元データバスに
   接続されて前記アドレス監視装置からの信号により前記
   データ記憶部に書き込みを行なう書き込み制御装置と、
   前記上限値および下限値から転送すべきアドレスを生成
   するアドレス生成部を備え、外部からデータ転送指示信
   号を受けたときに前記アドレス生成部の値を前記転送元
   アドレスバスに乗せ、前記バリッドビットが立っている
   場合は前記データ記憶部の値を送出し、前記バリッドビ
   ットが立っていない場合は前記データバスの値を送出す
   る送出装置とを備えたデータ転送装置。