JP2833899B2 - Semiconductor read-only memory - Google Patents
Semiconductor read-only memoryInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は半導体読み出し専用メモ
リに関し、特にNAND型メモリセルを選択する読み出
し専用メモリに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor read-only memory, and more particularly to a read-only memory for selecting a NAND type memory cell.
【0002】[0002]
【従来の技術】従来では、図3,図5に示す様に、メモ
リセルに、ゲート電圧“H”でONし、“L”でOFF
となるエンハンスメント・トランジスタ(図3のトラン
ジスタ307a,307c,308a,308c、図5
のトランジスタ507a,507c,508a,508
c)と、常にON状態のディプレッション・トランジス
タ(図3のトランジスタ307b,308b、図5のト
ランジスタ507b,508b)とからなるメモリブロ
ック307,308,507,508を使用し、NAN
D型メモリセル構成を有している。2. Description of the Related Art Conventionally, as shown in FIGS. 3 and 5, a memory cell is turned on by a gate voltage "H" and turned off by a "L".
The enhancement transistors (transistors 307a, 307c, 308a, 308c in FIG. 3, FIG.
Transistors 507a, 507c, 508a, 508
c) and a memory block 307, 308, 507, 508 consisting of a depletion transistor (transistors 307b, 308b in FIG. 3, and transistors 507b, 508b in FIG. 5) which are always in the ON state.
It has a D-type memory cell configuration.
【0003】また、同一のデータ出力用信号線315,
515に、複数のNAND型メモリセル(メモリセルブ
ロック307,308,507,508)が、接続され
ている場合、エンハンスメント・トランジスタ313,
314,513,514により、メモリセルブロックの
選択を行う。Further, the same data output signal lines 315,
When a plurality of NAND type memory cells (memory cell blocks 307, 308, 507, 508) are connected to 515, the enhancement transistor 313,
At 314, 513 and 514, a memory cell block is selected.
【0004】図3において、入力信号301〜305の
線があり、これらの一つを入力とする8個のインバータ
があり、さらにインバータを介してメモリセルブロック
選択信号311,312を得ており、この線は各々エン
ハンスメント・トランジスタ313,314のゲートに
接続され、その他はメモリブロック307,308への
ゲート入力となる。さらにデータ出力用信号線315
が、トランジスタ313,314を介して、各々メモリ
ブロック307,308に接続されている。In FIG. 3, there are lines of input signals 301 to 305, there are eight inverters having one of them as an input, and further, memory cell block selection signals 311 and 312 are obtained through the inverters. This line is connected to the gates of the enhancement transistors 313 and 314, respectively, and the others are gate inputs to the memory blocks 307 and 308. Further, the data output signal line 315
Are connected to the memory blocks 307 and 308 via the transistors 313 and 314, respectively.
【0005】図5においては図3の回路に、6個のイン
バータと6個の2入力NANDゲート516とが付加さ
れている。その他は図3と同様である。In FIG. 5, six inverters and six two-input NAND gates 516 are added to the circuit of FIG. Others are the same as FIG.
【0006】次に、動作について説明する。まず、全て
のメモリセルのゲートに“H”信号を印加した状態で、
前記エンハンスメント・トランジスタ全てがONし、前
記デプレッション・トランジスタは常にON状態である
ことから、前記NAND型セルに電流が流れる。この状
態から、選択されるメモリセルのゲートのみ“L”にす
ると、選択されたメモリセルが、エンハンスメント・ト
ランジスタであればOFFとなり、電流が流れなくな
る。また、ディプレッション・トランジスタであればO
FFせず、電流が流れ続ける。この違いを感知し、半導
体読み出し専用メモリの出力が決まる。Next, the operation will be described. First, with the “H” signal applied to the gates of all memory cells,
Since all of the enhancement transistors are turned on and the depletion transistor is always on, a current flows through the NAND cell. In this state, when only the gate of the selected memory cell is set to “L”, if the selected memory cell is an enhancement transistor, it is turned off, and no current flows. Also, if it is a depletion transistor, O
The current continues to flow without FF. By sensing this difference, the output of the semiconductor read-only memory is determined.
【0007】また図3において、メモリセルのゲートに
は、選択とならない限り常に“H”信号が印加され続
け、セルのゲート酸化膜の破壊の原因となる。In FIG. 3, the "H" signal is always applied to the gate of the memory cell unless it is selected, causing the gate oxide film of the cell to be destroyed.
【0008】このため、メモリセルのゲートに加わるス
トレスを軽減させるために、図5においては、選択され
ないメモリセルブロック全てのメモリセルのゲートに加
わる電圧を“L”とすることにより、メモリセルのゲー
トに加わるストレスを軽減してやる回路構成となってい
る。Therefore, in order to reduce the stress applied to the gates of the memory cells, the voltage applied to the gates of all the memory cells in the unselected memory cell block is set to "L" in FIG. It has a circuit configuration that reduces the stress applied to the gate.
【0009】図4に図3の動作波形を、図6に図5の動
作波形を各々示す。FIG. 4 shows the operation waveform of FIG. 3, and FIG. 6 shows the operation waveform of FIG.
【0010】図4において、まずワード線309b,3
10bのみ“L”で、他のワード線は全て“H”であ
り、メモリブロック選択信号線311が“H”、312
が“L”の状態で、メモリセル307bが選択されてい
て、その状態から“L”となるワード線309c,31
0cに換わり、メモリブロック選択信号線311,31
2が反転し、メモリセル308cに選択が換わる時の波
形が示されている。Referring to FIG. 4, first, word lines 309b, 3
10b is “L”, all other word lines are “H”, and the memory block selection signal line 311 is “H”, 312
Is "L", the memory cell 307b is selected, and the word lines 309c, 31 which become "L" from that state are selected.
0c, the memory block selection signal lines 311 and 31
2 shows a waveform when 2 is inverted and the selection is switched to the memory cell 308c.
【0011】ここで、電源(VCC)のレベル401,
GNDのレベル402,半導体読み出し専用メモリ出力
403も示されている。Here, a power supply (VCC) level 401,
A GND level 402 and a semiconductor read-only memory output 403 are also shown.
【0012】図6では、メモリセル選択信号線511が
“H”で、512が“L”で、メモリセルブロック50
7が選択され、またワード線は非選択のメモリセルブロ
ック508につながるワード線510a〜510cが
“L”となり、選択ブロック507においては線509
bのみ“L”となっている。この状態からメモリブロッ
ク選択信号511,512が反転することにより、メモ
リセルブロック508が選択され、ブロック507につ
ながるワード線は全て“L”となり、メモリブロック5
08につながるワード線は選択されるセルにつながるワ
ード線508c以外全て“H”となる。In FIG. 6, when the memory cell selection signal line 511 is at "H" and 512 is at "L",
7 is selected, and the word lines 510a to 510c connected to the unselected memory cell block 508 are set to "L", and the line 509 is selected in the selected block 507.
Only b is “L”. When the memory block selection signals 511 and 512 are inverted from this state, the memory cell block 508 is selected, and all the word lines connected to the block 507 become "L", and the memory block 5
All the word lines connected to 08 become “H” except for the word line 508 c connected to the selected cell.
【0013】ここで、電源(VCC)のレベル601,
GNDのレベル602が、いずれも変動する。すなわち
ノイズが発生する。Here, a power supply (VCC) level 601,
Each of the GND levels 602 fluctuates. That is, noise occurs.
【0014】[0014]
【発明が解決しようとする課題】従来の図3の様な場合
には、メモリセルのゲートに選択されない限り常に
“H”信号、つまり電源VCCの電圧が印加された状態
となるので、メモリセルのゲートにストレスがかかり続
け、メモリセルのゲート酸化膜が破壊を起こしてしまう
という問題点がある。In the conventional case as shown in FIG. 3, the "H" signal, that is, the voltage of the power supply VCC is always applied unless the gate of the memory cell is selected. There is a problem that stress continues to be applied to the gate of the memory cell and the gate oxide film of the memory cell is broken.
【0015】また図5においては、選択されないメモリ
セルブロックにつながるワード線を全て“L”とするこ
とにより、図3の様なメモリセルのゲートにかかるスト
レスは軽減されるが、選択されるメモリセルブロック
が、切り換わる時の多数のワード線の充放電により、ノ
イズが発生し、それにより他の回路特に敏感なセンスア
ンプにこのノイズがまわり込み、誤動作を起こしたり、
入力系にまわり込み、入力レベルの悪化を起こすという
問題点がある。In FIG. 5, the stress applied to the gates of the memory cells as shown in FIG. 3 is reduced by setting all the word lines connected to the unselected memory cell blocks to "L". The charge and discharge of a large number of word lines when the cell block switches causes noise, which causes this noise to circulate to other circuits, particularly sensitive sense amplifiers, causing malfunctions,
There is a problem in that the signal goes around the input system and the input level is deteriorated.
【0016】本発明の目的は、前記問題点を解決し、ゲ
ートが破壊される心配がなく、ノイズも発生しないよう
にした半導体読み出し専用メモリを提供することにあ
る。It is an object of the present invention to provide a semiconductor read-only memory which solves the above-mentioned problems and does not cause a gate breakdown and does not generate noise.
【0017】[0017]
【課題を解決するための手段】本発明の半導体読み出し
専用メモリの構成は、メモリセルとして、しきい値の相
異なる少なくとも2種類のディプレッション・トランジ
スタを使用し、前記メモリセルを選択する場合、選択さ
れる前記メモリセルのトランジスタ・ゲートにつながる
ワード線をマイナス電位とし、かつそれ以外のワード線
を0Vとする手段を設けたことを特徴とする。According to the structure of the semiconductor read-only memory of the present invention, at least two types of depletion transistors having different thresholds are used as memory cells. And means for setting a word line connected to the transistor gate of the memory cell to a negative potential and setting the other word lines to 0V.
【0018】[0018]
【実施例】図1は本発明の一実施例の半導体読み出し専
用メモリを示す回路図である。FIG. 1 is a circuit diagram showing a semiconductor read-only memory according to an embodiment of the present invention.
【0019】図1において、本実施例の専用メモリは、
メモリブロック107,108とインバータとの間に、
降圧回路116をそれぞれ介在させている。その他の部
分は図3と同様である。In FIG. 1, the dedicated memory of this embodiment is
Between the memory blocks 107 and 108 and the inverter,
Step-down circuits 116 are interposed. Other parts are the same as those in FIG.
【0020】図1の様に、降圧回路116でしきい値を
調節して、ゲート電位が0VでONとなり、負電位でO
FFとなるディプレッション・トランジスタ107a,
107c,108a,108cと、閾値が充分負電位な
ため常にON状態のディプレッション・トランジスタ1
07b,108bにより、NAND型メモリセルを構成
している。また、この選択回路では、しきい値を調節し
たメモリセル107a,107c,108a,108c
のゲート電位が0VでON状態、負電位でOFFとなる
ことを利用するため、負電位が必要となり、そのため降
圧回路116を設けている。As shown in FIG. 1, the threshold value is adjusted by the step-down circuit 116, the gate is turned on when the gate potential is 0 V, and the gate potential is turned on when the gate potential is negative.
The depletion transistor 107a which becomes the FF,
107c, 108a, 108c and the depletion transistor 1 which is always ON because the threshold value is sufficiently negative.
07b and 108b constitute a NAND memory cell. Further, in this selection circuit, the memory cells 107a, 107c, 108a, 108c whose thresholds have been adjusted
A negative potential is required in order to utilize the fact that the gate potential is turned on when the gate potential is 0 V and turned off when the gate potential is negative. Therefore, a step-down circuit 116 is provided.
【0021】本実施例は、まず全メモリセルのゲート電
圧を0Vとすると、NAND型セル全てがON状態とな
り、電流が流れる。この状態で選択されるメモリセルの
ゲート電圧のみ負電位とすると、そのメモリセルが、し
きい値を調節したディプレッション・トランジスタ10
7a,107c,108a,108cであればOFFと
なり、電流が流れなくなり、しきい値が充分負電位であ
るディプレッション・トランジスタ107b,108b
であれば、ON状態のまま電流は流れる。この電流が、
流れるか流れないかの違いを感知し、半導体読み出し専
用メモリの出力を決定する。In this embodiment, when the gate voltage of all the memory cells is set to 0 V, all the NAND cells are turned on, and a current flows. Assuming that only the gate voltage of the memory cell selected in this state is a negative potential, the memory cell becomes the depletion transistor 10 whose threshold has been adjusted.
If it is 7a, 107c, 108a, 108c, it is turned off, no current flows, and the depletion transistors 107b, 108b whose thresholds are sufficiently negative potential
Then, the current flows in the ON state. This current is
By sensing the difference between flowing and not flowing, the output of the semiconductor read-only memory is determined.
【0022】図2に、図1のメモリセルがトランジスタ
107bからトランジスタ108cに換わる場合につい
て、波形により示す。FIG. 2 shows waveforms in a case where the memory cell of FIG. 1 is replaced with the transistor 107c from the transistor 107b.
【0023】まず、負電位となるワード線が出力信号線
109b,110bで、メモリセルブロック選択信号1
11が“H”で、信号線112が0Vで、メモリセルブ
ロック107が選択された状態から、負電位となるワー
ド線を、信号線109b,110bから信号線109
c,110cに換え、メモリブロック選択信号111,
112を反転させることにより、選択されるメモリセル
がメモリブロック108に換わる。First, the word lines having a negative potential are the output signal lines 109b and 110b, and the memory cell block selection signal 1
11 is “H”, the signal line 112 is at 0 V, and the memory cell block 107 is selected, and the word line having a negative potential is changed from the signal lines 109 b and 110 b to the signal line 109.
c, 110c, the memory block selection signals 111,
By inverting 112, the selected memory cell is replaced with the memory block 108.
【0024】以上、一導電型トランジスタをメモリセル
として用いた場合について述べたが、この他の実施例と
して、反導電型トランジスタを用いても同様の効果が得
られる。The case where the one-conductivity-type transistor is used as a memory cell has been described above. However, similar effects can be obtained by using an anti-conductivity-type transistor as another embodiment.
【0025】尚図2において、電源(VCC)のレベル
201と、GNDレベル202と、半導体読み出し専用
メモリ出力203と、降圧回路116の負の出力レベル
とが示されている。FIG. 2 shows a power supply (VCC) level 201, a GND level 202, a semiconductor read-only memory output 203, and a negative output level of the step-down circuit 116.
【0026】本実施例の読み出し専用メモリにおけるN
AND型メモリセルのセル選択回路は、メモリセルに加
わるゲート電圧が0VでONとなり、マイナス電位でO
FFとなる様にしきい値を調節したディプレッション・
トランジスタと、しきい値が充分負電位なため常にON
状態のディプレッション・トランジスタとをメモリセル
に使用し、選択されるメモリセルのゲートにつながるワ
ード線の電位をマイナス電位とし、それ以外のワード線
を全て0Vとする。N in the read-only memory of this embodiment
The cell selection circuit of the AND type memory cell turns on when the gate voltage applied to the memory cell is 0 V, and turns on when the gate potential is negative.
Depression with threshold adjusted to be FF
Always ON since transistor and threshold voltage are sufficiently negative
The depletion transistor in the state is used for a memory cell, the potential of a word line connected to the gate of the selected memory cell is set to a negative potential, and all other word lines are set to 0V.
【0027】[0027]
【発明の効果】以上説明した様に、本発明によれば、ワ
ード線レベルは選択されるメモリセルにつながるワード
線を除いて全て0Vとなるので、例えば図3で問題とな
っているメモリセルゲート破壊は、メモリセルのゲート
にストレスがかからないため生じず、信頼性が高くな
り、また図5においては、選択されるメモリセルブロッ
クの切り換え時におけるワード線の充放電によるノイズ
も、選択されるメモリセル以外につながるワード線を全
て“0”Vとすることにより、生じなくなり、このため
ワード線の充放電によるノイズのまわり込みが原因で起
きるセンスアンプの誤動作や、アドレスの入力レベルの
悪化等が起きなくなるという効果がある。As described above, according to the present invention, the word line level becomes 0 V except for the word line connected to the selected memory cell. Gate destruction does not occur because stress is not applied to the gate of the memory cell, thereby increasing reliability. In FIG. 5, noise due to charging and discharging of a word line when a selected memory cell block is switched is also selected. By setting all the word lines connected to other than the memory cells to “0” V, the occurrence does not occur. Therefore, malfunctions of the sense amplifier caused by noise wraparound due to charge / discharge of the word lines, deterioration of the address input level, and the like are caused. This has the effect that no longer occurs.
【図1】本発明の一実施例の半導体読み出し専用メモリ
を示す回路図である。FIG. 1 is a circuit diagram showing a semiconductor read-only memory according to one embodiment of the present invention.
【図2】図1の動作を示した波形図である。FIG. 2 is a waveform diagram showing the operation of FIG.
【図3】従来のメモリセル選択回路の一例を示す回路図
である。FIG. 3 is a circuit diagram showing an example of a conventional memory cell selection circuit.
【図4】図3の動作を示した波形図である。FIG. 4 is a waveform chart showing the operation of FIG.
【図5】従来のメモリセル選択回路の他例を示す回路図
である。FIG. 5 is a circuit diagram showing another example of a conventional memory cell selection circuit.
【図6】図5の動作を示した波形図である。FIG. 6 is a waveform chart showing the operation of FIG.
101〜105,301〜305,501〜505
入力信号 106,306,506 インバータ 107,108,307,308,507,508
メモリブロック 107a,107c,108a,108c ゲート電
圧0VでON,マイナス電位でOFFとなるディプレッ
ション・トランジスタ 107b,108b,307b,308b,507b,
508b しきい値が充分負電位であるディプレッシ
ョン・トランジスタ 109a〜109c,110a〜110c,309a〜
309c,310a〜310c,509a〜509c,
510a〜510c メモリセル選択信号線(ワード
線) 111,112,311,312,511,512
メモリセルブロック選択信号線 116 降圧回路 115 データ出力用信号線 307a,307c,308a,308c,507a,
507c,508a,508c,113,114,31
3,314,513,514 エンハンスメント・ト
ランジスタ 516 2NANDゲート 201,401,601 電源(VCC)のレベル 202,402,602 GNDのレベル 203,403,603 半導体読み出し専用メモリ
出力101-105, 301-305, 501-505
Input signals 106, 306, 506 Inverters 107, 108, 307, 308, 507, 508
Memory blocks 107a, 107c, 108a, 108c Depletion transistors 107b, 108b, 307b, 308b, 507b, which are turned on at a gate voltage of 0 V and turned off at a negative potential.
508b Depletion transistors 109a-109c, 110a-110c, 309a-
309c, 310a to 310c, 509a to 509c,
510a to 510c Memory cell selection signal lines (word lines) 111, 112, 311, 312, 511, 512
Memory cell block selection signal line 116 step-down circuit 115 data output signal line 307a, 307c, 308a, 308c, 507a,
507c, 508a, 508c, 113, 114, 31
3,314,513,514 Enhancement transistor 516 2NAND gate 201,401,601 Power supply (VCC) level 202,402,602 GND level 203,403,603 Semiconductor read-only memory output
Claims (2)
少なくとも2種類のディプレッション・トランジスタを
使用し、前記メモリセルを選択する場合、選択される前
記メモリセルのトランジスタ・ゲートにつながるワード
線をマイナス電位とし、かつそれ以外のワード線を0V
とする手段を設けたことを特徴とする半導体読み出し専
用メモリ。1. When at least two types of depletion transistors having different thresholds are used as memory cells and the memory cell is selected, a word line connected to a transistor gate of the selected memory cell is negatively charged. Potential and the other word lines at 0V
A semiconductor read-only memory, characterized by comprising means for:
列体からなる請求項1記載の半導体読み出し専用メモ
リ。2. The semiconductor read-only memory according to claim 1, wherein the memory cell comprises a series body of three transistors.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP887692A JP2833899B2 (en) | 1992-01-22 | 1992-01-22 | Semiconductor read-only memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP887692A JP2833899B2 (en) | 1992-01-22 | 1992-01-22 | Semiconductor read-only memory |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05198192A JPH05198192A (en) | 1993-08-06 |
JP2833899B2 true JP2833899B2 (en) | 1998-12-09 |
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ID=11704886
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Application Number | Title | Priority Date | Filing Date |
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JP887692A Expired - Lifetime JP2833899B2 (en) | 1992-01-22 | 1992-01-22 | Semiconductor read-only memory |
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JP (1) | JP2833899B2 (en) |
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- 1992-01-22 JP JP887692A patent/JP2833899B2/en not_active Expired - Lifetime
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