JP2830297B2 - Ｐｌｌ回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、データ例信号（例えばディジタル・オーデ
ィオ機器間でのデータ信号の授受に用いられるディジタ
ル・オーディオ・インターフェース信号等）を受信し、
受信信号に位相と周波数が同期した復調クロックを発生
させるPLL回路に関するものである。

従来の技術 第４図は、従来の復調クロック発生用PLL回路の例を
示す図である。

第３図において、307は電圧制御発振回路であり、印
加される電圧に比例した周波数の信号を発生する。308
は電圧制御発振回路307の出力を分周する分周回路であ
り、この分周回路308の出力が復調クロックである。302
は位相比較器であり、受信データ列信号301を基準入力
とし、分周回路308の出力である復調クロック309を可変
入力として両者の位相を比較し、データ列信号に対して
復調クロックの位相が進んだ場合にディスチャージ制御
信号312を出力し、逆にデータ列信号に対して復調クロ
ックの位相が遅れた場合にチャージ制御信号311を出力
する。303はチャージ・ポンプであり、ＰチャネルFET30
4とＮチャネルFET305とで構成され、ＰチャネルFET304
は位相比較器302の出力であるチャージ制御信号311によ
ってONとなり、ローパス・フィルタ306に電荷をチャー
ジする。一方、ＮチャネルFET305は位相比較器302の出
力であるディスチャージ制御信号312によってONとな
り、ローパス・フィルタ306から電荷をディスチャージ
する。306はローパス・フィルタであり、チャージ・ポ
ンプ303よって電荷のチャージあるいはディスチャージ
が行われることによる電圧変化を平滑化し、電圧制御発
振回路307に直流電圧を制御電圧として印加する。

上記のように構成された復調クロック発生用PLL回路
は、データ列信号301に対して復調クロック309の位相が
遅れたとき、位相比較器302のチャージ制御信号311が出
力され、これによってチャージ・ポンプのＰチャネルFE
T304がONとなり、ローパス・フィルタ306に電荷がチャ
ージされる。ローパス・フィルタ306は電荷がチャージ
されたことによる急激な電圧上昇変化を平滑化し、電圧
制御発振回路307への制御電圧314を上昇させ、これによ
って電圧制御発振回路307の発振周波数が上がり、復調
クロック309の位相が進むように動作する。逆に、デー
タ列信号301に対して復調クロック309の位相が進んだと
きには、位相比較器302のディスチャージ制御信号312が
出力され、これによってチャージ・ポンプのＮチャネル
FUT305がONとなり、ローパス・フィルタ306から電荷が
ディスチャージされる。ローパス・フィルタ306は電荷
がディスチャージされたことによる急激な電圧下降変化
を平滑化し、電圧制御発振回路307への制御電圧314を下
降させ、これによって電圧制御発振回路307の発振周波
数が下がり、復調クロック309の位相が遅れるように動
作する。

このように復調クロック309とデータ列信号301との位
相下が減少する様に動作し、位相差がなくなると、ロー
パス・フィルタ306の出力直流電圧が一定となる。この
状態をロック状態と呼び、ロック状態に引き込まれるま
での過程で、位相差が変化している状態をアンロック状
態と呼ぶ。

発明が解決しようとする課題 受信データ列信号を復調するには、データ列信号から
クロック成分を抽出し、前記抽出クロック成分に基づい
て発生した復調クロックによりデータを読み取る必要が
ある。

データを読み取るには、データ列信号の最大繰り返し
周波数の２倍の周波数で、かつ、データ列信号と所定の
位相関係の復調クロックが必要である。

このために、PLL回路の位相比較器の基準入力として
データ列信号を、また、位相比較器の可変入力として電
圧制御発振回路の出力信号をデータ列信号の最大繰り返
し周波数の２倍の周波数となる様分周した復調クロック
をそれぞれ入力し、位相比較器の出力によりチャージ・
ポンプ及びローパス・フィルタを介して電圧制御発振回
路を制御し、データ列信号に位相の一致した復調クロッ
クを電圧制御発振回路に発生させることが行われてい
る。

ところが、位相比較器の基準入力であるデータ列信号
の周波数と、可変入力である復調クロックの周波数（一
般に、電圧制御発振回路の発振周波数の整数分の１の周
波数）とが離れ過ぎ、両周波数の差が周波数引き込み範
囲（キャプチャレンジ）と呼ばれる所定範囲内にない場
合、位相比較器による電圧制御発振回路の制御は、復調
クロックとデータ列信号との位相差が減少する方向に行
われなくなり、いつまでもPLL回路は位相ロック状態と
はならないという問題があった。

上述のような問題は、PLL回路の周波数引き込み範囲
（キャプチャレンジ）を拡大することによって解決する
ことができるが、従来の様に基本的に位相比較器のみで
制御を行うPLL回路にはこれを満足させるに十分な周波
数引き込み能力を持ったものがなかった。

本発明の上記従来の問題を解消するものであり、実質
的にキャプチャレンジを拡大できるPLL回路を提供する
ことを目的とする。

課題を解決するための手段 上記目的を達成するために本発明のPLL回路は、電圧
制御発振回路と、電圧制御発振回路の出力を分周する分
周回路と、復調クロックとデータ列信号の位相を比較す
る位相比較器と、電圧制御発振回路の出力クロックとデ
ータ列信号の周波数を比較する周波数比較器と、制御回
路と、位相比較器あるいは周波数比較器の出力信号を選
択出力するセレクタと、チャージ・ポンプと、ローパス
・フィルタとを備え、周波数比較器には、データ列信号
の最大反転間隔内に、電圧制御発振回路の出力クロック
が何周期入るかを検出し、所定の数を越えた場合に、デ
ータ列信号に対して復調クロックの周波数が高く所定範
囲外と判定する構成としたものである。

また、本発明のPLL回路は、電圧制御発振回路と、電
圧制御発振回路の出力を分周する分周回路と、復調クロ
ックとデータ列信号の位相を比較する位相比較器と、電
圧制御発振回路の出力クロックとデータ列信号の周波数
を比較する周波数比較器と、制御回路と、位相比較器あ
るいは周波数比較器の出力信号を選択出力するセレクタ
と、チャージ・ポンプと、ローパス・フィルタとを備
え、周波数比較器は、データ列信号の最小反転間隔内
に、電圧制御発振回路の出力クロックが何周期入るかを
検出し、所定の数より小さい場合に、データ列信号に対
して復調クロックの周波数が低く所定範囲外へ判定する
構成としたものである。

作用 上記のように構成した本発明は、周波数比較器は、デ
ータ列信号の最大反転間隔内に電圧制御発振回路の出力
クロックが何周期入るかを検出し、所定の数を越えた場
合にデータ列信号に対して復調クロックの周波数が高く
所定範囲外と判定し、これに基づいて制御回路は、復調
クロックの周波数とデータ列信号の周波数との周波数差
が所定範囲内の場合には位相比較器の出力信号がセレク
タの選択出力となるように作用し、復調クロックの周波
数とデータ列信号の周波数との周波数差が所定範囲外の
場合には周波数比較器の出力信号が、セレクタの選択出
力となるように作用する。

また、本発明は、周波数比較器は、データ列信号の最
小反転間隔内に電圧制御発振回路の出力クロックが何周
期入るかを検出し、所定の数より小さい場合にデータ列
信号に対して復調クロックの周波数が低く所定範囲外へ
判定し、これに基づいて制御回路は、復調クロックの周
波数とデータ列信号の周波数との周波数差が所定範囲内
の場合には位相比較器の出力信号がセレクタの選択出力
となるように作用し、復調クロックの周波数とデータ列
信号の周波数との周波数差が所定範囲外の場合には周波
数比較器の出力信号が、セレクタの選択出力となるよう
に作用する。

実施例 以下に、本発明の一実施例であるデータ列信号に位相
と周波数が同期した復調クロックを発生させるPLL回路
について、図面とともに説明する。

（実施例１） 第１図に於て、110は電圧制御発振回路、111は電圧制
御発振回路110の出力を分周し復調クロック112を生成す
る分周回路、102は分周回路111の分周出力である復調ク
ロック112とデータ列信号101との位相を比較する位相比
較器、121は位相比較器102によるチャージ制御信号、12
2は位相比較器102によるディスチャージ制御信号、103
は電圧制御発振回路110の出力クロック130とデータ列信
号101とを比較し、復調クロックの周波数とデータ列信
号101との周波数差が所定範囲内であるかどうかを判定
するとともに周波数差に応じた信号を出力する周波数比
較器、123は周波数比較器103によるチャージ制御信号、
124は周波数比較器103によるディスチャージ制御信号、
104は周波数比較器103の出力信号であるチャージ制御信
号123及びディスチャージ制御信号124のどちらか一方が
論理レベル“H"となった場合に、セレクタ105への制御
信号125を論理レベル“H"とする制御回路、105は位相比
較器102の出力信号（チャージ制御信号121及びディスチ
ャージ制御信号（122）と、周波数比較器103の出力信号
（チャージ制御信号123及びディスチャージ制御信号12
4）とを入力し、制御回路104の出力信号125が論理レベ
ル“L"の場合には位相比較器102の出力信号を、論理レ
ベル“H"の場合には周波数比較器103の出力信号を、チ
ャージ制御信号及びディスチャージ制御信号として選択
出力するセレクタ、126はセレクタ105による選択出力で
あるチャージ制御信号、127はセレクタ105による選択出
力であるディスチャージ制御信号、106はセレクタ105の
出力信号であるチャージ制御信号126及びディスチャー
ジ制御信号127に基づいて電荷のチャージあるいはディ
スチャージを行うチャージ・ポンプ、109はチャージ・
ポンプ106の動作による電圧変化を平滑化し、電圧制御
発振回路110に制御電圧を印加するローパス・フィルタ
であり、詳細な動作説明を以下に行う。

第１図のように構成したPLL回路は、データ列信号101
の周波数と復調クロック112の周波数の差がPLL回路の周
波数引き込み範囲（キャプチャレンジ）外である場合
に、制御回路104は周波数比較器103の比較結果に基づい
て、周波数比較器103の出力信号であるチャージ制御信
号123及びディスチャージ制御信号124のどちらか一方が
論理レベル“H"となった場合に、制御信号125を論理レ
ベル“H"とし、セレクタ105の選択出力が周波数比較器1
03の出力信号となるように制御し、また、周波数比較器
103の出力信号であるチャージ制御信号123及びディスチ
ャージ制御信号124の両方が論理レベル“L"となった場
合に、制御信号125を論理レベル“L"とし、セレクタ105
の選択出力が位相比較器102の出力信号となるように制
御する。

上述の動作を、データ列信号101の周波数と復調クロ
ック112の周波数の差がPLL回路の周波数引き込み範囲
（キャプチャレンジ）内となり、周波数比較器103の比
較結果である制御信号123及び124に反映されるまで（す
なわち、周波数比較器103の比較結果である制御信号123
及び124の両方が定常的に論理レベル“L"となるまで）
繰り返す。

この場合のPLL回路の動作を以下に述べる。

データ列信号101に対して復調クロック112の周波数が
低く所定範囲外となったとか、予め定められた一定の時
間、周波数比較器103のチャージ制御信号123が論理レベ
ル“H"となり、これによって制御回路104は、セレクタ1
05の選択出力が周波数比較器103の出力信号となるよ
う、選択制御信号125は論理レベル“H"とする。

セレクタ105は、選択制御信号125の指示によって、選
択出力であるチャージ制御信号126、及びディスチャー
ジ制御信号127に、それぞれ周波数比較器103の出力信号
であるチャージ制御信号123及びディスチャージ制御信
号124を選び出力する。

上述の動作によって、チャージ・ポンプ106のＰチャ
ネルFET107に周波数比較器103のチャージ制御信号123
が、チャージ・ポンプ106のＮチャネルFET108に周波数
比較器103のディスチャージ制御信号124が与えられ、こ
の場合には周波数比較器103のチャージ制御信号123が論
理レベル“H"（ディスチャージ制御信号124は論理レベ
ル“L"）となっているためチャージ・ポンプ106のＰチ
ャネルFET107がONとなり、ローパス・フィルタ109に電
荷がチャージされる。

チャージされる電荷の量は、ＰチャネルFETがONとな
る時間幅と単調増加の関係にあるので、周波数比較器10
3の出力であるチャージ制御信号123によって電荷量が制
御される。

周波数比較器103からのチャージ制御信号123が論理レ
ベル“H"となる予め定められた一定の時間幅t_fcgは、位
相比較器102によるチャージ制御信号121の出力時間幅t
_fcgより長く設定する。

この場合にはデータ列信号101に対して復調クロック1
12の周波数が低く所定範囲外となっているため、位相比
較器102によるチャージ制御信号121の出力時間幅t
_fcgは、 ０＜t_fcg＜（位相比較周期） の範囲で変化している。よって、周波数比較器103から
のチャージ制御信号123が論理レベル“H"となる予め定
められた一定の時間幅t_fcgを、 （位相比較周期）＜t_fcg と設定する。

ローパス・フィルタ109は、電荷がチャージされたこ
とによる急激な電圧上昇変化を平滑化し、電圧制御発振
回路110への制御電圧を上昇させ、これによって電圧制
御発振回路110の発振周波数が上がり、復調クロック112
の周波数が高くなるように動作する。

一方、データ列信号101に対して復調クロック112の周
波数が高く所定範囲外となったとき、予め定められた一
定の時間、周波数比較器103のディスチャージ制御信号1
24が論理レベル“H"となり、これによって制御回路104
は、セレクタ105の選択出力が周波数比較器103の出力信
号となるよう、選択制御信号125を論理レベル“H"とす
る。

セレクタ105は、選択制御信号125の指示によって、選
択出力であるチャージ制御信号126及びディスチャージ
制御信号127に、それぞれ周波数比較器103の出力信号で
あるチャージ制御信号123及びディスチャージ制御信号1
24を選び出力する。

上述の動作によって、チャージ・ポンプ106のＰチャ
ネルFET107に周波数比較器103のチャージ制御信号123
が、チャージ・ポンプ106のＮチャネルFET108に周波数
比較器103のディスチャージ制御信号124が与えられ、こ
の場合には周波数比較器103のディスチャージ制御信号1
24が論理レベル“H"（チャージ制御信号123は論理レベ
ル“L"）となっているため、チャージ・ポンプ106のＮ
チャネルFET108がONとなり、ローパス・フィルタ109か
ら電荷がディスチャージされる。

ディスチャージされる電荷の量は、ＮチャネルFET108
がONとなる時間幅と単調増加の関係にあるので、周波数
比較器の出力であるディスチャージ制御信号124によっ
て電荷量が制御される。

周波数比較器103からのディスチャージ制御信号124が
論理レベル“H"となる予め定められた一定の時間幅t
_fdcgは、位相比較器102によるディスチャージ制御信号1
22の出力時間幅t_pdcgより長く設定する。

この場合にはデータ列信号101に対して復調クロック1
12の周波数が高く所定範囲外となっているため、位相比
較器102によるディスチャージ制御信号122の出力時間幅
t_pdcgは、 ０＜t_pdcg＜（位相比較周期） の範囲で変化している。よって、周波数比較器103から
のディスチャージ制御信号124が論理レベル“H"となる
予め定められた一定の時間幅t_fdcgを、 （位相比較周期）＜t_fdcg と設定する。

ローパス・フィルタ109は、電荷がディスチャージさ
れたことによる急激な電圧上昇変化を平滑化し、電圧制
御発振回路110への制御電圧を下降させ、これによって
電圧制御発振回路110の発振周波数が下がり、復調クロ
ック112の周波数が低くなるように動作する。

このように、データ列信号101の周波数と復調クロッ
ク112の周波数との差がPLL回路の周波数引き込み範囲
（キャプチャレンジ）外であれば、復調クロック112と
データ列信号101との周波数差が減少するように動作
し、周波数差が所定範囲内となると、以下に述べる位相
引き込みの動作に移行する。

データ列信号101の周波数と復調クロック112の周波数
との差がPLL回路の周波数引き込み範囲（キャプチャレ
ンジ）内となったときに、周波数比較器103の比較結果
に基づいて、制御回路104は、セレクタ105の選択出力が
位相比較器102の出力信号となるように制御する。

この場合のPLL回路の動作を以下に述べる。

データ列信号101に対して復調クロック112の位相が遅
れたとき、位相比較器102からチャージ制御信号121が出
力され、チャージ・ポンプ106のＰチャネルFET107がON
となり、ローパス・フィルタ109に電荷がチャージされ
る。

ローパス・フィルタ109は、電荷がチャージされたこ
とによる急激な電圧上昇変化を平滑化し、電圧制御発振
回路110への制御電圧を上昇させ、これによって電圧制
御発振回路110の発振周波数が上がり、復調クロック112
の位相が進むように動作する。

また、データ列信号101に対して復調クロック112の位
相が進んだとき、位相比較器102からディスチャージ制
御信号122が出力され、チャージ・ポンプ106のＮチャネ
ルFET108がONとなり、ローパス・フィルタ109から電荷
がディスチャージされる。

ローパス・フィルタ109は、電荷がディスチャージさ
れたことによる急激な電圧下降変化を平滑化し、電圧制
御発振回路110への制御電圧を下降させ、これによって
電圧制御発振回路110の発振周波数が下がり、復調クロ
ック112の位相が遅れるように動作する。

このようにデータ列信号101の周波数と復調クロック1
12の周波数との差がPLL回路の周波数引き込み範囲（キ
ャプチャレンジ）内であれば、復調クロック112とデー
タ列信号101との位相差が減少するように動作し、位相
差がなくなると、ローパス・フィルタ109の出力直流電
圧が一定となり、この時点で復調クロック112はデータ
列信号101の最大繰り返し周波数の２倍の周波数で、か
つ、データ列信号101と所定の位相関係となって安定す
る。

（実施例２） 第２図は、第１図における周波数比較器103の内部構
成を示す図であり、請求項２及び請求項３に記載の周波
数比較器の一実施例である。

第２図において、201は電圧制御発振回路（第１図に
おける電圧制御発振回路110）の出力クロック211（第１
図における130）とデータ列信号212（第１図における10
1）とを比較し、復調クロックの周波数とデータ列信号2
12との周波数差が所定範囲内であるかどうかを判定する
とともに、周波数差に応じたチャージ制御信号213及び
ディスチャージ制御信号214を出力する周波数比較器、2
02はデータ列信号212の立ち上がりエッジを検出し、デ
ータ列信号212の立ち上がりエッジと同時に立ち上が
り、一定時間t_rpw後に立ち下がるパルスを生成するエッ
ジ検出回路、203は電圧制御発振回路の出力クロック211
をクロックとして、データ列信号212が論理レベル“H"
の区間で計算動作を行い、エッジ検出回路202の出力パ
ルスによってその計数値をリセットするカウンタ、204
はデータ列信号212の極性を反転させるインバータ、205
はカウンタ203のカウント結果をデータ列信号212の立ち
下がりエッジのタイミングで保持するＤフリップ・フロ
ップ、206はデータ列信号212の最小反転間隔内に、本来
生成されるべき復調クロック（すなわち、データ列信号
212の２倍の周波数のクロック）を得るための電圧制御
発振回路の出力クロック211がN_minに入る場合に、N_min
−１を検出する検出回路、207はデータ列信号212の最大
反転間隔内に、本来生成されるべき復調クロック（すな
わち、データ列信号212の２倍の周波数のクロック）を
得るための電圧制御発振回路の出力クロック211がN_max
に入る場合に、N_max＋１を検出する検出回路、208は検
出回路206の出力信号225を基にチャージ制御信号213を
生成するチャージ制御回路、209は検出回路207の出力信
号226を基にディスチャージ制御信号214を生成するディ
スチャージ制御回路であり、詳細な動作説明を以下に行
う。

第２図のように構成した周波数検出器201は、データ
列信号212の最大反転間隔内に電圧制御発振回路の出力
クロック211が何周期入るかを検出し、所定の数を越え
た場合にデータ列信号212に対して復調クロックの周波
数が高く所定範囲外と判定し、また、データ列信号212
の最小反転間隔内に電圧制御発振回路の出力クロック21
1が何周期入るかを検出し、所定の数より小さい場合に
データ列信号に対して復調クロックの周波数が低く所定
範囲外と判定する。

この動作を第３図を用いて詳しく説明する。

第３図は周波数検出器の動作説明に供する波形図であ
る。

第３図において、ａはデータ列信号の一例であるディ
ジタル・オーディオ・インターフェース信号であり、Ａ
で示した部分が信号の最大反転間隔（3T）、Ｂで示した
部分が信号の最小反転間隔（1T）である。

但し、最大反転間隔は、ディジタル・オーディオ・イ
ンターフェース規格による伝送信号のデューティの規定
により、本来の間隔である3Tの108％まで長くなる得
る。また、最小反転間隔は前記指定により、本来の間隔
である1Tの80％で短くなり得る。

ｂは復調クロックであり、電圧制御発振回路の出力ク
ロックを２分周したクロックである。復調クロックはPL
L回路がクロック状態にあるとき、周期が1Tとなる。

C1,C2,C3は、周波数がほぼ完全に引き込まれた状態の
PLL回路における電圧制御発振回路の出力クロックであ
る。

但し、C1は、位相も完全に引き込まれている場合であ
り、C2,C3はどちらも位相が完全には引き込まれていな
い状態のPLL回路における電圧制御発振回路の出力クロ
ックである。

さて、データ列信号の最大反転間隔内に電圧制御発振
回路の出力くロックが何周期入るかを検出し、所定の数
を越えた場合にデータ列信号に対して復調クロックの周
波数が高く、所定範囲外と判定するわけであるが、この
場合の所定の数N_MAXは、最大反転間隔が本来の間隔であ
る3Tの108％まで長くなった場合を考えれば良く、N_MAX
は７である。よって、データ列信号の最大反転間隔内に
電圧制御発振回路の出力クロックが何周期入るかを検出
し、７より大きい場合にデータ列信号に対して復調クロ
ックの周波数が高く、所定範囲外と判定する。

例えば検出値が12〜14である場合、データ列信号に対
して復調クロックの周波数が２倍程度高く、所定範囲外
であると判定できる。

次に、データ列信号の最小反転間隔内に電圧制御発振
回路の出力クロックが何周期入るかを検出し、所定の数
より小さい場合にデータ列信号に対して復調クロックの
周波数が低く、所定範囲外と判定するわけであるか、こ
の場合の所定の数N_MINは、最小反転間隔が本来の間隔で
ある1Tの80％まで短くなった場合を考えれば良く、N_MIN
は１でる。よって、データ列信号の最小反転間隔内に電
圧制御発振回路の出力クロックが何周期はいるかを検出
し、１より小さい場合にデータ列信号に対して復調クロ
ックの周波数が低く、所定範囲外と判定する。

次に、第２図の構成における周波数検出器の動作を説
明する。

カウンタ203はカウント・イネーブル端子にデータ列
信号212が、クロック端子に第１図に示した電圧制御発
振回路110の出力クロック211（第１図における130）
が、リセット端子にエッジ検出回路202の出力信号221が
入力される。

エッジ検出回路202は、データ列信号212の立ち上がり
エッジを検出し、データ列信号212の立ち上がりエッジ
と同時に立ち上がり、一定時間t_rpw後に立ち下がるパル
スを生成する。ここで、エッジ検出回路202の出力パル
ス幅となる時間t_rpwは、カウンタ203のカウント値をリ
セットするに要する時間t_rmin以上で、かつ、可能な限
り短く設定される。

上述のように構成したのでカウンタ203は、データ列
信号212の論理レベル“H"の区間（但し、立ち上がりエ
ッジ後のt_rpw分の時間は除く）で、電圧制御発振回路の
出力クロック211の数を計数し、次に来る論理レベル
“H"の区間の最前縁（立ち上がりエッジから時間幅でt
_rpwの区間）で計数値をリセットする。

よって、カウンタ203のカウント値は、データ列信号2
12の最大反転間隔が論理レベル“H"に現われたときに最
大となり、また、データ列信号212の最小反転間隔が論
理レベル“H"に現われたときに最小となる。

但し、PLL回路が位相引き込み過程にある場合には、
データ列信号212と電圧制御発振回路の出力クロック211
は位相関係が一定とはならず、電圧制御発振回路の出力
クロック211の１周期の範囲で回転するため、カウンタ2
03のカウント値も、最大値（すなわち、データ列信号21
2の最大反転間隔が論理レベル“H"に現われたきのカウ
ント値）においても最小値（すなわち、データ列信号21
2の最小反転間隔が論理レベル“H"に現われたときのカ
ウント値）においても１カウントの幅を持つことにな
る。

よって、データ列信号212の最小反転間隔内及び最大
反転間隔内に、本来生成されるべき復調クロック（すな
わち、データ列信号の２倍の周波数のクロック）を得る
ための電圧制御発振回路の出力クロック211が何クロッ
ク入るかを考える場合に、最小値は１クロック少なく、
最大値は１クロック多く見積れば、PLL回路が位相引き
込み過程にある場合に、実際にカウンタ203が取り得る
カウント最小値、カウント最大値と一致する。これらを
それぞれ、N_min（最小カウント値）、N_max（最大カウン
ト値）とする。

Ｄフリップ・フロップ205は、カウンタ203のカウント
結果及びクロックとしてデータ列信号212をインバータ2
04によって反転させた信号223が入力され、よって、カ
ウンタ203のカウント結果をデータ列信号212の立ち下が
りエッジのタイミングで保持する。

検出回路206は、Ｄフリップ・フロップ205に保持され
たカウンタ203のカウント結果Ｎが、 Ｎ＜N_min であることを検出すると、電圧制御発振回路の発振周波
数が低いと判定し、Ｄフリップ・フロップ205にＮ＜N
_minとなったカウンタ結果が保持されている間、出力信
号225を論理レベル“H"とする。

チャージ制御回路208は、検出回路206の出力信号225
の立ち上がりエッジと同時に立ち上がり、予め定められ
た時間t_fcg後に立ち下がるチャージ制御信号213を生成
する。

ここで、予め定められた一定の時間幅t_fcgは、前述の
実施例１の説明で述べたように、位相比較器（第１図に
於ける102）によるチャージ制御信号（第１図に於ける1
21）の出力時間幅t_pcgより長く設定する。

この場合にはデータ列信号212に対して復調クロック
の周波数が低く所定範囲外となっているため、位相比較
器によるチャージ制御信号の出力時間幅t_pcgは、 ０＜t_pcg＜（位相比較周期） の範囲で変化している。

よって、チャージ制御信号213が論理レベル“H"とな
る予め定められた一定の時間幅t_fcgを、 （位相比較周期）＜t_fcg と設定する。

検出回路207は、Ｄフリップ・フロップ205に保持され
たカウンタ203のカウント結果Ｎが、 N_max＜Ｎ であることを検出すると、電圧制御発振回路の発振周波
数が高いと判定し、Ｄフリップ・フロップ205にN_max＜
Ｎとなったカウント結果が保持されている間、出力信号
226を論理レベル“H"とする。

ディスチャージ制御回路209は、検出回路207の出力信
号226の立ち上がりエッジと同時に立ち上がり、予め定
められた時間t_fdcg後に立ち下がるディスチャージ制御
信号214を生成する。

ここで、予め定められた一定の時間幅t_fdcgは、前述
の実施例１の説明で述べたように、位相比較器（第１図
における102）によるディスチャージ制御信号（第１図
における122）の出力時間幅t_pdcgより長く設定する。

この場合にはデータ列信号212に対して復調クロック
の周波数が高く所定範囲外となっているため、位相比較
器によるディスチャージ制御信号の出力時間幅t
_pdcgは、 ０＜t_pdcg＜（位相比較周期） の範囲で変化している。

よって、ディスチャージ制御信号214が論理レベル
“H"となる予め定められた一定の時間幅t_fdcgを、 （位相比較周期）＜t_fdcg と設定する。

このように、データ列信号212の周波数と復調クロッ
クの周波数との差がPLL回路の周波数引き込み範囲（キ
ャプチャレンジ）外であることを、データ列信号212の
周波数と電圧制御発振回路の発振周波数とを比較するこ
とによって検出し、さらに、周波数比較結果をもとに、
実施例１で示したPLL回路を復調クロックとデータ列信
号212との周波数差が減少するように動作させるための
信号を生成する。

発明の効果 以上説明したように、データ列信号の周波数と復調ク
ロックの周波数の差がPLL回路の周波数引き込み範囲
（キャプチャレンジ）外である場合に、周波数比較器が
これを検出し、周波数比較器による周波数引き込み動作
を行って、データ列信号の周波数と復調クロックの周波
数の差がPLL回路の周波数引き込み範囲内となるよう動
作するので、実質的な周波数引き込み範囲を拡大するこ
とが可能となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例であるPLL回路のブロッ
ク図、第２図は本発明の第２の実施例である周波数比較
器のブロック図、第３図は同実施例の動作説明に供する
波形図、第４図は従来のPLL回路の一例を示すブロック
図である。 101……データ列信号、102……位相比較器、103,201…
…周波数比較器、104……制御回路、105……セレクタ、
106……チャージ・ポンプ、107……ＰチャネルFET、108
……ＮチャネルFET、109……ローパス・フィルタ、110
……電圧制御発振回路、111……分周回路、112……復調
クロック、202……エッジ検出回路、203……カウンタ、
204……インバータ、205……Ｄフリップ・フロップ、20
6,207……検出回路、208……チャージ制御回路、209…
…ディスチャージ制御回路。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】データ列信号の復調クロックを発生する電
   圧制御発振回路と、 前記電圧制御発振回路の出力を分周する分周回路と、 前記分周回路の分周出力を可変入力とし、データ列信号
   を基準入力として両者の位相を比較し、位相差に応じた
   信号を出力する位相比較器と、 前記電圧制御発振回路に制御電圧を印加するための電荷
   をチャージあるいはディスチャージするチャージ・ポン
   プと、 前記チャージ・ポンプの動作による電圧変化を平滑化
   し、前記電圧制御発振回路に制御電圧を印加するローパ
   ス・フィルタとから構成されるPLL回路において、 データ列信号の最大反転間隔内に、前記電圧制御発振回
   路の出力クロックが何周期入るかを検出し、所定の数を
   超えた場合にデータ列信号に対して復調クロックの周波
   数が高く所定範囲外と判定するとともに予め定められた
   時間、周波数差に応じた信号を出力する周波数比較器
   と、 前記周波数比較器の判定結果に基づき、セレクタへの制
   御信号を生成する制御回路と、 前記位相比較器の出力信号及び前記周波数比較器の出力
   信号が入力され、前記制御回路の出力信号によって、何
   れか一方を前記チャージ・ポンプのチャージ動作及びデ
   ィスチャージ動作の制御を行う制御信号として選択出力
   するセレクタとを備え、 前記セレクタは、前記周波数比較器による比較結果が、
   復調クロックの周波数とデータ列信号の周波数との周波
   数差が所定範囲内となった場合に、前記制御回路の指示
   に基づいて前記位相比較器の出力信号を選択出力し、前
   記周波数比較器による比較結果が所定範囲外となった場
   合に、前記制御回路の指示に基づいて前記周波数比較器
   の出力信号を選択出力することを特徴とするPLL回路。
2. 【請求項２】データ列信号の復調クロックを発生する電
   圧制御発振回路と、 前記電圧制御発振回路の出力を分周する分周回路と、 前記分周回路の分周出力を可変入力とし、データ列信号
   を基準入力として両者の位相を比較し、位相差に応じた
   信号を出力する位相比較器と、 前記電圧制御発振回路に制御電圧を印加するための電荷
   をチャージあるいはディスチャージするチャージ・ポン
   プと、 前記チャージ・ポンプの動作による電圧変化を平滑化
   し、前記電圧制御発振回路に制御電圧を印加するローパ
   ス・フィルタとから構成されるPLL回路において、 データ列信号の最小反転間隔内に、前記電圧制御発振回
   路の出力クロックが何周期入るかを検出し、所定の数よ
   り小さい場合にデータ列信号に対して復調クロックの周
   波数が低く所定範囲外と判定するとともに予め定められ
   た時間、周波数差に応じた信号を出力する周波数比較器
   と、 前記周波数比較器の判定結果に基づき、セレクタへの制
   御信号を生成する制御回路と、 前記位相比較器の出力信号及び前記周波数比較器の出力
   信号が入力され、前記制御回路の出力信号によって、何
   れか一方を前記チャージ・ポンプのチャージ動作及びデ
   ィスチャージ動作の制御を行う制御信号として選択出力
   するセレクタとを備え、 前記セレクタは、前記周波数比較器による比較結果が、
   復調クロックの周波数とデータ列信号の周波数との周波
   数差が所定範囲内となった場合に、前記制御回路の指示
   に基づいて前記位相比較器の出力信号を選択出力し、前
   記周波数比較器による比較結果が所定範囲外となった場
   合に、前記制御回路の指示に基づいて前記周波数比較器
   の出力信号を選択出力することを特徴とするPLL回路。