JP2822969B2 - 集積回路マスクパターンの検証方法 - Google Patents
集積回路マスクパターンの検証方法Info
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- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路マスクパ
ターンの検証方法に関し、特に端子名が異なる等電位の
出力端子を複数個備えた機能ブロックを含む集積回路の
回路図と、その回路図に基づき作成された集積回路のマ
スクパターンとの一致を検証する集積回路マスクパター
ンの検証方法に関する。
ターンの検証方法に関し、特に端子名が異なる等電位の
出力端子を複数個備えた機能ブロックを含む集積回路の
回路図と、その回路図に基づき作成された集積回路のマ
スクパターンとの一致を検証する集積回路マスクパター
ンの検証方法に関する。
【０００２】
【従来の技術】一般に、集積回路の設計は、回路図に基
づいて集積回路のマスクパターンを作成することによっ
て行なわれる。このとき、作成されたマスクパターン
が、基本となる回路図と回路接続が等価であるかを検証
する必要がある。この検証には、集積回路の高密度集積
化に伴ってコンピュータが用いられ、作成されたマスク
パターンをデジタイズし、これに図形演算を施して抽出
した回路接続情報を回路図から抽出された回路接続情報
と比較照合することによって行なわれる。
づいて集積回路のマスクパターンを作成することによっ
て行なわれる。このとき、作成されたマスクパターン
が、基本となる回路図と回路接続が等価であるかを検証
する必要がある。この検証には、集積回路の高密度集積
化に伴ってコンピュータが用いられ、作成されたマスク
パターンをデジタイズし、これに図形演算を施して抽出
した回路接続情報を回路図から抽出された回路接続情報
と比較照合することによって行なわれる。
【０００３】しかし、回路図とマスクパターンとでは、
回路接続情報に異なった表現が用いられるので、直接比
較することはできない。例えば、特開平３−３８８５２
号「集積回路マスクパターンの検証方法」には、回路図
上の１つの抵抗素子がマスクパターン上では複数の抵抗
素子の組合せにより実現されている場合の処理方法とし
て、マスクパターンの抵抗素子に関する接続情報を抽出
し、各抵抗素子の両節点に２種類の指標のいずれかをそ
れぞれ付与し、各節点の接続状況に応じて分類した後、
マスクパターンの抵抗素子を縮退して、マスクパターン
の接続情報を回路図の接続情報に整合させる案が開示さ
れている。
回路接続情報に異なった表現が用いられるので、直接比
較することはできない。例えば、特開平３−３８８５２
号「集積回路マスクパターンの検証方法」には、回路図
上の１つの抵抗素子がマスクパターン上では複数の抵抗
素子の組合せにより実現されている場合の処理方法とし
て、マスクパターンの抵抗素子に関する接続情報を抽出
し、各抵抗素子の両節点に２種類の指標のいずれかをそ
れぞれ付与し、各節点の接続状況に応じて分類した後、
マスクパターンの抵抗素子を縮退して、マスクパターン
の接続情報を回路図の接続情報に整合させる案が開示さ
れている。
【０００４】また、機能ブロックを多数含む集積回路の
設計においては、複数の機能ブロックを駆動する駆動能
力の高い出力の機能ブロックが必要である。以下、この
ような駆動能力の高い機能ブロックを高駆動ブロックと
いう。図５は、高駆動ブロックとその他の機能ブロック
との配線の例を示す図である。図５に示すように、高駆
動ブロック１５の１つの出力端子２０から機能ブロック
１６〜１９の入力端子２１〜２４に配線するとき、出力
端子２０から節点２５までの出力配線２６は、出力負荷
に流れる全ての電流が集中するので早く損傷する。これ
を防止するために、高駆動ブロックの出力端子を複数設
けて配線を分割し、個々の配線の電流負荷を軽減するこ
とが行なわれる。図６は、１個のインバータ２で構成さ
れる高駆動ブロックの回路図で、１つの入力端子１と２
つの等電位の出力端子３および４を有する。この高駆動
ブロックを用いて設計された回路を図７に示す。この回
路は、図５の出力配線２６の電流負荷を軽減するため
に、高駆動ブロック２８の出力端子を、図６と同様に２
個の等電位の出力端子３，４とし、これらの出力端子
３，４から次段の機能ブロック１６，１７および１８，
１９にそれぞれ配線するものである。
設計においては、複数の機能ブロックを駆動する駆動能
力の高い出力の機能ブロックが必要である。以下、この
ような駆動能力の高い機能ブロックを高駆動ブロックと
いう。図５は、高駆動ブロックとその他の機能ブロック
との配線の例を示す図である。図５に示すように、高駆
動ブロック１５の１つの出力端子２０から機能ブロック
１６〜１９の入力端子２１〜２４に配線するとき、出力
端子２０から節点２５までの出力配線２６は、出力負荷
に流れる全ての電流が集中するので早く損傷する。これ
を防止するために、高駆動ブロックの出力端子を複数設
けて配線を分割し、個々の配線の電流負荷を軽減するこ
とが行なわれる。図６は、１個のインバータ２で構成さ
れる高駆動ブロックの回路図で、１つの入力端子１と２
つの等電位の出力端子３および４を有する。この高駆動
ブロックを用いて設計された回路を図７に示す。この回
路は、図５の出力配線２６の電流負荷を軽減するため
に、高駆動ブロック２８の出力端子を、図６と同様に２
個の等電位の出力端子３，４とし、これらの出力端子
３，４から次段の機能ブロック１６，１７および１８，
１９にそれぞれ配線するものである。
【０００５】図８は、図６の回路図の高駆動ブロックの
出力端子部のマスクパターンを示す図で、インバータ２
のマスクパターンは省略してある。第１金属配線パター
ン６は、図６の節点２７と電気的に等価である。電流
は、第１金属配線パターン６から節点８を経由して、出
力端子テキスト９の付加された第２金属配線パターン７
に流れる。また、出力端子テキスト１３への電流は、第
１金属配線パターン６から節点１１を経由して、出力端
子テキスト１３の付加された第２金属配線パターン１０
に流れる。このように、高駆動ブロックのマスクパター
ンの設計においては、等電位の複数の出力端子に対し
て、回路図上ではそれぞれ異なる端子名が付与される
が、一方、高駆動ブロックのマスクパターンと回路図と
の一致を検証するための回路接続情報には出力端子名が
１つずつしか存在しない。
出力端子部のマスクパターンを示す図で、インバータ２
のマスクパターンは省略してある。第１金属配線パター
ン６は、図６の節点２７と電気的に等価である。電流
は、第１金属配線パターン６から節点８を経由して、出
力端子テキスト９の付加された第２金属配線パターン７
に流れる。また、出力端子テキスト１３への電流は、第
１金属配線パターン６から節点１１を経由して、出力端
子テキスト１３の付加された第２金属配線パターン１０
に流れる。このように、高駆動ブロックのマスクパター
ンの設計においては、等電位の複数の出力端子に対し
て、回路図上ではそれぞれ異なる端子名が付与される
が、一方、高駆動ブロックのマスクパターンと回路図と
の一致を検証するための回路接続情報には出力端子名が
１つずつしか存在しない。
【０００６】図９は、機能ブロックの回路図とその機能
ブロックを実現する集積回路マスクパターンとの一致を
検証する従来の集積回路マスクパターンの検証方法の流
れ図である。
ブロックを実現する集積回路マスクパターンとの一致を
検証する従来の集積回路マスクパターンの検証方法の流
れ図である。
【０００７】従来は、まず、図６のような高駆動ブロッ
クの回路図を作成し（ステップＳ１２）、次に、この回
路図に基づいてマスクパターンを設計する（ステップＳ
１３）。また、これと並行してステップＳ１２で作成さ
れた高駆動ブロックの回路図から出力端子ノードを抽出
し（ステップＳ１４）、次に、抽出した出力端子ノード
中の出力端子間が等電位であるノード、例えば図６では
端子３および４、を抽出する（ステップＳ１５）。
クの回路図を作成し（ステップＳ１２）、次に、この回
路図に基づいてマスクパターンを設計する（ステップＳ
１３）。また、これと並行してステップＳ１２で作成さ
れた高駆動ブロックの回路図から出力端子ノードを抽出
し（ステップＳ１４）、次に、抽出した出力端子ノード
中の出力端子間が等電位であるノード、例えば図６では
端子３および４、を抽出する（ステップＳ１５）。
【０００８】複数個の等電位の出力端子３，４は、３ま
たは４のいずれか１個の出力端子を残して削除される
（ステップＳ１６）。そして次に、この出力端子の縮退
された回路図から回路接続情報が抽出される（ステップ
Ｓ１７）。
たは４のいずれか１個の出力端子を残して削除される
（ステップＳ１６）。そして次に、この出力端子の縮退
された回路図から回路接続情報が抽出される（ステップ
Ｓ１７）。
【０００９】次に、ステップＳ１３で設計された高駆動
ブロックのマスクパターンとステップＳ１７で抽出され
た回路接続情報とを比較照合する（ステップＳ１９）。
このとき、高駆動ブロックのマスクパターンには、図８
に示すように、端子名の異なる等電位の出力端子テキス
ト９（ＯＵＴ１），１３（ＯＵＴ２）など複数あるのに
対して、回路接続情報には、図６の出力端子３（ＯＵＴ
１）または４（ＯＵＴ２）のいずれか１個の出力端子し
かないので、このような出力端子が設計ミスによる本当
の不一致の端子とともにエラーとして検出される（ステ
ップＳ１９）。そこで、ステップＳ１９によりエラーが
検出されたときは、そのエラーが上述の等電位のために
縮退された出力端子による疑似エラーであるか、または
設計ミスによる不一致の本当のエラーであるかを調べて
（ステップＳ２０）、本当のエラーであればステップ１
３に戻って再びマスクパターンの設計からやり直し、縮
退された端子による疑似エラーのみであれば回路図とマ
スクパターンが一致したとして検証を終了していた。
ブロックのマスクパターンとステップＳ１７で抽出され
た回路接続情報とを比較照合する（ステップＳ１９）。
このとき、高駆動ブロックのマスクパターンには、図８
に示すように、端子名の異なる等電位の出力端子テキス
ト９（ＯＵＴ１），１３（ＯＵＴ２）など複数あるのに
対して、回路接続情報には、図６の出力端子３（ＯＵＴ
１）または４（ＯＵＴ２）のいずれか１個の出力端子し
かないので、このような出力端子が設計ミスによる本当
の不一致の端子とともにエラーとして検出される（ステ
ップＳ１９）。そこで、ステップＳ１９によりエラーが
検出されたときは、そのエラーが上述の等電位のために
縮退された出力端子による疑似エラーであるか、または
設計ミスによる不一致の本当のエラーであるかを調べて
（ステップＳ２０）、本当のエラーであればステップ１
３に戻って再びマスクパターンの設計からやり直し、縮
退された端子による疑似エラーのみであれば回路図とマ
スクパターンが一致したとして検証を終了していた。
【００１０】
【発明が解決しようとする課題】上述のように、高駆動
ブロックの複数の出力端子に対しては、比較照合のため
の回路図の回路接続情報が等電位の節点ごとに１つずつ
しか与えられないので、従来は、この回路図とマスクパ
ターンとの比較照合において回路接続情報が一致せず、
検出されたエラー中に縮退された端子による疑似エラー
が混在し、その疑似エラーの判定に、例えば機能ブロッ
ク当たり平均約１時間もの多大の工数と時間を要すると
いう問題点があった。
ブロックの複数の出力端子に対しては、比較照合のため
の回路図の回路接続情報が等電位の節点ごとに１つずつ
しか与えられないので、従来は、この回路図とマスクパ
ターンとの比較照合において回路接続情報が一致せず、
検出されたエラー中に縮退された端子による疑似エラー
が混在し、その疑似エラーの判定に、例えば機能ブロッ
ク当たり平均約１時間もの多大の工数と時間を要すると
いう問題点があった。
【００１１】本発明の目的は、上述の問題点を解消し、
回路接続情報とマスクパターンとの比較照合において、
縮退された端子による疑似エラーの混在を防止して検証
効率を向上することができる集積回路マスクパターンの
検証方法を提供することにある。
回路接続情報とマスクパターンとの比較照合において、
縮退された端子による疑似エラーの混在を防止して検証
効率を向上することができる集積回路マスクパターンの
検証方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明の集積回路マスク
パターンの検証方法は、集積回路のマスクパターンの回
路接続情報から等電位の複数の出力端子を検出する手順
と、集積回路のマスクパターンの検出された等電位の複
数の出力端子間に疑似素子パターンを挿入する手順と、
回路図の回路接続情報から等電位の複数の出力端子を検
出する手順と、回路図の検出された等電位の複数の出力
端子間に疑似素子を挿入する手順と、疑似素子パターン
を挿入された集積回路のマスクパターンと、疑似素子を
挿入された回路図とを比較照合して、集積回路のマスク
パターンが、回路図と等価であるか否かを検証する手順
とを備えたことを特徴とする。
パターンの検証方法は、集積回路のマスクパターンの回
路接続情報から等電位の複数の出力端子を検出する手順
と、集積回路のマスクパターンの検出された等電位の複
数の出力端子間に疑似素子パターンを挿入する手順と、
回路図の回路接続情報から等電位の複数の出力端子を検
出する手順と、回路図の検出された等電位の複数の出力
端子間に疑似素子を挿入する手順と、疑似素子パターン
を挿入された集積回路のマスクパターンと、疑似素子を
挿入された回路図とを比較照合して、集積回路のマスク
パターンが、回路図と等価であるか否かを検証する手順
とを備えたことを特徴とする。
【００１３】また、集積回路のマスクパターンの出力端
子間に挿入する疑似素子パターンを、配線パターンを分
割するように挿入するのが好ましい。
子間に挿入する疑似素子パターンを、配線パターンを分
割するように挿入するのが好ましい。
【００１４】また、集積回路のマスクパターンに挿入す
る疑似素子パターンを、出力端子間を接続する２つの配
線パターンの接続点の周囲を包囲して内側の領域と外側
の領域に分離するように挿入するのが好ましい。
る疑似素子パターンを、出力端子間を接続する２つの配
線パターンの接続点の周囲を包囲して内側の領域と外側
の領域に分離するように挿入するのが好ましい。
【００１５】また、挿入する疑似素子パターンは、抵抗
素子のパターンであることが好ましい。
素子のパターンであることが好ましい。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１７】図１は本発明による集積回路マスクパター
ンの検証方法の１実施例の流れ図、図２はステップＳ９
により抽出される回路接続情報の１例を回路図の形式で
表現した図、図３は疑似抵抗パターン１２の配置例を示
す図である。
ンの検証方法の１実施例の流れ図、図２はステップＳ９
により抽出される回路接続情報の１例を回路図の形式で
表現した図、図３は疑似抵抗パターン１２の配置例を示
す図である。
【００１８】図１の検証方法において、まず、異なる端
子名が付与された等電位の出力端子が２個以上存在す
る、例えば図６に示すような、高駆動ブロックを含む集
積回路の回路図を従来と同様にして作成する（ステップ
Ｓ１）。そして、この回路図に基づいて、一方では、図
８のようなマスクパターンを設計し（ステップＳ２）、
他方では出力端子ノードを抽出して（ステップＳ６）、
この出力端子ノード中の等電位ノード３，４を抽出する
（ステップＳ７）。
子名が付与された等電位の出力端子が２個以上存在す
る、例えば図６に示すような、高駆動ブロックを含む集
積回路の回路図を従来と同様にして作成する（ステップ
Ｓ１）。そして、この回路図に基づいて、一方では、図
８のようなマスクパターンを設計し（ステップＳ２）、
他方では出力端子ノードを抽出して（ステップＳ６）、
この出力端子ノード中の等電位ノード３，４を抽出する
（ステップＳ７）。
【００１９】次に、従来は、ステップＳ１６により、複
数個の等電位の出力端子のうち、１個の出力端子を残し
て他の端子を削除し、この出力端子の縮退された回路図
からステップＳ１７により回路接続情報を抽出していた
のに対して、本実施例においては、ステップＳ７で抽出
された等電位ノードの出力端子３，４間に、図２に示す
ように、疑似抵抗素子５を挿入して、ステップＳ１で作
成された回路図を修正し（ステップＳ８）、その後、こ
の修正された回路図に基づいて回路接続情報を抽出する
（ステップＳ９）。
数個の等電位の出力端子のうち、１個の出力端子を残し
て他の端子を削除し、この出力端子の縮退された回路図
からステップＳ１７により回路接続情報を抽出していた
のに対して、本実施例においては、ステップＳ７で抽出
された等電位ノードの出力端子３，４間に、図２に示す
ように、疑似抵抗素子５を挿入して、ステップＳ１で作
成された回路図を修正し（ステップＳ８）、その後、こ
の修正された回路図に基づいて回路接続情報を抽出する
（ステップＳ９）。
【００２０】同様にして、一方のステップＳ２により作
成されたマスクパターン、図８参照、からも出力端子を
抽出し（ステップＳ３）、さらに、そのうちの等電位ノ
ードの出力端子９，１３を抽出する（ステップＳ４）。
成されたマスクパターン、図８参照、からも出力端子を
抽出し（ステップＳ３）、さらに、そのうちの等電位ノ
ードの出力端子９，１３を抽出する（ステップＳ４）。
【００２１】次に、この抽出された等電位の出力端子
９，１３間に疑似抵抗パターン１２を挿入する（ステッ
プＳ５）。疑似抵抗パターンを挿入する操作は、例え
ば、出力端子テキスト用のレイアウトデータの入力と同
時に疑似抵抗パターンを挿入すればよく、マスクパター
ン設計のために余分な時間を必要とすることはない。図
３は、このようにして図８の高駆動ブロックの出力端子
テキストＯＵＴ１とＯＵＴ２との間に疑似抵抗パターン
１２が挿入された出力端子部分のマスクパターンの例を
示すものである。疑似抵抗パターン１２は、図３に示す
ように、出力端子テキストＯＵＴ２が付加されている第
２金属配線パターン１０上に、抵抗素子として認識する
レイアウト層を用いて、コンタクト１１と出力端子テキ
ストＯＵＴ２との間に、第２金属配線パターン１０を分
割するように挿入される。疑似抵抗パターン１２は、第
２金属配線パターン１０上とは限らず、等電位の出力端
子９，１３の間であれば、第２金属配線パターン１０上
と同様にして第２金属配線パターン７の上に設けられて
もよい。
９，１３間に疑似抵抗パターン１２を挿入する（ステッ
プＳ５）。疑似抵抗パターンを挿入する操作は、例え
ば、出力端子テキスト用のレイアウトデータの入力と同
時に疑似抵抗パターンを挿入すればよく、マスクパター
ン設計のために余分な時間を必要とすることはない。図
３は、このようにして図８の高駆動ブロックの出力端子
テキストＯＵＴ１とＯＵＴ２との間に疑似抵抗パターン
１２が挿入された出力端子部分のマスクパターンの例を
示すものである。疑似抵抗パターン１２は、図３に示す
ように、出力端子テキストＯＵＴ２が付加されている第
２金属配線パターン１０上に、抵抗素子として認識する
レイアウト層を用いて、コンタクト１１と出力端子テキ
ストＯＵＴ２との間に、第２金属配線パターン１０を分
割するように挿入される。疑似抵抗パターン１２は、第
２金属配線パターン１０上とは限らず、等電位の出力端
子９，１３の間であれば、第２金属配線パターン１０上
と同様にして第２金属配線パターン７の上に設けられて
もよい。
【００２２】ステップＳ５によりマスクパターンの等電
位の出力端子９，１３間に疑似抵抗パターン１２を挿入
し、ステップＳ９により回路図の回路接続情報を抽出す
ると、次に、この疑似抵抗パターン１２の挿入された図
３の高駆動ブロックのマスクパターンと、疑似抵抗素子
５の挿入された図２の回路の回路接続情報とを比較照合
する（ステップＳ１０）。このとき、前処理で高駆動ブ
ロックマスクパターンの第２金属配線パターン１０の領
域の疑似抵抗パターン１２より下方の部分の電気的ノー
ドはＯＵＴ２となり、疑似抵抗パターン１２より上方の
第２金属配線パターン１０の領域、第２金属配線パター
ン７および第１金属配線パターン６の電気的ノードはＯ
ＵＴ１となる。そして、ＯＵＴ１は、図３の上方向およ
び下方向に、ＯＵＴ２は、下方向に配線を引き出して他
の機能ブロックと接続することにより、マスクパターン
の接続関係と回路接続情報の接続関係とが一致する。
位の出力端子９，１３間に疑似抵抗パターン１２を挿入
し、ステップＳ９により回路図の回路接続情報を抽出す
ると、次に、この疑似抵抗パターン１２の挿入された図
３の高駆動ブロックのマスクパターンと、疑似抵抗素子
５の挿入された図２の回路の回路接続情報とを比較照合
する（ステップＳ１０）。このとき、前処理で高駆動ブ
ロックマスクパターンの第２金属配線パターン１０の領
域の疑似抵抗パターン１２より下方の部分の電気的ノー
ドはＯＵＴ２となり、疑似抵抗パターン１２より上方の
第２金属配線パターン１０の領域、第２金属配線パター
ン７および第１金属配線パターン６の電気的ノードはＯ
ＵＴ１となる。そして、ＯＵＴ１は、図３の上方向およ
び下方向に、ＯＵＴ２は、下方向に配線を引き出して他
の機能ブロックと接続することにより、マスクパターン
の接続関係と回路接続情報の接続関係とが一致する。
【００２３】このように、従来の等電位の出力端子の縮
退による疑似エラーが除去されるので、従来のように多
大の工数が費やされる疑似エラーの判定を行なう必要が
なくなり、ステップＳ１０の比較照合でエラーが検出さ
れれば、直ちにステップＳ２に戻ってマスクパターンの
設計をやり直し、エラーが検出されなければ、検証を終
了する（ステップＳ１１）。
退による疑似エラーが除去されるので、従来のように多
大の工数が費やされる疑似エラーの判定を行なう必要が
なくなり、ステップＳ１０の比較照合でエラーが検出さ
れれば、直ちにステップＳ２に戻ってマスクパターンの
設計をやり直し、エラーが検出されなければ、検証を終
了する（ステップＳ１１）。
【００２４】図４は、請求項３により、集積回路のマス
クパターンに挿入する疑似素子パターンを、出力端子間
の第１配線パターンと第２配線パターンとの接続点を囲
むように挿入する第２の実施例の疑似抵抗パターン１４
の配置例を示す図である。
クパターンに挿入する疑似素子パターンを、出力端子間
の第１配線パターンと第２配線パターンとの接続点を囲
むように挿入する第２の実施例の疑似抵抗パターン１４
の配置例を示す図である。
【００２５】図４において、疑似抵抗パターン１４は、
第１金属配線パターン６と第２金属配線パターン１０と
を接続するコンタクト１１を囲むように挿入される。し
たがって、ステップＳ１０において比較照合の前処理で
高駆動ブロックのマスクパターンの第２金属配線パター
ンと疑似抵抗パターンとの論理積を抵抗とすると、図４
の第２金属配線パターン１０上の疑似抵抗パターン１４
の外側の領域の電気的ノードはＯＵＴ２となり、第２金
属配線パターン１０上の疑似抵抗パターン１４の内側の
領域、第２金属配線パターン７及び第１金属配線パター
ン６の電気的ノードはＯＵＴ１となる。
第１金属配線パターン６と第２金属配線パターン１０と
を接続するコンタクト１１を囲むように挿入される。し
たがって、ステップＳ１０において比較照合の前処理で
高駆動ブロックのマスクパターンの第２金属配線パター
ンと疑似抵抗パターンとの論理積を抵抗とすると、図４
の第２金属配線パターン１０上の疑似抵抗パターン１４
の外側の領域の電気的ノードはＯＵＴ２となり、第２金
属配線パターン１０上の疑似抵抗パターン１４の内側の
領域、第２金属配線パターン７及び第１金属配線パター
ン６の電気的ノードはＯＵＴ１となる。
【００２６】このように、集積回路のマスクパターンに
挿入する疑似素子パターン１４を、出力端子間の第１配
線パターン６と第２配線パターン１０との接続点１１を
囲むように挿入すると、ノードＯＵＴ２の領域から図の
上下両方向に配線を引き出すことができるので、前述の
第１実施例のように一方の配線パターンの端部付近に挿
入する場合よりも、機能ブロック間の配線の自由度が大
きくなり、集積回路の集積度を向上することができる。
挿入する疑似素子パターン１４を、出力端子間の第１配
線パターン６と第２配線パターン１０との接続点１１を
囲むように挿入すると、ノードＯＵＴ２の領域から図の
上下両方向に配線を引き出すことができるので、前述の
第１実施例のように一方の配線パターンの端部付近に挿
入する場合よりも、機能ブロック間の配線の自由度が大
きくなり、集積回路の集積度を向上することができる。
【００２７】また、疑似素子パターンとしては、等電位
の複数の端子を区別する目的のみであれば、コンデン
サ、ダイオードなど、抵抗素子以外の素子のパターンで
あってもよいが、回路接続情報を用いて回路のシミュレ
ーションなどを行なう場合は、正常な動作が期待できな
いので、抵抗素子のパターンを用いるのが最も良い。
の複数の端子を区別する目的のみであれば、コンデン
サ、ダイオードなど、抵抗素子以外の素子のパターンで
あってもよいが、回路接続情報を用いて回路のシミュレ
ーションなどを行なう場合は、正常な動作が期待できな
いので、抵抗素子のパターンを用いるのが最も良い。
【００２８】
【発明の効果】上述のように本発明は、集積回路の回路
設計図から作成されたマスクパターンと回路図との双方
の回路接続情報に、異なる端子名の付与された等電位の
出力端子間に疑似素子を挿入することにより、疑似エラ
ーの発生を防止することが可能となり、疑似エラーの判
定を行なう手順を省略して、集積回路マスクパターンの
検証時間を短縮できる効果がある。
設計図から作成されたマスクパターンと回路図との双方
の回路接続情報に、異なる端子名の付与された等電位の
出力端子間に疑似素子を挿入することにより、疑似エラ
ーの発生を防止することが可能となり、疑似エラーの判
定を行なう手順を省略して、集積回路マスクパターンの
検証時間を短縮できる効果がある。
【００２９】また、集積回路のマスクパターンの出力端
子間の配線パターンを分割するように疑似素子パターン
を挿入することにより、疑似素子パターンの挿入処理を
簡単に行なうことができる効果がある。
子間の配線パターンを分割するように疑似素子パターン
を挿入することにより、疑似素子パターンの挿入処理を
簡単に行なうことができる効果がある。
【００３０】また、集積回路のマスクパターンの等電位
の出力端子間の２つの配線パターンの接続点を囲むよう
にして疑似素子パターンを挿入することにより、配線パ
ターンの設計の自由度を増加し、集積度を向上できる効
果がある。
の出力端子間の２つの配線パターンの接続点を囲むよう
にして疑似素子パターンを挿入することにより、配線パ
ターンの設計の自由度を増加し、集積度を向上できる効
果がある。
【図１】本発明の１実施例の流れ図である。
【図２】ステップＳ９により抽出された回路接続情報の
１例を回路図の形式で表現した図である。
１例を回路図の形式で表現した図である。
【図３】第１実施例の疑似抵抗パターン１２の配置例を
示す図である。
示す図である。
【図４】第２実施例の疑似抵抗パターン１４の配置例を
示す図である。
示す図である。
【図５】高駆動ブロックとその他の機能ブロック間の配
線の例を示す図である。
線の例を示す図である。
【図６】１個のインバータ２で構成される高駆動ブロッ
クの回路図である。
クの回路図である。
【図７】図６の高駆動ブロックを用いて設計された回路
を示す図である。
を示す図である。
【図８】図６の高駆動ブロックの出力端子部のマスクパ
ターンを示す図である。
ターンを示す図である。
【図９】従来の集積回路マスクパターンの検証方法の流
れ図である。
れ図である。
１ 入力端子 ２ インバータ ３，２０ 出力端子ＯＵＴ１ ４ 出力端子ＯＵＴ２ ５ 疑似抵抗素子 ６ 第１金属配線パターン ７，１０ 第２金属配線パターン ８，１１ コンタクトパターン ９，１３ 出力端子パターン １２，１４ 疑似抵抗パターン １５，２８ 高駆動ブロック １６〜１９ 機能ブロック ２１〜２４ 入力端子ＩＮ１ ２５，２７ 節点 ２６ 機能ブロック間配線 Ｓ１〜Ｓ２０ ステップ
Claims (4)
- 【請求項１】 回路図に基づいて作成された集積回路の
マスクパターンと前記回路図から抽出された回路接続情
報とを比較照合し、前記集積回路のマスクパターンが前
記回路図と等価であるか否かを検証する集積回路マスク
パターンの検証方法において、 前記集積回路のマスクパターンの回路接続情報から等電
位の複数の出力端子を抽出する手順と、 前記集積回路のマスクパターン上の抽出された等電位の
複数の出力端子間に疑似素子パターンを挿入する手順
と、 前記回路図の回路接続情報から等電位の複数の出力端子
を抽出する手順と、 前記回路図上の抽出された等電位の複数の出力端子間に
疑似素子を挿入する手順と、 前記疑似素子パターンを挿入された集積回路のマスクパ
ターンと、前記疑似素子を挿入された回路図とを比較照
合して、前記集積回路のマスクパターンが、前記回路図
と等価であるか否かを検証する手順とを備えたことを特
徴とする集積回路マスクパターンの検証方法。 - 【請求項２】 前記集積回路のマスクパターンに挿入す
る疑似素子パターンを、等電位の出力端子間の配線パタ
ーンを分割するように挿入する手順を有する請求項１に
記載の集積回路マスクパターンの検証方法。 - 【請求項３】 前記集積回路のマスクパターンに挿入す
る疑似素子パターンを、等電位の出力端子間を接続する
２つの配線パターンの接続点の周囲を包囲して内側の領
域と外側の領域に分離するように挿入する手順を有する
請求項１に記載の集積回路マスクパターンの検証方法。 - 【請求項４】 疑似素子パターンが抵抗素子のパターン
である請求項１、２または３のいずれか１項に記載の集
積回路マスクパターンの検証方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1316196A JP2822969B2 (ja) | 1996-01-29 | 1996-01-29 | 集積回路マスクパターンの検証方法 |
| US08/789,490 US6216253B1 (en) | 1996-01-27 | 1997-01-27 | Method and apparatus for verifying and electrical configuaration using a psuedo-element pattern |
| EP97101393A EP0786731A3 (en) | 1996-01-29 | 1997-01-29 | Method and apparatus for verifying an electrical configuration using a pseudo-element pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1316196A JP2822969B2 (ja) | 1996-01-29 | 1996-01-29 | 集積回路マスクパターンの検証方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09204456A JPH09204456A (ja) | 1997-08-05 |
| JP2822969B2 true JP2822969B2 (ja) | 1998-11-11 |
Family
ID=11825457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1316196A Expired - Fee Related JP2822969B2 (ja) | 1996-01-27 | 1996-01-29 | 集積回路マスクパターンの検証方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6216253B1 (ja) |
| EP (1) | EP0786731A3 (ja) |
| JP (1) | JP2822969B2 (ja) |
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| WO2000067302A1 (fr) * | 1999-04-28 | 2000-11-09 | Nikon Corporation | Procede d'exposition, dispositif d'exposition, systeme d'exposition, masque et procede de fabrication de composants |
| US11934094B2 (en) | 2021-03-23 | 2024-03-19 | International Business Machines Corporation | Mask fingerprint using mask sensitive circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3818330A (en) * | 1972-08-17 | 1974-06-18 | Hitachi Ltd | Device having a bridge circuit for detecting faults in an electric network |
| JP2695160B2 (ja) * | 1987-04-30 | 1997-12-24 | 株式会社日立製作所 | 任意形状抵抗体の端子間抵抗計算方法 |
| JPH0338852A (ja) | 1989-07-05 | 1991-02-19 | Dainippon Printing Co Ltd | 集積回路マスクパターンの検証方法 |
| JPH0833653B2 (ja) | 1989-11-09 | 1996-03-29 | ローム株式会社 | マスクパターン検証方法 |
| EP0457449A1 (en) * | 1990-04-27 | 1991-11-21 | Fujitsu Limited | Semiconductor device having via hole and method of producing the same |
| JPH04128974A (ja) | 1990-09-20 | 1992-04-30 | Nec Corp | 回路接続検証方法 |
| JP2715770B2 (ja) * | 1991-12-26 | 1998-02-18 | 日本電気株式会社 | 時定数検出回路及び時定数調整回路 |
| JP2530080B2 (ja) * | 1992-03-14 | 1996-09-04 | 株式会社東芝 | 半導体製造装置の評価装置およびその評価方法 |
| JP3122297B2 (ja) * | 1993-12-28 | 2001-01-09 | 株式会社東芝 | 半導体装置 |
| US5610832A (en) * | 1994-11-22 | 1997-03-11 | Mentor Graphics Corporation | Integrated circuit design apparatus with multiple connection modes |
| JP2701765B2 (ja) * | 1994-12-28 | 1998-01-21 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR0185298B1 (ko) * | 1995-12-30 | 1999-04-15 | 김주용 | 반도체 소자의 콘택홀 매립용 플러그 형성방법 |
-
1996
- 1996-01-29 JP JP1316196A patent/JP2822969B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-27 US US08/789,490 patent/US6216253B1/en not_active Expired - Fee Related
- 1997-01-29 EP EP97101393A patent/EP0786731A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US6216253B1 (en) | 2001-04-10 |
| EP0786731A2 (en) | 1997-07-30 |
| JPH09204456A (ja) | 1997-08-05 |
| EP0786731A3 (en) | 2000-05-03 |
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