JPH031546A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH031546A JPH031546A JP13542889A JP13542889A JPH031546A JP H031546 A JPH031546 A JP H031546A JP 13542889 A JP13542889 A JP 13542889A JP 13542889 A JP13542889 A JP 13542889A JP H031546 A JPH031546 A JP H031546A
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Landscapes
- Junction Field-Effect Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、化合物半導体を用いた電界効果トランジスタ
に関し、特に、InPを電流チャネル層としたベテロ接
合を有する電界効果トランジスタに関する。
に関し、特に、InPを電流チャネル層としたベテロ接
合を有する電界効果トランジスタに関する。
従来の技術
InPは、電子の飽和速度がGaAsよりも速く、且つ
熱伝導率が大きく、衝突イオン化傾数が小さい等の特徴
を持つ化合物半導体であり、高周波帯での高速・高出力
の電界効果トランジスタ(以下FETとする)に適した
半導体材料であることがら、これまで多くの構造のFE
Tが試みられている。
熱伝導率が大きく、衝突イオン化傾数が小さい等の特徴
を持つ化合物半導体であり、高周波帯での高速・高出力
の電界効果トランジスタ(以下FETとする)に適した
半導体材料であることがら、これまで多くの構造のFE
Tが試みられている。
発明が解決しようとする課題
しかしながら、金属とInPとのショットキーバリアバ
イトは通常0.3〜0.4eVと低(、GaAsでは実
用化されているショットキー接合ゲートFETではゲー
トリーク電流が大きいという課題がある。
イトは通常0.3〜0.4eVと低(、GaAsでは実
用化されているショットキー接合ゲートFETではゲー
トリーク電流が大きいという課題がある。
また、金属/絶縁体/半導体(旧S ) FET構造に
おいてはInPと絶縁体界面の界面準位密度の低い適当
な絶縁体がなく、これまで良好な特性の旧5FETは作
られていない。
おいてはInPと絶縁体界面の界面準位密度の低い適当
な絶縁体がなく、これまで良好な特性の旧5FETは作
られていない。
In、A11−XA5(x=0.52)はInPと格子
整合し、しかも周知の分子線エピタキシャル結晶成長法
(以下14BE法とする)を使って容易にInP上にエ
ピタキシャル成長できる為に、アンドープのInXAl
□−、As(x−0,52)はInP Mis FET
のゲート絶縁層として使える可能性がある。ところが、
混晶比Xがx=0.25ではショットキーバリアバイト
が0.8eV程度しがなく、ゲート絶縁層として使うに
はリーク電流が大きいという欠点がある。
整合し、しかも周知の分子線エピタキシャル結晶成長法
(以下14BE法とする)を使って容易にInP上にエ
ピタキシャル成長できる為に、アンドープのInXAl
□−、As(x−0,52)はInP Mis FET
のゲート絶縁層として使える可能性がある。ところが、
混晶比Xがx=0.25ではショットキーバリアバイト
が0.8eV程度しがなく、ゲート絶縁層として使うに
はリーク電流が大きいという欠点がある。
近年、この課題を解決する為に、In、A I 1−x
Asの混晶比Xをx=0.43まで小さくしてショット
キーバリアバイト高くしたInP MIS FETが報
告された( C,M、HANSON etal 、、
IEEE Electron DeviceLett
ers、 EDL−8,P5:3〜54.1987 >
。
Asの混晶比Xをx=0.43まで小さくしてショット
キーバリアバイト高くしたInP MIS FETが報
告された( C,M、HANSON etal 、、
IEEE Electron DeviceLett
ers、 EDL−8,P5:3〜54.1987 >
。
ところが、この場合には、InPとInxA11−xA
s(x:0.43)は格子不整合となり、InPとIn
XA I 1−、Asとのへテロ界面で格子定数の差か
ら結晶中に転位欠陥が生じFET特性の変動、不安定性
が新たな課題となる。
s(x:0.43)は格子不整合となり、InPとIn
XA I 1−、Asとのへテロ界面で格子定数の差か
ら結晶中に転位欠陥が生じFET特性の変動、不安定性
が新たな課題となる。
本発明は従来の上記実情に鑑みてなされたものであり、
従って発明の目的は、従来の技術に内在する上記課題を
解決することを可能とした新規な電界効果トランジスタ
を提供することにある。
従って発明の目的は、従来の技術に内在する上記課題を
解決することを可能とした新規な電界効果トランジスタ
を提供することにある。
発明の従来技術に対する相違点
上述した従来のInP FETに対して、本発明では、
InPとの界面で結晶に転移欠陥が生じなく、ショット
キーバリアバイトが高出力FETに使用可能なほど充分
に高いゲート絶縁層材料としてInAsの薄膜とAlA
sの薄膜を交互に積層した超格子を使うという相違点を
有する。
InPとの界面で結晶に転移欠陥が生じなく、ショット
キーバリアバイトが高出力FETに使用可能なほど充分
に高いゲート絶縁層材料としてInAsの薄膜とAlA
sの薄膜を交互に積層した超格子を使うという相違点を
有する。
課題を解決するための手段
前記目的を達成する為に、本発明に係る電界効果トラン
ジスタは、InPを電流チャネル層とし、該電流チャネ
ル層上にAlAs薄膜とInAs薄膜を交互に積層し、
隣り合う該AlAsの膜圧(lと該InAsの膜圧L2
の比tz/l+が上層に向かって減少するように構成さ
れる。
ジスタは、InPを電流チャネル層とし、該電流チャネ
ル層上にAlAs薄膜とInAs薄膜を交互に積層し、
隣り合う該AlAsの膜圧(lと該InAsの膜圧L2
の比tz/l+が上層に向かって減少するように構成さ
れる。
)4BE法または有機金属気相成長法(以下MOCVD
法とする)を用いると、格子定数の異なる化合物半導体
薄膜を結晶中に転位欠陥が発生し始める臨界膜厚を越え
ない厚さで交互に積層していくことにより、その薄膜内
に転位欠陥を発生させることなく、積層して、エピタキ
シャル成長できることが近年明らかになってきている。
法とする)を用いると、格子定数の異なる化合物半導体
薄膜を結晶中に転位欠陥が発生し始める臨界膜厚を越え
ない厚さで交互に積層していくことにより、その薄膜内
に転位欠陥を発生させることなく、積層して、エピタキ
シャル成長できることが近年明らかになってきている。
このことを用いて、格子定数の差が約7%であるInA
sとAlAsの薄膜でも約25人程度の厚さ以下であれ
ば転位欠陥を発生させずに交互に積層させることができ
る。また、InPと格子整合するInJ I 1−XA
SのIn組成Xはx=0.52であるが、このIn、A
l1−11Asと等価な化合物半導体をInAsとAl
Asの薄膜を交互に積層させた超格子で作ることができ
る。即ち、InAsの薄膜の厚さtlとAlAsの薄膜
の厚さL2の比tr/hが0.5210.48#1.0
8とすれば、これらを交互に積層した超格子はIng、
52caO4BAsと等価となり、その平均的な格子
定数はInPの格子定数と一致すると見なせる。従って
、InP旧S FETの電流チャネル層であるInP層
の上にこの超格子を成長させれば、InP層と超格子の
界面でミスフィツト転位の発生を防ぐことができる。
sとAlAsの薄膜でも約25人程度の厚さ以下であれ
ば転位欠陥を発生させずに交互に積層させることができ
る。また、InPと格子整合するInJ I 1−XA
SのIn組成Xはx=0.52であるが、このIn、A
l1−11Asと等価な化合物半導体をInAsとAl
Asの薄膜を交互に積層させた超格子で作ることができ
る。即ち、InAsの薄膜の厚さtlとAlAsの薄膜
の厚さL2の比tr/hが0.5210.48#1.0
8とすれば、これらを交互に積層した超格子はIng、
52caO4BAsと等価となり、その平均的な格子
定数はInPの格子定数と一致すると見なせる。従って
、InP旧S FETの電流チャネル層であるInP層
の上にこの超格子を成長させれば、InP層と超格子の
界面でミスフィツト転位の発生を防ぐことができる。
その後、徐々にこの超格子におけるt+/12を減らす
方向、即ちInAs薄膜の割合を減らすことにより、超
格子の平均的なバンドギャップは増加し、従って、金属
ゲート電極とのショットキーバリアバイトをAlAsの
約1.2■まで自由に高くすることができる。
方向、即ちInAs薄膜の割合を減らすことにより、超
格子の平均的なバンドギャップは増加し、従って、金属
ゲート電極とのショットキーバリアバイトをAlAsの
約1.2■まで自由に高くすることができる。
実施例
次に本発明をその好ましい各実施例について図面を参照
しながら具体的に説明する。
しながら具体的に説明する。
第1図は本発明に係る電界効果トランジスタの第1の実
施例を示した断面図である。
施例を示した断面図である。
本実施例は、本発明を周知の有機金属気相成長法で成長
させたInPアクティブ層を電流チャネルとするInP
Mis FETで実施したものである。
させたInPアクティブ層を電流チャネルとするInP
Mis FETで実施したものである。
第1図に示すように、Feを添加した面方位(100)
の半絶縁性1nP基板1上へ約11厚の高抵抗InPバ
ッファ層2及び2X10”c+o−3の濃度でSが添加
された3、000人の厚さのInPアクティブ層3が有
機金属気相成長法を用いてこの順に頂層されている。ソ
ースIC16及びドレイン電極7は、AuGeNi合金
から成り、InPアクティブ層3上にInA層上上lA
s薄膜を積層した超格子4を隔てて配置され、それぞれ
rnPアクティブ層3と電気的にオーム接触をなす。
の半絶縁性1nP基板1上へ約11厚の高抵抗InPバ
ッファ層2及び2X10”c+o−3の濃度でSが添加
された3、000人の厚さのInPアクティブ層3が有
機金属気相成長法を用いてこの順に頂層されている。ソ
ースIC16及びドレイン電極7は、AuGeNi合金
から成り、InPアクティブ層3上にInA層上上lA
s薄膜を積層した超格子4を隔てて配置され、それぞれ
rnPアクティブ層3と電気的にオーム接触をなす。
超格子4上にはA1で形成されたゲート電8i!5が配
置され、これによって超格子4を介してソース電極6と
ドレイン電!7間の電流を制御する。
置され、これによって超格子4を介してソース電極6と
ドレイン電!7間の電流を制御する。
第2図は超格子4の構造を詳しく示す為の断面図である
。
。
超格子4は、第2図に示すように、InPアクティブ層
3上にInAs層8とAlAs層9を交互に有機金属気
相成長法を用いて成長させる。InAs層8はアルシン
及びトリメチルインジウムを原料とし、AlAs層9は
アルシン及びトリメチルアルミニウムを原料とした。I
nPアクティブ層3と接する最初のAlAs層9の厚さ
L2とそのAlAs層9と接するInAs層8の厚さL
lの比Lt/12は、InPの格子定数とこのAlAs
層9とInAs層8の平均格子定数が一致する為に、L
1/12:0.5210.48’;1.08とした。更
に、Ll。
3上にInAs層8とAlAs層9を交互に有機金属気
相成長法を用いて成長させる。InAs層8はアルシン
及びトリメチルインジウムを原料とし、AlAs層9は
アルシン及びトリメチルアルミニウムを原料とした。I
nPアクティブ層3と接する最初のAlAs層9の厚さ
L2とそのAlAs層9と接するInAs層8の厚さL
lの比Lt/12は、InPの格子定数とこのAlAs
層9とInAs層8の平均格子定数が一致する為に、L
1/12:0.5210.48’;1.08とした。更
に、Ll。
L2の厚さはそれぞれの界面でミスフィツト転位が発生
しないようにそれぞれ26人、24人とした。以後、そ
の上層のAlAs層9とInAs層8は、隣り合う2つ
の層に分けたとき、それぞれの2層の膜厚の和が50人
となり、且つtl/lzが上層になるにつれて、徐々に
小さくなり、ゲート電極5と接する最上部でt、+/1
z=6(λ)/94(人)術a64となるようにAlA
s層つとInAs層8をそれぞれ10層ずっとした。
しないようにそれぞれ26人、24人とした。以後、そ
の上層のAlAs層9とInAs層8は、隣り合う2つ
の層に分けたとき、それぞれの2層の膜厚の和が50人
となり、且つtl/lzが上層になるにつれて、徐々に
小さくなり、ゲート電極5と接する最上部でt、+/1
z=6(λ)/94(人)術a64となるようにAlA
s層つとInAs層8をそれぞれ10層ずっとした。
上記のInP Mis FET構造で、ゲート電極5と
超格子4のショットキーバリアバイトは約1eVとなり
、ゲート電極のリーク電流は、Ino、 52AI(,
4sAsを超格子4の代わりに用いた場合と比べて大幅
に減少し、良好な高出力FET特性が得られた。
超格子4のショットキーバリアバイトは約1eVとなり
、ゲート電極のリーク電流は、Ino、 52AI(,
4sAsを超格子4の代わりに用いた場合と比べて大幅
に減少し、良好な高出力FET特性が得られた。
第3図は、本発明に係る電界効果トランジスタの第2の
実施例を示す断面図である。
実施例を示す断面図である。
第3図を参照するに、水弟2の実施例では、FETの電
流チャネル層の形成にイオン注入法を用い、ゲート絶縁
層としての1nAsとAlAsの薄膜からなる超格子の
形成は分子線エピタキシィ法を用いた。
流チャネル層の形成にイオン注入法を用い、ゲート絶縁
層としての1nAsとAlAsの薄膜からなる超格子の
形成は分子線エピタキシィ法を用いた。
まず、Feを添加した面方位(100)の半絶縁性In
P基板1へn型不純物としてStを注入エネルギー70
にeVで注入量4X10!2cm−”だけイオン注入し
、熱処理保護膜として5in2膜を半絶縁性InP基板
1の表面へ周知の熱CVD法で2,000人の厚さに成
長させる。その後、H2雰囲気中において、700℃の
温度で15分間熱処理を行い、n型の導電性を持つ電流
チャネル層となるイオン注入層10を形成した。
P基板1へn型不純物としてStを注入エネルギー70
にeVで注入量4X10!2cm−”だけイオン注入し
、熱処理保護膜として5in2膜を半絶縁性InP基板
1の表面へ周知の熱CVD法で2,000人の厚さに成
長させる。その後、H2雰囲気中において、700℃の
温度で15分間熱処理を行い、n型の導電性を持つ電流
チャネル層となるイオン注入層10を形成した。
次いで、熱処理保護膜の5in2を除去し、周知の分子
線エピタキシィ法を用いて金属In、 AI及びAsを
原料として上記第1の実施例と同一の超格子4を形成す
る。
線エピタキシィ法を用いて金属In、 AI及びAsを
原料として上記第1の実施例と同一の超格子4を形成す
る。
ソース電極6、ドレイン電極7及びゲート電極5は第1
の実施例と同一である。
の実施例と同一である。
上記に従って形成したInP Mis FETにおいて
も第1の実施例と同様にゲート電極5と超格子4のショ
ットキーバリアバイトは約1eVとなり、この実MAP
Aにおいても良好な高出力FET特性が得られた。
も第1の実施例と同様にゲート電極5と超格子4のショ
ットキーバリアバイトは約1eVとなり、この実MAP
Aにおいても良好な高出力FET特性が得られた。
発明の詳細
な説明したように、本発明によれば、電流チャネル層の
InPと接する面ではInPと格子整合し、且つゲート
tiとのショットキーバリアバイトが充分大きくなる超
格子を、InAsとAlAsの薄膜を交互に積層して形
成し、これを旧S FETのゲート絶縁層として使うこ
とにより、InPと超格子界面では転位が発生ずること
な(、FETのゲート電極のリーク電流を充分に減らす
ことができ、InPが本来持っている浸れた電気的特性
を充分に発揮することのできる高周波帯で動作する高出
力電界効果トランジスタを容易に製造することができる
。
InPと接する面ではInPと格子整合し、且つゲート
tiとのショットキーバリアバイトが充分大きくなる超
格子を、InAsとAlAsの薄膜を交互に積層して形
成し、これを旧S FETのゲート絶縁層として使うこ
とにより、InPと超格子界面では転位が発生ずること
な(、FETのゲート電極のリーク電流を充分に減らす
ことができ、InPが本来持っている浸れた電気的特性
を充分に発揮することのできる高周波帯で動作する高出
力電界効果トランジスタを容易に製造することができる
。
第1図は本発明に係る電界効果トランジスタの第1の実
施例を示す断面図、第2図は第1図中の超格子4の構造
を詳しく示す為の断面図、第3図は本発明に係る電界効
果トランジスタの第2の実施例を示す断面図である。 1・・・半絶縁性1nP基板、2・・・高純度InPn
ツバ1フ、3・・・InPアクティブ層、4・・・超格
子、5・・・ゲート電極、6・・・ソース電極、7・・
・トレイン電極、8・・・InAs層、9・・・AlA
s層、10・・・イオン注入層特許出願人 日本電気
株式会社 代 理 人 弁理士 熊谷雄太部 第 図 第 図
施例を示す断面図、第2図は第1図中の超格子4の構造
を詳しく示す為の断面図、第3図は本発明に係る電界効
果トランジスタの第2の実施例を示す断面図である。 1・・・半絶縁性1nP基板、2・・・高純度InPn
ツバ1フ、3・・・InPアクティブ層、4・・・超格
子、5・・・ゲート電極、6・・・ソース電極、7・・
・トレイン電極、8・・・InAs層、9・・・AlA
s層、10・・・イオン注入層特許出願人 日本電気
株式会社 代 理 人 弁理士 熊谷雄太部 第 図 第 図
Claims (1)
- InPを電流チャネル層とし、該電流チャネル層上にA
lAs薄膜とInAs薄膜を交互に積層し、隣り合う該
AlAsの膜圧t_1と該InAsの膜圧t_2の比t
_2/t_1が上層に向かって減少することを特徴とす
る電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13542889A JP2808671B2 (ja) | 1989-05-29 | 1989-05-29 | 電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13542889A JP2808671B2 (ja) | 1989-05-29 | 1989-05-29 | 電界効果トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH031546A true JPH031546A (ja) | 1991-01-08 |
JP2808671B2 JP2808671B2 (ja) | 1998-10-08 |
Family
ID=15151500
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13542889A Expired - Fee Related JP2808671B2 (ja) | 1989-05-29 | 1989-05-29 | 電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2808671B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5206528A (en) * | 1990-11-30 | 1993-04-27 | Nec Corporation | Compound semiconductor field effect transistor having a gate insulator formed of insulative superlattice layer |
EP0569259A2 (en) * | 1992-05-08 | 1993-11-10 | The Furukawa Electric Co., Ltd. | Multiquantum barrier field effect transistor |
US5952672A (en) * | 1998-02-24 | 1999-09-14 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
-
1989
- 1989-05-29 JP JP13542889A patent/JP2808671B2/ja not_active Expired - Fee Related
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