JP2803699B2 - Icチップの実装構造 - Google Patents

Icチップの実装構造

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はICチップの実装構造に
関する。詳しくはプラズマディスプレイや液晶などの平
板形表示装置のパネル基板に直接ICチップを搭載する
場合等に用いられるICチップの実装技術に関する。
【0002】ICはその機能の拡大に伴い、端子数の増
大と端子ピッチの縮小化が益々進みつつある。このため
ICパッド端子と配線基板との接続手法も、TAB(テ
ープオートメイテッドボンディング)方式などにより多
端子、ファインピッチ端子に対する接続方法として採用
されて来ている。しかしながらこの方式においても複雑
で多様な配線基板への接続に対する要求を満たしきれる
ものではない。このため多端子、ファインピッチのIC
チップと、複雑で多種多様な配線基板への電気的接続を
可能とする実装方法が要求されている。
【0003】
【従来の技術】以下平板形表示パネルの実装構造を例に
とり説明する。平板形表示パネルのドライバ用ICチッ
プをパネル基板端面に直接搭載する実装技術(COG方
式など)は、表示ユニットの小型化、低価格化を実現す
る方式として開発が進められている。現在までに開発さ
れている方式は、パネル基板上に形成されているマトリ
クス表示電極と制御用の信号配線および電源配線に対し
て、図4(a)の如くICチップ1をパネル基板2上に
フェースアップ状に配置しICパッド電極端子からワイ
ヤ3によりワイヤボンディングすることにより電気的接
続を行うか、あるいは図4(b)に示すように、ICチ
ップ1をパネル基板2上にフェースダウン状に配置し、
予めICパッド電極端子上に形成されたバンプ4により
直接接続を行う方式などが考えられている。何れにして
も、パネル基板上に全ての電気配線が形成されており、
これらとICパッド電極端子との接続をとる実装形態に
なっている。
【0004】
【発明が解決しようとする課題】上記従来の配線方式で
は、パネル基板上の信号線および電源供給線は複数本あ
って、これらを並列させてICチップに供給する必要が
あるため、クロスオーバーを施した多層配線形態を採ら
ざるを得なくなる。パネル基板の製造工程において、こ
のクロスオーバー多層配線は、例えば2層配線の場合、
最下層配線を形成した後、配線のクロス部分に絶縁層を
形成し、その上に次の配線層を形成するという複雑な工
程が必要になる。配線層数が増えれば、さらに工程が複
雑化するのは明らかであり、この結果、従来のICチッ
プを搭載しない構造に比べて、工程数の増加、歩留り低
下などにより価格が上昇し、低価格化を達成できないと
いう問題が発生する。
【0005】そこで、以上のパネル基板上の多層配線を
避ける方法として、ICチップは直接パネル基板上に搭
載するが、配線層のみ別基板で製作し、この配線基板を
パネル基板の端部に熱圧着する等して接続する方法も考
えられているが、接続端子数が増えるので、低価格化、
高信頼化のメリットはなくなる。
【0006】さらに、従来の直接実装法(COG方式)
では、パネル基板の端面部分において、ICチップを実
装する面積と、このICチップへの制御信号および電源
配線を施すための配線エリアが必要になっていたため、
全体の実装エリアの面積、すなわち表示部以外の“額
縁”部の面積が大きくなってしまい、小型化のメリット
が半減するという問題があった。
【0007】本発明は、ファインで多くのパッド端子を
有するICチップと、複雑で多種多様な配線基板への電
気的接続を可能とし、且つICチップと配線部を含めた
実装エリアの小型化及び高信頼化が可能なICチップの
実装構造を実現しようとする。
【0008】
【課題を解決するための手段】本発明のICチップの実
装構造においては、ICチップと、該ICチップと電気
的な接続を行うための複数の配線基板とを備えたICチ
ップの実装構造であって、該複数の配線基板は、該IC
チップを搭載する第1の基板と、フレキシブル基板から
なる第2の基板とを含み、該第2の基板は、該ICチッ
プに対応する切り欠きまたは穴を有すると共に、該第1
の基板上に搭載された該ICチップに該切り欠きまたは
穴が嵌合するように該第1の基板上に貼りつけられてな
り、該第1、第2の基板上の端子は、該ICチップの対
応する端子にそれぞれ接続されてなることを特徴とす
る。
【0009】また、それに加えて、複数の表示電極端子
を有する表示パネルのパネル基板と 、該表示電極端子と
電気的に接続されるICチップとを備えたICチップの
実装構造であって、制御信号線又は電源線を有する配線
基板が該パネル上に貼りつけられてなり、該ICチップ
は、該パネル基板または該配線基板上に搭載され、該パ
ネル基板上の表示電極端子及び、該配線基板上の制御信
号線又は電源線端子は、該ICチップの対応する端子に
それぞれ接続されてなることを特徴とする。この構成を
採ることによりファインで多くのパッド端子を有するI
Cチップと複雑で多種多様な配線基板への電気的接続を
可能とし、且つICチップと配線部を含めた実装エリア
の小型化及び高信頼化が可能なICチップの実装構造が
得られる。
【0010】
【作用】本発明では、図1に示すように同一チップの複
数のパッド電極13と、異なる複数の配線基板10,1
1上の複数の端子14とを接続するようにしたことによ
り、ICチップ12を介して複数の配線基板を接続する
ことができる。
【0011】
【実施例】図1は本発明の第1の実施例を示す図であ
る。本実施例は、第1の配線基板10と、該第1の配線
基板10と高さの異なる位置に配置された第2の配線基
板11に対し、ICチップ12をワイヤボンディングで
接続したものであり、(a)図はICチップ12を直接
第1の配線基板10に搭載したもの、(b)図は第1の
配線基板10上に搭載された第2の配線基板11の上に
ICチップ12を搭載したもので、何れもICチップ1
2のパッド電極13と配線基板の端子14とをワイヤ1
5により接続している。
【0012】このように構成された本実施例は、高密度
で多くの端子を有するICチップと複数の配線基板との
接続を行うことができ、さらに次に述べる応用例の如き
効果を発揮することができる。
【0013】図2は前記図1(a)で説明した第1の実
施例の応用例を示す図で、(a)は平面図、(b)は
(a)図のB部拡大図、(c)は(a)図のC部拡大図
である。本応用例は、液晶表示装置、PDP等のフラッ
トディスプレイパネルを駆動するためのモジュール基板
であり、(a)図の如く第1の配線基板10の上にドラ
イバICチップ12と第2の配線基板としてのフレキシ
ブル基板16とを搭載し、モジュール化したものであ
る。
【0014】上記第1の配線基板10には、ドライバI
C12へ入力する電源や信号配線パターン17が形成さ
れている。またフレキシブル基板16にはドライバIC
チップ12の出力をパネル電極端子に接続するための多
数の電極配線18及び端子19が形成されている。また
フレキシブル基板16の下部には、ICチップ12を配
置するための切り欠き20および穴21を設けるととも
に、ICチップ12への各種接続配線端子22が設けら
れている。そして配線基板10の表面にフレキシブル基
板16を貼り付けるが、この時配線基板10上にICチ
ップ12をダイボンディングする位置と前記切り欠き2
0および穴21とを合わせるように貼りつける。
【0015】この貼り付けが終わった後、ICチップ1
2を配線基板10上にダイボンディングし、さらにIC
チップ12の入力パッド電極23および電源パッド端子
と配線基板10の対応する端子をワイヤ24でワイヤボ
ンディングし、また、ICチップ12の出力パッド端子
25とフレキシブル基板16の対応する端子22をワイ
ヤ26でワイヤボンディングする。以上のワイヤボンデ
ィング後、ICチップ近傍に防湿保護樹脂を塗布し、最
後に外部接続ケーブル27およびその他の部品(抵抗、
コンデンサなど)を実装して完成する。
【0016】以上のように構成された本応用例は、可撓
性を要求されるフレキシブル基板が、通常、多層になる
と非常に高価であるが本方式によれば価格の安い単層の
ものを用いることができる。そして多層配線に必要な信
号や電源配線部分は、価格の安い基板(ガラスエポキシ
基板など)に形成し、これを用いることにより、モジュ
ール全体の低価格化を達成することができる。また図5
に示す従来のモジュール基板の如くドライバICチップ
のワイヤボンディングによる接続とフレキシブル基板1
6の熱圧着による接続とを別々に行う方式に比べて接続
点数(箇所)が減るので信頼性も向上する。
【0017】図3は前記図1(b)で説明した第1の実
施例の他の応用例を示す図で、(a)は斜視図、(b)
は(a)図のb−b線における断面図である。本応用例
は、第1の実施例を平板形表示パネルに応用した例であ
り、同図の如くパネル基板28の端面上に単層また多層
の配線基板29を配置接着し、該配線基板29上にパネ
ル駆動用ドライバICチップ12を搭載するとともに、
該ICチップ12のパッド電極23,25と該配線基板
29の配線端子14およびパネル表示電極端子30とを
電気的に接続している。
【0018】そして配線基板29は、通常のガラスエポ
キシ、ポリエステルまたはポリイミドなどの絶縁材料を
用いた単層あるいは多層基板により形成され、複数のド
ライバICチップ12への制御信号および電源用の配線
31が施されている。またICチップ12の入力パッド
電極23に対して接続用の端子14が形成されている。
そして該配線基板29をパネル基板28の端部表面上の
所定位置に搭載接着し、さらに該配線基板29上にドラ
イバチップ12を搭載し、ダイボンディングした後、ド
ライバICチップ12の入力パッド電極23と配線基板
29上の制御信号線または電源線端子14とを金線32
などを用いてワイヤボンディングにより接続している。
さらにパネル基板上の表示電極端子30とドライバIC
チップ12の出力パッド電極25を同様にワイヤボンデ
ィングにより接続し表示電極を駆動できるようにしてい
る。この接続の後、ICチップ表面と電気的接続部分に
対し、絶縁樹脂を塗布するなどして周囲環境からの保護
処理を行っている。
【0019】このように構成された本応用例によれば、
パネル表示部の製造工程と、ドライバICへの複雑な配
線部分の製造工程を完全に切り離すことができるため、
それぞれを製造した後検査し、それらの良品同士を合体
する工程が可能となり、全体の製造歩留りを高め、従っ
て低価格化を達成できる。また制御信号や電源配線が施
された配線基板上にICチップを搭載するとともに、パ
ネル表示端子とICチップの電極パッド間はワイヤ配線
により直接接続するという実装構造により、この実装部
(“額縁”部)の面積を極めて小型にすることができ
る。さらに、パネル、配線基板およびドライバICチッ
プの3素子間の接続端子数が最も少なくなり、ユニット
全体の接続工数を少なくできるので低価格化が実現でき
るとともに、信頼性をも向上させることができる。
【0020】
【発明の効果】本発明に依れば、液晶表示パネル等に用
いた場合、パネル表示部の製造工程と、ドライバICへ
の複雑な配線部分の製造工程を完全に切り離すことがで
きるため、それぞれを製造した後、検査し、それらの良
品同士を合体する工程が可能となり、全体の製造歩留り
を高め、従って低価格化を達成することができる。
【0021】また、制御信号や電源配線が施された配線
基板上にICチップを搭載するとともに、パネル表示端
子とICチップの電極パッド間はワイヤ配線により直接
接続するという実装構造により、この実装部(額縁部)
の面積を極めて小さくするこができる。さらに、パネ
ル、配線基板およびドライバICチップの3素子間の接
続端子数が最も少なくなり、ユニット全体の接続工数を
少なくできるので低価格化が実現できると共に、信頼性
の向上も可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示す図である。
【図2】本発明の第1の実施例の応用例を示す図で、
(a)は平面図、(b)は(a)図のB部拡大図、
(c)は(a)図のC部拡大図である。
【図3】本発明の第1の実施例の他の応用例を示す図
で、(a)は斜視図、(b)は(a)図のb−b線にお
ける断面図である。
【図4】従来のICチップの実装構造を示す図である。
【図5】従来のフラットデイスプレイパネル駆動用のモ
ジュール基板を示す図である。
【符号の説明】
10…第1の配線基板 11…第2の配線基板 12…ICチップ 13…ICチップのパッド電極 14…配線端子 15,24,26…ワイヤ 16…フレキシブル基板 17…電源・信号配線パターン 18…電極配線 19…電極配線端子 20…切り欠き 21…穴 22…接続配線端子 23…入力パッド電極 25…出力パッド電極 27…外部接続ケーブル 28…パネル基板 29…配線基板 30…パネル表示電極端子 31…配線 32…金線

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 ICチップと、該ICチップと電気的な
    接続を行うための複数の配線基板とを備えたICチップ
    の実装構造であって、 該複数の配線基板は、該ICチップを搭載する第1の基
    板と、フレキシブル基板からなる第2の基板とを含み、 該第2の基板は、該ICチップに対応する切り欠きまた
    は穴を有すると共に、該第1の基板上に搭載された該I
    Cチップに該切り欠きまたは穴が嵌合するように該第1
    の基板上に貼りつけられてなり、 該第1、第2の基板上の端子は、該ICチップの対応す
    る端子にそれぞれ接続されてなることを特徴とするIC
    チップの実装構造。
  2. 【請求項2】 複数の表示電極端子を有する表示パネル
    のパネル基板と、該表示電極端子と電気的に接続される
    ICチップとを備えたICチップの実装構造であって、 制御信号線又は電源線を有する配線基板が該パネル上に
    貼りつけられてなり、 該ICチップは、該パネル基板または該配線基板上に搭
    載され、 該パネル基板上の表示電極端子及び、該配線基板上の制
    御信号線又は電源線端子は、該ICチップの対応する端
    子にそれぞれ接続されてなることを特徴とするICチッ
    プの実装構造。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6703792B2 (en) 1999-02-25 2004-03-09 Fujitsu Limited Module for mounting driver IC

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5559762A (en) * 1994-06-22 1996-09-24 Seiko Epson Corporation Electronic clock with alarm and method for setting alarm time
JP3983120B2 (ja) 2001-07-30 2007-09-26 富士通日立プラズマディスプレイ株式会社 Icチップの実装構造及びディスプレイ装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0746713B2 (ja) * 1986-10-31 1995-05-17 イビデン株式会社 半導体搭載用基板
JPH03236245A (ja) * 1990-02-13 1991-10-22 Nec Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6703792B2 (en) 1999-02-25 2004-03-09 Fujitsu Limited Module for mounting driver IC

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