JP3221134B2 - アナログ/ディジタル変換回路 - Google Patents
アナログ/ディジタル変換回路Info
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Description
【0001】
【産業上の利用分野】本発明は、アナログ信号をディジ
タル信号に変換するアナログ/ディジタル(以下、A/
Dと略記する)変換回路に係り、特にアナログ信号を上
位および下位の2段階でディジタル信号に変換する直並
列方式のA/D変換回路に関するものである。
タル信号に変換するアナログ/ディジタル(以下、A/
Dと略記する)変換回路に係り、特にアナログ信号を上
位および下位の2段階でディジタル信号に変換する直並
列方式のA/D変換回路に関するものである。
【0002】
【従来の技術】図5は、従来のA/D変換回路の構成例
を示す回路図であって、アナログ信号VINを4ビットの
ディジタルコードに変換する回路構成を示している。図
5において、10はマトリクス回路、21〜23は上位
コンパレータ、30は上位エンコーダ、41〜47は下
位コンパレータ、50は下位エンコーダ、60は反転ゲ
ート、70は禁止ゲート、80は選択ゲート、90はイ
ンバータをそれぞれ示している。
を示す回路図であって、アナログ信号VINを4ビットの
ディジタルコードに変換する回路構成を示している。図
5において、10はマトリクス回路、21〜23は上位
コンパレータ、30は上位エンコーダ、41〜47は下
位コンパレータ、50は下位エンコーダ、60は反転ゲ
ート、70は禁止ゲート、80は選択ゲート、90はイ
ンバータをそれぞれ示している。
【0003】マトリクス回路10は、28個のスイッチ
ングブロックS11〜S17,S21〜S 27,S31〜S37およ
びS41〜S47が4行7列のマトリクス状に配置されて構
成されている。各スイッチングブロックS11〜S17,S
21〜S27,S31〜S37およびS41〜S 47は、npn形ト
ランジスタQ1 ,Q2 およびQ3 からなる差動型のアン
プにより構成されている。一部を除くと、いわゆる差動
対を構成する一方のトランジスタQ1 のベースには基準
電圧VRT−VRBを基準抵抗素子R1 〜R16で分圧した基
準電圧が供給され、他方のトランジスタQ2 のベースに
は、ディジタルコードに変換すべきアナログ信号VINが
それぞれ供給される。また、トランジスタQ1 およびQ
2 のエミッタ同士は接続され、その接続中点は後述する
コントロール信号によってスイッチングされるトランジ
スタQ3 を介してそれぞれ電流源Iに接続されている。
また、トランジスタQ1 およびQ2 のコレクタには抵抗
rを介して電源電圧V DDが供給され、その出力端子は7
個の下位コンパレータ41〜47の比較器CD1〜CD7に
それぞれ入力され、下位コンパレータ41〜47の初段
アンプを兼用している。
ングブロックS11〜S17,S21〜S 27,S31〜S37およ
びS41〜S47が4行7列のマトリクス状に配置されて構
成されている。各スイッチングブロックS11〜S17,S
21〜S27,S31〜S37およびS41〜S 47は、npn形ト
ランジスタQ1 ,Q2 およびQ3 からなる差動型のアン
プにより構成されている。一部を除くと、いわゆる差動
対を構成する一方のトランジスタQ1 のベースには基準
電圧VRT−VRBを基準抵抗素子R1 〜R16で分圧した基
準電圧が供給され、他方のトランジスタQ2 のベースに
は、ディジタルコードに変換すべきアナログ信号VINが
それぞれ供給される。また、トランジスタQ1 およびQ
2 のエミッタ同士は接続され、その接続中点は後述する
コントロール信号によってスイッチングされるトランジ
スタQ3 を介してそれぞれ電流源Iに接続されている。
また、トランジスタQ1 およびQ2 のコレクタには抵抗
rを介して電源電圧V DDが供給され、その出力端子は7
個の下位コンパレータ41〜47の比較器CD1〜CD7に
それぞれ入力され、下位コンパレータ41〜47の初段
アンプを兼用している。
【0004】図中、斜線を引いたスイッチングブロック
S11,S12,S16,S17,S21,S 22,S26,S27,S
31,S32,S36,S37,S41,S42,S46,S47は、2
ビットの下位変換コードに対してさらに2LSBの冗長
ビットを出力するものであり、特にこの中で、S11,S
12,S41,S42はコントロール信号によって能動化され
たときに、常に、一定の2値信号「H」または「L」が
出力されるように固定した入力信号が与えられている。
また、特に、スイッチングブロックの第2行と第4行の
トランジスタQ1,Q2のコレクタは、スイッチングブロ
ックの第1行、第3行のトランジスタQ1,Q2のコレク
タ出力と反対方向のラインに接続され、基準電位VRT−
VRBが印加される直列基準抵抗素子R1 〜R16のライン
が折り返しで作れるように工夫されている。
S11,S12,S16,S17,S21,S 22,S26,S27,S
31,S32,S36,S37,S41,S42,S46,S47は、2
ビットの下位変換コードに対してさらに2LSBの冗長
ビットを出力するものであり、特にこの中で、S11,S
12,S41,S42はコントロール信号によって能動化され
たときに、常に、一定の2値信号「H」または「L」が
出力されるように固定した入力信号が与えられている。
また、特に、スイッチングブロックの第2行と第4行の
トランジスタQ1,Q2のコレクタは、スイッチングブロ
ックの第1行、第3行のトランジスタQ1,Q2のコレク
タ出力と反対方向のラインに接続され、基準電位VRT−
VRBが印加される直列基準抵抗素子R1 〜R16のライン
が折り返しで作れるように工夫されている。
【0005】3個の上位コンパレータ21,22,23
は、それぞれ比較器CU1〜CU3,相補型の出力アンプC
AおよびアンドゲートAU1〜AU4を備えている。上位コ
ンパレータ21〜23の各比較器CU の一方の入力には
アナログ信号V INが供給され、他方の入力には基準電位
VRT〜VRBを粗い量子化で分圧した基準電圧V1 ,
V2 ,V3 が供給される。上位コンパレータ21〜23
の各比較器CU の出力は、サンプリングされたアナログ
信号のレベルに対応して「H」または「L」のレベルと
なり、各アンドゲートAU のいずれか1個のみが「1」
レベルを出力するように構成されている。
は、それぞれ比較器CU1〜CU3,相補型の出力アンプC
AおよびアンドゲートAU1〜AU4を備えている。上位コ
ンパレータ21〜23の各比較器CU の一方の入力には
アナログ信号V INが供給され、他方の入力には基準電位
VRT〜VRBを粗い量子化で分圧した基準電圧V1 ,
V2 ,V3 が供給される。上位コンパレータ21〜23
の各比較器CU の出力は、サンプリングされたアナログ
信号のレベルに対応して「H」または「L」のレベルと
なり、各アンドゲートAU のいずれか1個のみが「1」
レベルを出力するように構成されている。
【0006】各アンドゲートAU の出力信号はワイヤー
ド接続され、上位エンコーダ30を介してバイナリコー
ドに変換され、後述する選択ゲート80において、上位
の2ビットのコードD1 ,D2 に修正が加えられる。
ド接続され、上位エンコーダ30を介してバイナリコー
ドに変換され、後述する選択ゲート80において、上位
の2ビットのコードD1 ,D2 に修正が加えられる。
【0007】下位コンパレータ41〜47も上位コンパ
レータ21〜23と同様に構成されており、特に、下位
コンパレータ43,44,45は上位コンパレータによ
って選択された量子レベル内をさらに細かく数値化して
下位の2ビットのコードD3,D4 を下位エンコーダ50
を介して出力する。
レータ21〜23と同様に構成されており、特に、下位
コンパレータ43,44,45は上位コンパレータによ
って選択された量子レベル内をさらに細かく数値化して
下位の2ビットのコードD3,D4 を下位エンコーダ50
を介して出力する。
【0008】さらに、このA/D変換回路では、この下
位コンパレータの左右に2LSBの冗長コードを生じる
コンパレータ41,42および46,47が設けられ、
上位コンパレータ21〜23で特定した下位コンパレー
タの変換範囲外のアナログ信号VINに対してもコード変
換動作が行われるように構成されている。
位コンパレータの左右に2LSBの冗長コードを生じる
コンパレータ41,42および46,47が設けられ、
上位コンパレータ21〜23で特定した下位コンパレー
タの変換範囲外のアナログ信号VINに対してもコード変
換動作が行われるように構成されている。
【0009】このような構成において、たとえば、サン
プリングされたアナログ信号のサンプリング電圧Vs が
VRB<VS <V3 であれば、上位コンパレータ21,2
2,23の比較器CU1〜CU3の出力がすべて「L」とな
り、アンドゲートAU1〜AU3からは「0」、AU4からは
「1」の2値信号がそれぞれ出力される。その結果、
〔0001〕なる2値信号が上位エンコーダ30に入力
され、いわゆるワイヤードオア回路によって、最初の2
列のライン〔LN31〕には
プリングされたアナログ信号のサンプリング電圧Vs が
VRB<VS <V3 であれば、上位コンパレータ21,2
2,23の比較器CU1〜CU3の出力がすべて「L」とな
り、アンドゲートAU1〜AU3からは「0」、AU4からは
「1」の2値信号がそれぞれ出力される。その結果、
〔0001〕なる2値信号が上位エンコーダ30に入力
され、いわゆるワイヤードオア回路によって、最初の2
列のライン〔LN31〕には
〔00〕、次の2列のライン
〔LN32〕も
〔LN32〕も
〔00〕、次の2列のライン〔LN33〕に
は〔01〕が出力される。
は〔01〕が出力される。
【0010】また、サンプリング電圧VS がV3 <VS
<V2 のときは、同様に上位側アンドゲートAU1,
AU2,AU4からは「0」、AU3からは「1」の2値信号
がそれぞれ出力される。その結果、〔0010〕なる2
値信号が上位エンコーダ30に入力され、ライン〔LN
31〕からは
<V2 のときは、同様に上位側アンドゲートAU1,
AU2,AU4からは「0」、AU3からは「1」の2値信号
がそれぞれ出力される。その結果、〔0010〕なる2
値信号が上位エンコーダ30に入力され、ライン〔LN
31〕からは
〔00〕、ライン〔LN32〕からは〔0
1〕、ライン〔LN 33〕からは〔10〕が出力される。
以下、V2 <VS <V1 、V1 <VS <VRTの場合を含
めて上位エンコーダ30の入力と出力との関係を図6に
示してある。
1〕、ライン〔LN 33〕からは〔10〕が出力される。
以下、V2 <VS <V1 、V1 <VS <VRTの場合を含
めて上位エンコーダ30の入力と出力との関係を図6に
示してある。
【0011】これと並行して、各アンドゲートA
U(1,2,3,4)の中で2値出力信号が「1」となっているコ
ントロールライン(x1,x2,x3,x4 )に接続されてい
る各スイッチングブロックのトランジスタQ3 がオンに
制御され、さらに量子化レベルの細かな数値化が実行さ
れる。
U(1,2,3,4)の中で2値出力信号が「1」となっているコ
ントロールライン(x1,x2,x3,x4 )に接続されてい
る各スイッチングブロックのトランジスタQ3 がオンに
制御され、さらに量子化レベルの細かな数値化が実行さ
れる。
【0012】たとえば、アンドゲートAU3の出力のみが
「1」レベルになると、スイッチングブロックS31〜S
37のトランジスタQ3 がオンとなり、基準抵抗素子R7
〜R 13で分圧された基準電圧とサンプリング電圧VS が
スイッチングブロックS31〜S37で差動的に増幅され、
下位コンパレータ41〜47によって比較される。同様
に、アンドゲートAU2の出力が「1」レベルのときはス
イッチングブロックS21〜S27が能動化され, 差動的な
増幅作用が行われて、下位コンパレータ41〜47によ
る比較が行われる。
「1」レベルになると、スイッチングブロックS31〜S
37のトランジスタQ3 がオンとなり、基準抵抗素子R7
〜R 13で分圧された基準電圧とサンプリング電圧VS が
スイッチングブロックS31〜S37で差動的に増幅され、
下位コンパレータ41〜47によって比較される。同様
に、アンドゲートAU2の出力が「1」レベルのときはス
イッチングブロックS21〜S27が能動化され, 差動的な
増幅作用が行われて、下位コンパレータ41〜47によ
る比較が行われる。
【0013】このように、下位の変換コードはスイッチ
ングブロックの行単位で、サンプリングされた電圧VS
とその行の基準抵抗素子で分圧された基準電圧とが比較
され、下位コンパレータ41〜47のアンドゲートAD1
〜AD7およびAD8から図7に示すように2値信号が出力
され、これら2値信号が下位エンコーダ50でエンコー
ドされることにより、下位コードライン〔LN51〕から
下位2ビットの変換コードD3 ,D4 が出力される。ま
た、同様に選択ラインLN52,LN53,LN54の出力レ
ベルも図7に示すように変化する。
ングブロックの行単位で、サンプリングされた電圧VS
とその行の基準抵抗素子で分圧された基準電圧とが比較
され、下位コンパレータ41〜47のアンドゲートAD1
〜AD7およびAD8から図7に示すように2値信号が出力
され、これら2値信号が下位エンコーダ50でエンコー
ドされることにより、下位コードライン〔LN51〕から
下位2ビットの変換コードD3 ,D4 が出力される。ま
た、同様に選択ラインLN52,LN53,LN54の出力レ
ベルも図7に示すように変化する。
【0014】そして、以下,,で示すように、こ
の選択ラインLN52,LN53,LN 54のいずれかに
「1」レベルの信号が出力されたときに、上位エンコー
ダ30におけるラインLN31,LN32,LN33からの上
位2ビットの変換コードD1 ,D 2 がオアゲートO
R1 ,OR2 を介して選択的に出力される。
の選択ラインLN52,LN53,LN 54のいずれかに
「1」レベルの信号が出力されたときに、上位エンコー
ダ30におけるラインLN31,LN32,LN33からの上
位2ビットの変換コードD1 ,D 2 がオアゲートO
R1 ,OR2 を介して選択的に出力される。
【0015】;選択ラインLN53(0ライン)に
「1」が生じる変換コード、すなわち、下位2ビットの
変換コードD3 ,D4 が上位の変換コードに対応して
「1」が生じる変換コード、すなわち、下位2ビットの
変換コードD3 ,D4 が上位の変換コードに対応して
〔00〕〔10〕〔11〕となるときは、禁止ゲート7
0を構成するアンドゲートA1 ,A 2 の出力が「0」に
なるため、選択ゲート80内にあるアンドゲートA1 ,
A3,A4 およびA6 の出力は「0」になる。その結
果、上位エンコーダ30から出力されるライン〔L
N32〕の上位D1 ,D2 のコードが選択ゲート80のア
ンドゲートA2 ,A5 およびオアゲートOR 1 ,OR2
を介して、そのまま出力される。こののケースは、上
位2ビットの変換を行うときのアナログ信号のレベルが
下位2ビットの変換を行うときのアナログ信号と変化し
ていない場合を示しており修正が行われない。
0を構成するアンドゲートA1 ,A 2 の出力が「0」に
なるため、選択ゲート80内にあるアンドゲートA1 ,
A3,A4 およびA6 の出力は「0」になる。その結
果、上位エンコーダ30から出力されるライン〔L
N32〕の上位D1 ,D2 のコードが選択ゲート80のア
ンドゲートA2 ,A5 およびオアゲートOR 1 ,OR2
を介して、そのまま出力される。こののケースは、上
位2ビットの変換を行うときのアナログ信号のレベルが
下位2ビットの変換を行うときのアナログ信号と変化し
ていない場合を示しており修正が行われない。
【0016】;選択ラインLN52が「1」でアンドゲ
ートAU1またはAU3が「1」の場合、および選択ライン
LN54が「1」でアンドゲートAU4またはAU2が「1」
の場合には、禁止ゲート70を構成するアンドゲートA
1 およびA4 が開く。その結果、アンドゲートA1 ,A
4 に入力されているラインLN31の上位2ビットのコー
ドD1 ,D2 がオアゲートOR1,OR2 を介して出力さ
れる。こののケースは、上位2ビットD1 ,D2 を数
値化したときのアナログ信号のレベルが、下位2ビット
D3 ,D4 を数値化したときのアナログ信号より高い場
合に修正を行うものである。たとえば、図8に示すよう
に、アナログ信号のサンプリング値VS の真値がV A で
あるときに、上位2ビットの変換コードが誤って〔1
0〕で出力され、下位コンパレータから正しい下位2ビ
ットの変換コード〔11〕で出力された時に、上位2ビ
ットの変換コード〔10〕から「1」を引いて〔01〕
に修正して正しいコード出力〔0111〕を得るもので
ある。すなわち、この場合はコントロールラインが間違
ってスイッチングブロックのラインを選択したことにな
るが、冗長ビットを検出する右側の下位コンパレータ4
6が
ートAU1またはAU3が「1」の場合、および選択ライン
LN54が「1」でアンドゲートAU4またはAU2が「1」
の場合には、禁止ゲート70を構成するアンドゲートA
1 およびA4 が開く。その結果、アンドゲートA1 ,A
4 に入力されているラインLN31の上位2ビットのコー
ドD1 ,D2 がオアゲートOR1,OR2 を介して出力さ
れる。こののケースは、上位2ビットD1 ,D2 を数
値化したときのアナログ信号のレベルが、下位2ビット
D3 ,D4 を数値化したときのアナログ信号より高い場
合に修正を行うものである。たとえば、図8に示すよう
に、アナログ信号のサンプリング値VS の真値がV A で
あるときに、上位2ビットの変換コードが誤って〔1
0〕で出力され、下位コンパレータから正しい下位2ビ
ットの変換コード〔11〕で出力された時に、上位2ビ
ットの変換コード〔10〕から「1」を引いて〔01〕
に修正して正しいコード出力〔0111〕を得るもので
ある。すなわち、この場合はコントロールラインが間違
ってスイッチングブロックのラインを選択したことにな
るが、冗長ビットを検出する右側の下位コンパレータ4
6が
〔00〕を出力するために、上位2ビットの変換コ
ードが修正されることになる。
ードが修正されることになる。
【0017】;選択ラインLN54が「1」でアンドゲ
ートAU1またはAU3が「1」の場合、および選択ライン
LN52が「1」でアンドゲートAU4またはAU2が「1」
の場合には、禁止ゲート70を構成するアンドゲートA
2 の出力が「1」となり、選択ゲート80のアンドゲー
トA3 およびA6 が開かれる。その結果、このアンドゲ
ートA3 ,A6 に入力されているラインLN33の上位2
ビットのコードD 1 ,D2 がオアゲートOR1 ,OR2
を介して出力され、上位2ビットのコードに「+1」が
加えられる。すなわち、こののケースは、上位2ビッ
トD1 ,D2 を数値化したときのアナログ信号のサンプ
ルレベルがそのときの量子レベル範囲より低かった場合
に修正を加えるものである。たとえば、アナログ信号V
INの真値が図8のVB 点にあるときに、上位2ビットが
ートAU1またはAU3が「1」の場合、および選択ライン
LN52が「1」でアンドゲートAU4またはAU2が「1」
の場合には、禁止ゲート70を構成するアンドゲートA
2 の出力が「1」となり、選択ゲート80のアンドゲー
トA3 およびA6 が開かれる。その結果、このアンドゲ
ートA3 ,A6 に入力されているラインLN33の上位2
ビットのコードD 1 ,D2 がオアゲートOR1 ,OR2
を介して出力され、上位2ビットのコードに「+1」が
加えられる。すなわち、こののケースは、上位2ビッ
トD1 ,D2 を数値化したときのアナログ信号のサンプ
ルレベルがそのときの量子レベル範囲より低かった場合
に修正を加えるものである。たとえば、アナログ信号V
INの真値が図8のVB 点にあるときに、上位2ビットが
〔00〕となったとき、下位2ビットの数値が
〔00〕
で出力されると、上位2ビット
で出力されると、上位2ビット
〔00〕に「+1」を加
えて〔01〕とし、正しいアナログ信号のサンプル電圧
VB に対応する〔0100〕を出力するようにしたもの
である。
えて〔01〕とし、正しいアナログ信号のサンプル電圧
VB に対応する〔0100〕を出力するようにしたもの
である。
【0018】このA/D変換回路は、上記したように下
位コンパレータに冗長ビットを検出するコンパレータを
加え、上位の変換コードの範囲外の下位変換コードが出
力されたときは(図8の斜線で示す領域)、選択ライン
LN52またはLN54に「1」レベルの信号を出力し、上
位変換コードの修正を行うので、高速のサンプリングに
よってサンプリング回路のセトリング特性が悪いときで
も、下位の時点で検出した正確な変換コードを得ること
ができるという利点がある。
位コンパレータに冗長ビットを検出するコンパレータを
加え、上位の変換コードの範囲外の下位変換コードが出
力されたときは(図8の斜線で示す領域)、選択ライン
LN52またはLN54に「1」レベルの信号を出力し、上
位変換コードの修正を行うので、高速のサンプリングに
よってサンプリング回路のセトリング特性が悪いときで
も、下位の時点で検出した正確な変換コードを得ること
ができるという利点がある。
【0019】
【発明が解決しようとする課題】上述したように、従来
の回路では、上位コードを補正するために、「1」を加
える「1」を減じるという考え方に基づいて補正を行っ
ている。そのため、上位データに、通常のデータと下の
冗長データ(通常データから1を減じたデータ)および
上の冗長データ(通常データに1を加えたデータ)をそ
れぞれグループにまとめ、下位エンコーダからの選択信
号で3グループのうちから1つを選びだすように構成さ
れている。ところが、抵抗列の右の部分が下の冗長にな
る列と上の冗長になる列とが交互に存在する。したがっ
て、抵抗列の右の部分に接続された下位エンコーダが下
の冗長データを選択する場合と上の冗長データを選択す
る場合とがある。したがって、どちらのデータを選択す
るかは、列ごとに異なることから、これを制御するため
に反転ゲート60や禁止ゲート70が必要であった。
の回路では、上位コードを補正するために、「1」を加
える「1」を減じるという考え方に基づいて補正を行っ
ている。そのため、上位データに、通常のデータと下の
冗長データ(通常データから1を減じたデータ)および
上の冗長データ(通常データに1を加えたデータ)をそ
れぞれグループにまとめ、下位エンコーダからの選択信
号で3グループのうちから1つを選びだすように構成さ
れている。ところが、抵抗列の右の部分が下の冗長にな
る列と上の冗長になる列とが交互に存在する。したがっ
て、抵抗列の右の部分に接続された下位エンコーダが下
の冗長データを選択する場合と上の冗長データを選択す
る場合とがある。したがって、どちらのデータを選択す
るかは、列ごとに異なることから、これを制御するため
に反転ゲート60や禁止ゲート70が必要であった。
【0020】しかしながら、下位エンコーダ50からの
選択信号(図中のLN52,LN53,LN54)は、反転ゲ
ート60、禁止ゲート70を通過した後に、選択ゲート
80に伝えられることから、選択信号の方が上位エンコ
ーダ30から出力される上位データより遅れて選択ゲー
ト80に入力されることになる。このため、変換コード
の出力処理に、反転ゲート60および禁止ゲート70の
存在による遅延が生じ、ひいてはA/D変換回路の変換
時間が増大するという問題がある。また、反転ゲートお
よび禁止ゲートが余分に必要となることに加えて、選択
信号が3つ必要となり、また選択される上位コードも3
組必要となり、選択ゲートにおける入力ゲート数も多く
なることから、チップ面積および消費電力の増大を招く
という問題もある。
選択信号(図中のLN52,LN53,LN54)は、反転ゲ
ート60、禁止ゲート70を通過した後に、選択ゲート
80に伝えられることから、選択信号の方が上位エンコ
ーダ30から出力される上位データより遅れて選択ゲー
ト80に入力されることになる。このため、変換コード
の出力処理に、反転ゲート60および禁止ゲート70の
存在による遅延が生じ、ひいてはA/D変換回路の変換
時間が増大するという問題がある。また、反転ゲートお
よび禁止ゲートが余分に必要となることに加えて、選択
信号が3つ必要となり、また選択される上位コードも3
組必要となり、選択ゲートにおける入力ゲート数も多く
なることから、チップ面積および消費電力の増大を招く
という問題もある。
【0021】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、変換処理の高速化、チップ面積
の縮小、消費電力の削減を図れるA/D変換回路を提供
することにある。
のであり、その目的は、変換処理の高速化、チップ面積
の縮小、消費電力の削減を図れるA/D変換回路を提供
することにある。
【0022】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、2つの基準電位間に直列に接続された
複数個の基準抵抗素子と、マトリクス状に配列され、か
つ、上位変換出力信号によって行毎に能動化され、上記
基準抵抗素子によって分圧した各基準電圧と被変換入力
信号とを比較し、下位ビットデータおよび冗長ビットデ
ータの有無を検出する複数のスイッチングブロックと、
上記スイッチングブロックの行方向の特定の位置に印加
されている上位ビット数の分解能に対応した電圧ステッ
プである基準電圧と被変換入力信号とを比較し、この比
較結果に応じてあらかじめ設定された2モードに応じ
た、隣接した上位ビットのうちの所定ビットを除いた上
位ビットの2つの変換コードを得る上位エンコーダと、
上記各スイッチングブロックの列単位の出力を上記2モ
ードに応じた2つのグループに分割し、各分割グループ
毎に下位ビットデータおよび冗長ビットデータの有無に
応じて所定の下位変換コードを得るとともに、各スイッ
チングブロックの列単位の出力より、入力アナログ電圧
が2つの上位ビット変換コードに対応した2つの基準電
圧範囲のうちどちらの範囲に属するかを検出し、上記上
位エンコーダの2つの所定ビットを除いた上位ビットの
変換コードのうちから属した方の変換コードを選択する
ための選択信号を発生する下位エンコーダと、上記上位
エンコーダから出力された2つの所定ビットを除いた上
位ビットの変換コードのうちからいずれか一方の変換コ
ードを、上記下位エンコーダから出力された選択信号に
基づいて選択的に出力する選択ゲートとを有し、上記選
択信号を上位エンコーダで除かれた所定ビットの上位変
換コードとして出力するようにした。
め、本発明では、2つの基準電位間に直列に接続された
複数個の基準抵抗素子と、マトリクス状に配列され、か
つ、上位変換出力信号によって行毎に能動化され、上記
基準抵抗素子によって分圧した各基準電圧と被変換入力
信号とを比較し、下位ビットデータおよび冗長ビットデ
ータの有無を検出する複数のスイッチングブロックと、
上記スイッチングブロックの行方向の特定の位置に印加
されている上位ビット数の分解能に対応した電圧ステッ
プである基準電圧と被変換入力信号とを比較し、この比
較結果に応じてあらかじめ設定された2モードに応じ
た、隣接した上位ビットのうちの所定ビットを除いた上
位ビットの2つの変換コードを得る上位エンコーダと、
上記各スイッチングブロックの列単位の出力を上記2モ
ードに応じた2つのグループに分割し、各分割グループ
毎に下位ビットデータおよび冗長ビットデータの有無に
応じて所定の下位変換コードを得るとともに、各スイッ
チングブロックの列単位の出力より、入力アナログ電圧
が2つの上位ビット変換コードに対応した2つの基準電
圧範囲のうちどちらの範囲に属するかを検出し、上記上
位エンコーダの2つの所定ビットを除いた上位ビットの
変換コードのうちから属した方の変換コードを選択する
ための選択信号を発生する下位エンコーダと、上記上位
エンコーダから出力された2つの所定ビットを除いた上
位ビットの変換コードのうちからいずれか一方の変換コ
ードを、上記下位エンコーダから出力された選択信号に
基づいて選択的に出力する選択ゲートとを有し、上記選
択信号を上位エンコーダで除かれた所定ビットの上位変
換コードとして出力するようにした。
【0023】本発明では、上記上位エンコーダで除かれ
るビットは、上位ビットの最小ビットであり、上記選択
信号は上位ビットにおける最小ビットの変換コードとし
て出力される。
るビットは、上位ビットの最小ビットであり、上記選択
信号は上位ビットにおける最小ビットの変換コードとし
て出力される。
【0024】本発明では、上記基準抵抗素子は、上記ス
イッチングブロックのマトリクス配列に対応するよう
に、所定の数ずつ複数行に亘るように折り返して配置さ
れるとともに、最高値の基準電圧を発生する抵抗素子の
行および最低値の基準電圧を発生する抵抗素子の行が、
他の抵抗素子の行に対して所定周期ずらして配置されて
いる。
イッチングブロックのマトリクス配列に対応するよう
に、所定の数ずつ複数行に亘るように折り返して配置さ
れるとともに、最高値の基準電圧を発生する抵抗素子の
行および最低値の基準電圧を発生する抵抗素子の行が、
他の抵抗素子の行に対して所定周期ずらして配置されて
いる。
【0025】本発明では、上記所定周期は半周期に設定
してある。
してある。
【0026】本発明では、マトリクス状に配列されてい
るスイッチングブロック列が、所定列を基準に2つの列
グループに分割され、これら列グループ出力が上記下位
エンコーダの2グループに対応するように構成されてい
る。
るスイッチングブロック列が、所定列を基準に2つの列
グループに分割され、これら列グループ出力が上記下位
エンコーダの2グループに対応するように構成されてい
る。
【0027】本発明では、上記2グループは、出力変換
コードにおける上位ビットの切替点を基準に分割されて
いる。
コードにおける上位ビットの切替点を基準に分割されて
いる。
【0028】本発明では、上記下位エンコーダは、2つ
の分割グループに応じた2つの選択信号を発生するよう
に構成され、2つの選択信号のうちの一方の選択信号が
上位エンコーダで除かれた所定ビットの上位変換コード
として出力されるようにした。
の分割グループに応じた2つの選択信号を発生するよう
に構成され、2つの選択信号のうちの一方の選択信号が
上位エンコーダで除かれた所定ビットの上位変換コード
として出力されるようにした。
【0029】本発明では、上記下位エンコーダは、2つ
の分割グループのうちの一方のグループに応じた1つの
選択信号を発生するように構成され、発生された選択信
号のレベルを反転させて上位エンコーダで除かれた所定
ビットの上位変換コードとして出力する手段を有するよ
うにした。
の分割グループのうちの一方のグループに応じた1つの
選択信号を発生するように構成され、発生された選択信
号のレベルを反転させて上位エンコーダで除かれた所定
ビットの上位変換コードとして出力する手段を有するよ
うにした。
【0030】
【作用】本発明によれば、アナログ信号が入力される
と、上位エンコーダにおいて入力信号とスイッチングブ
ロックの行方向の特定の位置に印加されている基準電圧
とが比較されて、この比較結果に応じてあらかじめ設定
されたモードに応じた所定ビットを除く上位ビットの変
換コードが選択ゲートに出力される。この上位ビットの
変換動作と並行して、入力アナログ信号は、マトリクス
状に配置された各スイッチングブロックのうち、上位変
換出力信号によって能動化された行の各スイッチングブ
ロックにおいて、基準電位を基準抵抗素子で分圧した各
基準電圧と比較される。これらのスイッチングブロック
の比較結果は、下位ビットデータまたは冗長ビットデー
タとして下位エンコーダに出力される。
と、上位エンコーダにおいて入力信号とスイッチングブ
ロックの行方向の特定の位置に印加されている基準電圧
とが比較されて、この比較結果に応じてあらかじめ設定
されたモードに応じた所定ビットを除く上位ビットの変
換コードが選択ゲートに出力される。この上位ビットの
変換動作と並行して、入力アナログ信号は、マトリクス
状に配置された各スイッチングブロックのうち、上位変
換出力信号によって能動化された行の各スイッチングブ
ロックにおいて、基準電位を基準抵抗素子で分圧した各
基準電圧と比較される。これらのスイッチングブロック
の比較結果は、下位ビットデータまたは冗長ビットデー
タとして下位エンコーダに出力される。
【0031】下位エンコーダでは、能動化された各スイ
ッチングブロックの出力データに基づいて、2モードに
応じた2つのグループへの分割が行われ、各分割グルー
プ毎に下位ビットデータおよび冗長ビットデータの有無
に応じて所定の下位変換コードが得られ出力されるとと
もに、上位エンコーダの2つの上位ビットの変換コード
のうちからいずれか一方の変換コードを選択するための
選択信号が発生され、この選択信号は選択ゲートに出力
される。選択ゲートでは、上位エンコーダから出力され
た2つの上位ビットの変換コードのうちから一の変換コ
ードが、下位エンコーダから出力された選択信号に基づ
いて選択されれる。これにより、選択ゲートから上位エ
ンコーダで除かれた所定ビットを含まない上位変換コー
ドが出力されるとともに、選択信号が上位エンコーダで
除かれた所定ビットの上位変換コードとして出力され
る。
ッチングブロックの出力データに基づいて、2モードに
応じた2つのグループへの分割が行われ、各分割グルー
プ毎に下位ビットデータおよび冗長ビットデータの有無
に応じて所定の下位変換コードが得られ出力されるとと
もに、上位エンコーダの2つの上位ビットの変換コード
のうちからいずれか一方の変換コードを選択するための
選択信号が発生され、この選択信号は選択ゲートに出力
される。選択ゲートでは、上位エンコーダから出力され
た2つの上位ビットの変換コードのうちから一の変換コ
ードが、下位エンコーダから出力された選択信号に基づ
いて選択されれる。これにより、選択ゲートから上位エ
ンコーダで除かれた所定ビットを含まない上位変換コー
ドが出力されるとともに、選択信号が上位エンコーダで
除かれた所定ビットの上位変換コードとして出力され
る。
【0032】本発明によれば、選択ゲートからは上位デ
ータの最小ビットを除くビットの上位変換コードが出力
され、選択信号が上位データの最小ビットの上位変換コ
ードとして出力される。
ータの最小ビットを除くビットの上位変換コードが出力
され、選択信号が上位データの最小ビットの上位変換コ
ードとして出力される。
【0033】本発明によれば、基準抵抗素子は、たとえ
ばスイッチングブロックのマトリクス配列に対応するよ
うに、所定の数ずつ複数行に亘るように折り返して配置
され、かつ、最高値の基準電圧を発生する抵抗素子の行
および最低値の基準電圧を発生する抵抗素子の行が、他
の抵抗素子の行に対して所定周期、たとえば半周期ずら
して配置される。
ばスイッチングブロックのマトリクス配列に対応するよ
うに、所定の数ずつ複数行に亘るように折り返して配置
され、かつ、最高値の基準電圧を発生する抵抗素子の行
および最低値の基準電圧を発生する抵抗素子の行が、他
の抵抗素子の行に対して所定周期、たとえば半周期ずら
して配置される。
【0034】本発明によれば、分割する2グループは、
出力変換コードにおける上位ビットの切替点、たとえば
上位ビット「00」が「01」に切り替わる点、「0
1」が「10」に切り替わる点を基準に分割される。
出力変換コードにおける上位ビットの切替点、たとえば
上位ビット「00」が「01」に切り替わる点、「0
1」が「10」に切り替わる点を基準に分割される。
【0035】本発明によれば、下位エンコーダでは、2
つの分割グループに応じた2つの選択信号が発生され、
発生された2つの選択信号のうち一方の選択信号が上位
エンコーダで除かれた所定ビットの上位変換コードとし
て出力される。
つの分割グループに応じた2つの選択信号が発生され、
発生された2つの選択信号のうち一方の選択信号が上位
エンコーダで除かれた所定ビットの上位変換コードとし
て出力される。
【0036】また、本発明によれば、下位エンコーダで
は、2つの分割グループのうちの一方のグループに応じ
た1つの選択信号が発生され、発生された選択信号のレ
ベルが反転されて、上位エンコーダで除かれた所定ビッ
トの上位変換コードとして出力される。
は、2つの分割グループのうちの一方のグループに応じ
た1つの選択信号が発生され、発生された選択信号のレ
ベルが反転されて、上位エンコーダで除かれた所定ビッ
トの上位変換コードとして出力される。
【0037】
【実施例】図1は、本発明に係るA/D変換回路の第1
の実施例を示す回路図である。図1において、100は
マトリクス回路、111〜114は上位コンパレータ、
120は上位エンコーダ、131〜137は下位コンパ
レータ、140は下位エンコーダ、150は選択ゲー
ト、160はインバータ、R1 〜R16は基準抵抗素子、
BU1〜BU5,BD1〜BD7は多出力ピンバッファ、O
R1 ,OR2 はオアゲート、EXO1 ,EXO2 は排他
的論理和ゲートをそれぞれ示している。
の実施例を示す回路図である。図1において、100は
マトリクス回路、111〜114は上位コンパレータ、
120は上位エンコーダ、131〜137は下位コンパ
レータ、140は下位エンコーダ、150は選択ゲー
ト、160はインバータ、R1 〜R16は基準抵抗素子、
BU1〜BU5,BD1〜BD7は多出力ピンバッファ、O
R1 ,OR2 はオアゲート、EXO1 ,EXO2 は排他
的論理和ゲートをそれぞれ示している。
【0038】マトリクス回路100は、35個のスイッ
チングブロックS11〜S17,S21〜S27,S31〜S37,
S41〜S47およびS51〜S57が5行7列のマトリクス状
に配置されて構成されている。各スイッチングブロック
S11〜S17,S21〜S27,S31〜S37,S41〜S47およ
びS51〜S57は、npn形トランジスタQ1 ,Q2 およ
びQ3 からなる差動型のアンプにより構成されている。
スイッチングブロックS11〜S14およびS54〜S57を除
くと、各スイッチングブロックのいわゆる差動対を構成
する一方のトランジスタQ1 のベースには基準電圧VRT
−VRBを基準抵抗素子R1 〜R16で分圧した基準電圧が
供給され、他方のトランジスタQ2 のベースには、ディ
ジタルコードに変換すべきアナログ信号VINがそれぞれ
供給される。また、トランジスタQ1 およびQ2 のエミ
ッタ同士は接続され、その接続中点はコントロール信号
x1 〜x5 によってスイッチングされるトランジスタQ
3 を介してそれぞれ電流源Iに接続されている。また、
トランジスタQ1 およびQ2 のコレクタには抵抗rを介
して電源電圧V DDが供給され、その出力は後述するよう
に7個の下位コンパレータ131〜137の比較器CD1
〜CD7にそれぞれ入力され、下位コンパレータ131〜
137の初段アンプを兼用している。また、スイッチン
グブロックの図中下から第2行と第4行のトランジスタ
Q1,Q2 のコレクタは、スイッチングブロックの第1
行、第3行のトランジスタQ1,Q2 のコレクタ出力と反
対方向のラインに接続され、基準電位VRT−VRBが印加
される直列基準抵抗素子R1 〜R16のラインが折り返し
で作れるように工夫されている。
チングブロックS11〜S17,S21〜S27,S31〜S37,
S41〜S47およびS51〜S57が5行7列のマトリクス状
に配置されて構成されている。各スイッチングブロック
S11〜S17,S21〜S27,S31〜S37,S41〜S47およ
びS51〜S57は、npn形トランジスタQ1 ,Q2 およ
びQ3 からなる差動型のアンプにより構成されている。
スイッチングブロックS11〜S14およびS54〜S57を除
くと、各スイッチングブロックのいわゆる差動対を構成
する一方のトランジスタQ1 のベースには基準電圧VRT
−VRBを基準抵抗素子R1 〜R16で分圧した基準電圧が
供給され、他方のトランジスタQ2 のベースには、ディ
ジタルコードに変換すべきアナログ信号VINがそれぞれ
供給される。また、トランジスタQ1 およびQ2 のエミ
ッタ同士は接続され、その接続中点はコントロール信号
x1 〜x5 によってスイッチングされるトランジスタQ
3 を介してそれぞれ電流源Iに接続されている。また、
トランジスタQ1 およびQ2 のコレクタには抵抗rを介
して電源電圧V DDが供給され、その出力は後述するよう
に7個の下位コンパレータ131〜137の比較器CD1
〜CD7にそれぞれ入力され、下位コンパレータ131〜
137の初段アンプを兼用している。また、スイッチン
グブロックの図中下から第2行と第4行のトランジスタ
Q1,Q2 のコレクタは、スイッチングブロックの第1
行、第3行のトランジスタQ1,Q2 のコレクタ出力と反
対方向のラインに接続され、基準電位VRT−VRBが印加
される直列基準抵抗素子R1 〜R16のラインが折り返し
で作れるように工夫されている。
【0039】基準抵抗素子R1 〜R16は、2つの基準電
位VRTとVRBとの間に直列に接続され、マトリクス回路
100におけるスイッチングブロックのマトリクス配列
に対応するように、所定の数ずつ複数行、本実施例では
5行に亘るように折り返して配置されている。具体的に
は、図中下から第1行目および第5行目にはそれぞれ2
つの抵抗素子R16,R15およびR2 ,R1 が直列に接続
され、第2行目〜第4行目にはそれぞれ抵抗素子R14〜
R11,R10〜R7 およびR6 〜R3 が直列に接続されて
いる。
位VRTとVRBとの間に直列に接続され、マトリクス回路
100におけるスイッチングブロックのマトリクス配列
に対応するように、所定の数ずつ複数行、本実施例では
5行に亘るように折り返して配置されている。具体的に
は、図中下から第1行目および第5行目にはそれぞれ2
つの抵抗素子R16,R15およびR2 ,R1 が直列に接続
され、第2行目〜第4行目にはそれぞれ抵抗素子R14〜
R11,R10〜R7 およびR6 〜R3 が直列に接続されて
いる。
【0040】この抵抗素子列の折り返し配置は、マトリ
クス回路100の左端および下端側に位置する基準電位
VRB端子側からみると、図中右方向に延びる配線パター
ンが図中左から第4列目のスイッチングブロック列と第
5列目のスイッチングブロック列との間で折り返され、
下から第1行目のスイッチングブロックS54,S53の配
置位置に対応して2個の抵抗素子R16およびR15が直列
に接続されて第1行目の抵抗列が構成されている。
クス回路100の左端および下端側に位置する基準電位
VRB端子側からみると、図中右方向に延びる配線パター
ンが図中左から第4列目のスイッチングブロック列と第
5列目のスイッチングブロック列との間で折り返され、
下から第1行目のスイッチングブロックS54,S53の配
置位置に対応して2個の抵抗素子R16およびR15が直列
に接続されて第1行目の抵抗列が構成されている。
【0041】第1行目の抵抗列は、第3列目のスイッチ
ングブロック列と第2列目のスイッチングブロック列と
の間で折り返され、第2行目および第3行目のスイッチ
ングブロック行間で、かつ、第2行目のスイッチングブ
ロックS43〜S46の配置位置に対応して4個の抵抗素子
R14〜R11が直列に接続されて第2行目の抵抗列が構成
されている。
ングブロック列と第2列目のスイッチングブロック列と
の間で折り返され、第2行目および第3行目のスイッチ
ングブロック行間で、かつ、第2行目のスイッチングブ
ロックS43〜S46の配置位置に対応して4個の抵抗素子
R14〜R11が直列に接続されて第2行目の抵抗列が構成
されている。
【0042】第2行目の抵抗列は、第5列目のスイッチ
ングブロック列と第6列目のスイッチングブロック列と
の間で折り返され、第2行目および第3行目のスイッチ
ングブロック行間で、かつ、第3行目のスイッチングブ
ロックS36〜S33の配置位置に対応して4個の抵抗素子
R10〜R7 が直列に接続されて第3行目の抵抗列が構成
されている。
ングブロック列と第6列目のスイッチングブロック列と
の間で折り返され、第2行目および第3行目のスイッチ
ングブロック行間で、かつ、第3行目のスイッチングブ
ロックS36〜S33の配置位置に対応して4個の抵抗素子
R10〜R7 が直列に接続されて第3行目の抵抗列が構成
されている。
【0043】第3行目の抵抗列は、第3列目のスイッチ
ングブロック列と第2列目のスイッチングブロック列と
の間で折り返され、第4行目および第5行目のスイッチ
ングブロック行間で、かつ、第4行目のスイッチングブ
ロックS23〜S26の配置位置に対応して4個の抵抗素子
R6 〜R3 が直列に接続されて第4行目の抵抗列が構成
されている。
ングブロック列と第2列目のスイッチングブロック列と
の間で折り返され、第4行目および第5行目のスイッチ
ングブロック行間で、かつ、第4行目のスイッチングブ
ロックS23〜S26の配置位置に対応して4個の抵抗素子
R6 〜R3 が直列に接続されて第4行目の抵抗列が構成
されている。
【0044】第4行目の抵抗列は、第5列目のスイッチ
ングブロック列と第6列目のスイッチングブロック列と
の間で折り返され、第4行目および第5行目のスイッチ
ングブロック行間で、かつ、第5行目のスイッチングブ
ロックS16〜S15の配置位置に対応して2個の抵抗素子
R2 〜R1 が直列に接続され、抵抗素子R1 の一端が基
準電位VRTの端子に接続されて第5行目の抵抗列が構成
されている。
ングブロック列と第6列目のスイッチングブロック列と
の間で折り返され、第4行目および第5行目のスイッチ
ングブロック行間で、かつ、第5行目のスイッチングブ
ロックS16〜S15の配置位置に対応して2個の抵抗素子
R2 〜R1 が直列に接続され、抵抗素子R1 の一端が基
準電位VRTの端子に接続されて第5行目の抵抗列が構成
されている。
【0045】すなわち、基準電圧の最低値となる位置
(基準電位VRB端子と抵抗素子R16との接続点)および
最高値となる位置(基準電位VRT端子と抵抗素子R1 と
の接続点)がマトリクス状に配置されたスイッチングブ
ロックの行方向の中間点に位置するように、第1行目お
よび第5行目の抵抗列を第2行目〜第4行目の抵抗列に
対して半周期ずらして配置されている。このような抵抗
列の配置構成は、後述するように上位下位の切替点にお
いて7列からなるスイッチングブロック列を、第1列目
から第4列目のスイッチングブロック列のグループと第
5列目から第7列目のスイッチングブロック列との2グ
ループに分割する目的でなされている。
(基準電位VRB端子と抵抗素子R16との接続点)および
最高値となる位置(基準電位VRT端子と抵抗素子R1 と
の接続点)がマトリクス状に配置されたスイッチングブ
ロックの行方向の中間点に位置するように、第1行目お
よび第5行目の抵抗列を第2行目〜第4行目の抵抗列に
対して半周期ずらして配置されている。このような抵抗
列の配置構成は、後述するように上位下位の切替点にお
いて7列からなるスイッチングブロック列を、第1列目
から第4列目のスイッチングブロック列のグループと第
5列目から第7列目のスイッチングブロック列との2グ
ループに分割する目的でなされている。
【0046】また、各抵抗列の行間に発生する電圧V1
〜V4 は、基準電位VRT〜VRBを粗い量子化で分圧した
基準電圧として上位コンパレータ111〜114にそれ
ぞれ供給される。図1の構成において、基準電位VRT〜
VRB間の電圧をVREF とすると、各基準電圧V1 〜V4
は、それぞれ以下に示す値となる。 V1 =(14/16) ・VREF V2 =(10/16) ・VREF V3 =( 6/16) ・VREF V4 =( 2/16) ・VREF
〜V4 は、基準電位VRT〜VRBを粗い量子化で分圧した
基準電圧として上位コンパレータ111〜114にそれ
ぞれ供給される。図1の構成において、基準電位VRT〜
VRB間の電圧をVREF とすると、各基準電圧V1 〜V4
は、それぞれ以下に示す値となる。 V1 =(14/16) ・VREF V2 =(10/16) ・VREF V3 =( 6/16) ・VREF V4 =( 2/16) ・VREF
【0047】さらに、基準抵抗素子R1 〜R16で分圧さ
れた各基準電圧e1 〜e15は、所定のスイッチングブロ
ックのトランジスタQ1 のベースに供給されるように配
線されている。具体的には、抵抗素子R1 とR2 との接
続中点に発生する基準電圧e1 〔=(15/16) ・VREF 〕
はスイッチングブロックS15,S27のトランジスタQ1
のベースに供給される。抵抗素子R2 とR3 との接続中
点に発生する基準電圧e2 〔=V1 =(14/16)・
VREF 〕はスイッチングブロックS16,S26のトランジ
スタQ1 のベースに供給される。抵抗素子R3 とR4 と
の接続中点に発生する基準電圧e3 〔=(13/16) ・VRE
F 〕はスイッチングブロックS17,S25のトランジスタ
Q1 のベースに供給される。抵抗素子R4 とR5 との接
続中点に発生する基準電圧e4 〔=(12/16) ・VRE F 〕
はスイッチングブロックS24のトランジスタQ1 のベー
スに供給される。抵抗素子R5 とR6 との接続中点に発
生する基準電圧e5 〔=(11/16) ・VRE F 〕はスイッチ
ングブロックS23,S31のトランジスタQ1 のベースに
供給される。抵抗素子R6 とR7 との接続中点に発生す
る基準電圧e6 〔=V2 =(10/16)・VREF 〕はスイッ
チングブロックS22,S32のトランジスタQ1 のベース
に供給される。抵抗素子R7 とR8 との接続中点に発生
する基準電圧e7 〔=(9/16)・VREF〕はスイッチング
ブロックS21,S33のトランジスタQ1 のベースに供給
される。抵抗素子R8 とR9 との接続中点に発生する基
準電圧e8 〔=(8/16)・VREF〕はスイッチングブロッ
クS34のトランジスタQ1 のベースに供給される。抵抗
素子R9 とR10との接続中点に発生する基準電圧e
9 〔=(7/16)・VREF〕はスイッチングブロックS35,
S47のトランジスタQ1 のベースに供給される。抵抗素
子R10とR11との接続中点に発生する基準電圧e10〔=
V3 =(6/16)・VREF 〕はスイッチングブロックS36,
S46のトランジスタQ1 のベースに供給される。抵抗素
子R11とR12との接続中点に発生する基準電圧e11〔=
(5/16)・VREF〕はスイッチングブロックS37,S45の
トランジスタQ1 のベースに供給される。抵抗素子R12
とR13との接続中点に発生する基準電圧e12〔=(4/16)
・VREF〕はスイッチングブロックS44のトランジスタ
Q1 のベースに供給される。抵抗素子R13とR14との接
続中点に発生する基準電圧e13〔=(3/16)・VREF〕は
スイッチングブロックS43,S51のトランジスタQ1 の
ベースに供給される。抵抗素子R14とR15との接続中点
に発生する基準電圧e14〔=V4 =(2/16)・VREF 〕は
スイッチングブロックS42,S52のトランジスタQ1 の
ベースに供給される。抵抗素子R15とR16との接続中点
に発生する基準電圧e15〔(1/16)・VREF 〕はスイッチ
ングブロックS41,S53のトランジスタQ1 のベースに
供給される。
れた各基準電圧e1 〜e15は、所定のスイッチングブロ
ックのトランジスタQ1 のベースに供給されるように配
線されている。具体的には、抵抗素子R1 とR2 との接
続中点に発生する基準電圧e1 〔=(15/16) ・VREF 〕
はスイッチングブロックS15,S27のトランジスタQ1
のベースに供給される。抵抗素子R2 とR3 との接続中
点に発生する基準電圧e2 〔=V1 =(14/16)・
VREF 〕はスイッチングブロックS16,S26のトランジ
スタQ1 のベースに供給される。抵抗素子R3 とR4 と
の接続中点に発生する基準電圧e3 〔=(13/16) ・VRE
F 〕はスイッチングブロックS17,S25のトランジスタ
Q1 のベースに供給される。抵抗素子R4 とR5 との接
続中点に発生する基準電圧e4 〔=(12/16) ・VRE F 〕
はスイッチングブロックS24のトランジスタQ1 のベー
スに供給される。抵抗素子R5 とR6 との接続中点に発
生する基準電圧e5 〔=(11/16) ・VRE F 〕はスイッチ
ングブロックS23,S31のトランジスタQ1 のベースに
供給される。抵抗素子R6 とR7 との接続中点に発生す
る基準電圧e6 〔=V2 =(10/16)・VREF 〕はスイッ
チングブロックS22,S32のトランジスタQ1 のベース
に供給される。抵抗素子R7 とR8 との接続中点に発生
する基準電圧e7 〔=(9/16)・VREF〕はスイッチング
ブロックS21,S33のトランジスタQ1 のベースに供給
される。抵抗素子R8 とR9 との接続中点に発生する基
準電圧e8 〔=(8/16)・VREF〕はスイッチングブロッ
クS34のトランジスタQ1 のベースに供給される。抵抗
素子R9 とR10との接続中点に発生する基準電圧e
9 〔=(7/16)・VREF〕はスイッチングブロックS35,
S47のトランジスタQ1 のベースに供給される。抵抗素
子R10とR11との接続中点に発生する基準電圧e10〔=
V3 =(6/16)・VREF 〕はスイッチングブロックS36,
S46のトランジスタQ1 のベースに供給される。抵抗素
子R11とR12との接続中点に発生する基準電圧e11〔=
(5/16)・VREF〕はスイッチングブロックS37,S45の
トランジスタQ1 のベースに供給される。抵抗素子R12
とR13との接続中点に発生する基準電圧e12〔=(4/16)
・VREF〕はスイッチングブロックS44のトランジスタ
Q1 のベースに供給される。抵抗素子R13とR14との接
続中点に発生する基準電圧e13〔=(3/16)・VREF〕は
スイッチングブロックS43,S51のトランジスタQ1 の
ベースに供給される。抵抗素子R14とR15との接続中点
に発生する基準電圧e14〔=V4 =(2/16)・VREF 〕は
スイッチングブロックS42,S52のトランジスタQ1 の
ベースに供給される。抵抗素子R15とR16との接続中点
に発生する基準電圧e15〔(1/16)・VREF 〕はスイッチ
ングブロックS41,S53のトランジスタQ1 のベースに
供給される。
【0048】上位コンパレータ111,112,11
3,114は、それぞれ比較器CU1〜CU4,相補型の出
力アンプCAおよびアンドゲートAU1〜AU4を備えてい
る。上位コンパレータ111の比較器CU1の一方の入力
にはアナログ信号VINが供給され、他方の入力には基準
電位VRT〜VRBを粗い量子化で分圧した基準電圧V
1 〔=(14/16) ・VREF 〕が供給される。上位コンパレ
ータ112の比較器CU2の一方の入力にはアナログ信号
VINが供給され、他方の入力には基準電位VRT〜VRBを
粗い量子化で分圧した基準電圧V 2 〔=(10/16) ・V
REF 〕が供給される。上位コンパレータ113の比較器
CU3の一方の入力にはアナログ信号VINが供給され、他
方の入力には基準電位VRT〜VRBを粗い量子化で分圧し
た基準電圧V 3 〔=(6/16)・VREF 〕が供給される。上
位コンパレータ114の比較器CU4の一方の入力にはア
ナログ信号VINが供給され、他方の入力には基準電位V
RT〜VRBを粗い量子化で分圧した基準電圧V 4 〔=(2/1
6)・VREF 〕が供給される。
3,114は、それぞれ比較器CU1〜CU4,相補型の出
力アンプCAおよびアンドゲートAU1〜AU4を備えてい
る。上位コンパレータ111の比較器CU1の一方の入力
にはアナログ信号VINが供給され、他方の入力には基準
電位VRT〜VRBを粗い量子化で分圧した基準電圧V
1 〔=(14/16) ・VREF 〕が供給される。上位コンパレ
ータ112の比較器CU2の一方の入力にはアナログ信号
VINが供給され、他方の入力には基準電位VRT〜VRBを
粗い量子化で分圧した基準電圧V 2 〔=(10/16) ・V
REF 〕が供給される。上位コンパレータ113の比較器
CU3の一方の入力にはアナログ信号VINが供給され、他
方の入力には基準電位VRT〜VRBを粗い量子化で分圧し
た基準電圧V 3 〔=(6/16)・VREF 〕が供給される。上
位コンパレータ114の比較器CU4の一方の入力にはア
ナログ信号VINが供給され、他方の入力には基準電位V
RT〜VRBを粗い量子化で分圧した基準電圧V 4 〔=(2/1
6)・VREF 〕が供給される。
【0049】上位コンパレータ111の比較器CU1の出
力は出力アンプCAの入力に接続され、その正側出力は
2入力アンドゲートAU1の両入力に接続され、負側出力
は上位コンパレータ112の2入力アンドゲートAU2の
一方の入力に接続されている。上位コンパレータ112
の比較器CU2の出力は出力アンプCAの入力に接続さ
れ、その正側出力は2入力アンドゲートAU2の他方の入
力に接続され、負側出力は上位コンパレータ113の2
入力アンドゲートAU3の一方の入力に接続されている。
上位コンパレータ113の比較器CU3の出力は出力アン
プCAの入力に接続され、その正側出力は2入力アンド
ゲートAU3の他方の入力に接続され、負側出力は上位コ
ンパレータ114の2入力アンドゲートAU4の一方の入
力に接続されている。上位コンパレータ114の比較器
CU4の出力は出力アンプCAの入力に接続され、その正
側出力は2入力アンドゲートAU4の他方の入力に接続さ
れ、負側出力は2入力アンドゲートAU5の両入力に接続
されている。
力は出力アンプCAの入力に接続され、その正側出力は
2入力アンドゲートAU1の両入力に接続され、負側出力
は上位コンパレータ112の2入力アンドゲートAU2の
一方の入力に接続されている。上位コンパレータ112
の比較器CU2の出力は出力アンプCAの入力に接続さ
れ、その正側出力は2入力アンドゲートAU2の他方の入
力に接続され、負側出力は上位コンパレータ113の2
入力アンドゲートAU3の一方の入力に接続されている。
上位コンパレータ113の比較器CU3の出力は出力アン
プCAの入力に接続され、その正側出力は2入力アンド
ゲートAU3の他方の入力に接続され、負側出力は上位コ
ンパレータ114の2入力アンドゲートAU4の一方の入
力に接続されている。上位コンパレータ114の比較器
CU4の出力は出力アンプCAの入力に接続され、その正
側出力は2入力アンドゲートAU4の他方の入力に接続さ
れ、負側出力は2入力アンドゲートAU5の両入力に接続
されている。
【0050】このように構成される上位コンパレータ1
11〜114の各比較器CU1〜CU4の出力は、サンプリ
ングされたアナログ信号VINのレベルに対応して「H」
または「L」のレベルとなり、各アンドゲートAU1〜A
U4のいずれか1個のみが「1」レベルを出力する。上位
コンパレータ111のアンドゲートAU1の出力はバッフ
ァBU1を介して上位エンコーダ120に接続されるとと
もに、スイッチングブロックS11〜S17のトランジスタ
Q3 のベースに接続され、バッファを介してインバータ
160の入力に接続されている。上位コンパレータ11
2のアンドゲートAU2の出力はバッファBU2を介して上
位エンコーダ120に接続されるとともに、スイッチン
グブロックS21〜S27のトランジスタQ3 のベースに接
続されている。上位コンパレータ113のアンドゲート
AU3の出力はバッファBU3を介して上位エンコーダ12
0に接続されるとともに、スイッチングブロックS31〜
S37のトランジスタQ3 のベースに接続され、バッファ
を介してインバータ160の入力に接続されている。上
位コンパレータ114のアンドゲートAU4の出力はバッ
ファBU4を介して上位エンコーダ120に接続されると
ともに、スイッチングブロックS41〜S47のトランジス
タQ3 のベースに接続されている。アンドゲートAU5の
出力はバッファBU5の入力に接続されるとともに、スイ
ッチングブロックS51〜S57のトランジスタQ3 のベー
スに接続され、バッファを介してインバータ160の入
力に接続されている。
11〜114の各比較器CU1〜CU4の出力は、サンプリ
ングされたアナログ信号VINのレベルに対応して「H」
または「L」のレベルとなり、各アンドゲートAU1〜A
U4のいずれか1個のみが「1」レベルを出力する。上位
コンパレータ111のアンドゲートAU1の出力はバッフ
ァBU1を介して上位エンコーダ120に接続されるとと
もに、スイッチングブロックS11〜S17のトランジスタ
Q3 のベースに接続され、バッファを介してインバータ
160の入力に接続されている。上位コンパレータ11
2のアンドゲートAU2の出力はバッファBU2を介して上
位エンコーダ120に接続されるとともに、スイッチン
グブロックS21〜S27のトランジスタQ3 のベースに接
続されている。上位コンパレータ113のアンドゲート
AU3の出力はバッファBU3を介して上位エンコーダ12
0に接続されるとともに、スイッチングブロックS31〜
S37のトランジスタQ3 のベースに接続され、バッファ
を介してインバータ160の入力に接続されている。上
位コンパレータ114のアンドゲートAU4の出力はバッ
ファBU4を介して上位エンコーダ120に接続されると
ともに、スイッチングブロックS41〜S47のトランジス
タQ3 のベースに接続されている。アンドゲートAU5の
出力はバッファBU5の入力に接続されるとともに、スイ
ッチングブロックS51〜S57のトランジスタQ3 のベー
スに接続され、バッファを介してインバータ160の入
力に接続されている。
【0051】上位エンコーダ120は、L(左)モード
用データを発生するエンコーダラインLN121 と、R
(右)モード用データを発生するエンコーダラインLN
122 とから構成されている。すなわち、上位エンコーダ
120は、マトリクス回路100に配列されているスイ
ッチングブロックS11〜S17,S21〜S27,S31〜
S37,S41〜S47およびS51〜S57の中で、マトリクス
回路100の中央より左側に配列された第1列目から第
4列目の第1グループと右側に配列された第5列目から
第7列目の第2グループに対応させて、各エンコーダラ
インLN121 およびLN122 が設定されており、上位2
ビットのうち最小ビット(上位ビットの下位側ビット)
を除くビット、本実施例の場合、上位2ビットのうち最
高ビット(上位ビットの上位側ビット)についてのデー
タがセットされる。
用データを発生するエンコーダラインLN121 と、R
(右)モード用データを発生するエンコーダラインLN
122 とから構成されている。すなわち、上位エンコーダ
120は、マトリクス回路100に配列されているスイ
ッチングブロックS11〜S17,S21〜S27,S31〜
S37,S41〜S47およびS51〜S57の中で、マトリクス
回路100の中央より左側に配列された第1列目から第
4列目の第1グループと右側に配列された第5列目から
第7列目の第2グループに対応させて、各エンコーダラ
インLN121 およびLN122 が設定されており、上位2
ビットのうち最小ビット(上位ビットの下位側ビット)
を除くビット、本実施例の場合、上位2ビットのうち最
高ビット(上位ビットの上位側ビット)についてのデー
タがセットされる。
【0052】図2は、上位コンパレータ111〜114
の各アンドゲートAU1,AU2,AU3AU4およびAU5の出
力と上位エンコーダ120の各エンコーダラインLN
121 およびLN122 の設定出力データコードパターンと
の対応関係を示している。データの設定は、図3に示す
ように、中間点Cを基準にして2グループに分割して、
左側の列グループ(Lモードに対応)および右側の列グ
ループ(Rモードに対応)の出力データにおける最上位
ビットに合わせて設定されている。
の各アンドゲートAU1,AU2,AU3AU4およびAU5の出
力と上位エンコーダ120の各エンコーダラインLN
121 およびLN122 の設定出力データコードパターンと
の対応関係を示している。データの設定は、図3に示す
ように、中間点Cを基準にして2グループに分割して、
左側の列グループ(Lモードに対応)および右側の列グ
ループ(Rモードに対応)の出力データにおける最上位
ビットに合わせて設定されている。
【0053】下位コンパレータ131〜137は、それ
ぞれ比較器CD1〜CD7,相補型の出力アンプCAおよび
アンドゲートAD1〜AD7を備えている。下位コンパレー
タ131の比較器CD1の一方の入力にはマトリクス回路
100の第1列目のスイッチングブロックS11,S31,
S51のトランジスタQ1 のコレクタ出力およびスイッチ
ングブロックS21,S41のトランジスタQ2 のコレクタ
出力が供給され、他方の入力にはスイッチングブロック
S21,S41のトランジスタQ1 のコレクタ出力およびス
イッチングブロックS11,S31,S51のトランジスタQ
2 のコレクタ出力が供給される。
ぞれ比較器CD1〜CD7,相補型の出力アンプCAおよび
アンドゲートAD1〜AD7を備えている。下位コンパレー
タ131の比較器CD1の一方の入力にはマトリクス回路
100の第1列目のスイッチングブロックS11,S31,
S51のトランジスタQ1 のコレクタ出力およびスイッチ
ングブロックS21,S41のトランジスタQ2 のコレクタ
出力が供給され、他方の入力にはスイッチングブロック
S21,S41のトランジスタQ1 のコレクタ出力およびス
イッチングブロックS11,S31,S51のトランジスタQ
2 のコレクタ出力が供給される。
【0054】下位コンパレータ132の比較器CD2の一
方の入力にはマトリクス回路100の第2列目のスイッ
チングブロックS12,S32,S52のトランジスタQ1 の
コレクタ出力およびスイッチングブロックS22,S42の
トランジスタQ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックS22,S42のトランジスタ
Q1 のコレクタ出力およびスイッチングブロックS12,
S32,S52のトランジスタQ2 のコレクタ出力が供給さ
れる。
方の入力にはマトリクス回路100の第2列目のスイッ
チングブロックS12,S32,S52のトランジスタQ1 の
コレクタ出力およびスイッチングブロックS22,S42の
トランジスタQ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックS22,S42のトランジスタ
Q1 のコレクタ出力およびスイッチングブロックS12,
S32,S52のトランジスタQ2 のコレクタ出力が供給さ
れる。
【0055】下位コンパレータ133の比較器CD3の一
方の入力にはマトリクス回路100の第3列目のスイッ
チングブロックS13,S33,S53のトランジスタQ1 の
コレクタ出力およびスイッチングブロックS23,S43の
トランジスタQ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックS23,S43のトランジスタ
Q1 のコレクタ出力およびスイッチングブロックS13,
S33,S53のトランジスタQ2 のコレクタ出力が供給さ
れる。
方の入力にはマトリクス回路100の第3列目のスイッ
チングブロックS13,S33,S53のトランジスタQ1 の
コレクタ出力およびスイッチングブロックS23,S43の
トランジスタQ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックS23,S43のトランジスタ
Q1 のコレクタ出力およびスイッチングブロックS13,
S33,S53のトランジスタQ2 のコレクタ出力が供給さ
れる。
【0056】下位コンパレータ134の比較器CD4の一
方の入力にはマトリクス回路100の第4列目のスイッ
チングブロックS14,S34,S54のトランジスタQ1 の
コレクタ出力およびスイッチングブロックS24,S44の
トランジスタQ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックS24,S44のトランジスタ
Q1 のコレクタ出力およびスイッチングブロックS14,
S34,S54のトランジスタQ2 のコレクタ出力が供給さ
れる。
方の入力にはマトリクス回路100の第4列目のスイッ
チングブロックS14,S34,S54のトランジスタQ1 の
コレクタ出力およびスイッチングブロックS24,S44の
トランジスタQ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックS24,S44のトランジスタ
Q1 のコレクタ出力およびスイッチングブロックS14,
S34,S54のトランジスタQ2 のコレクタ出力が供給さ
れる。
【0057】下位コンパレータ135の比較器CD5の一
方の入力にはマトリクス回路100の第5列目のスイッ
チングブロックS15,S35,S55のトランジスタQ1 の
コレクタ出力およびスイッチングブロックS25,S45の
トランジスタQ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックS25,S45のトランジスタ
Q1 のコレクタ出力およびスイッチングブロックS15,
S35,S55のトランジスタQ2 のコレクタ出力が供給さ
れる。
方の入力にはマトリクス回路100の第5列目のスイッ
チングブロックS15,S35,S55のトランジスタQ1 の
コレクタ出力およびスイッチングブロックS25,S45の
トランジスタQ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックS25,S45のトランジスタ
Q1 のコレクタ出力およびスイッチングブロックS15,
S35,S55のトランジスタQ2 のコレクタ出力が供給さ
れる。
【0058】下位コンパレータ136の比較器CD6の一
方の入力にはマトリクス回路100の第6列目のスイッ
チングブロックS16,S36,S56のトランジスタQ1 の
コレクタ出力およびスイッチングブロックS26,S46の
トランジスタQ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックS26,S46のトランジスタ
Q1 のコレクタ出力およびスイッチングブロックS16,
S36,S56のトランジスタQ2 のコレクタ出力が供給さ
れる。
方の入力にはマトリクス回路100の第6列目のスイッ
チングブロックS16,S36,S56のトランジスタQ1 の
コレクタ出力およびスイッチングブロックS26,S46の
トランジスタQ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックS26,S46のトランジスタ
Q1 のコレクタ出力およびスイッチングブロックS16,
S36,S56のトランジスタQ2 のコレクタ出力が供給さ
れる。
【0059】下位コンパレータ137の比較器CD7の一
方の入力にはマトリクス回路100の第7列目のスイッ
チングブロックS17,S37,S57のトランジスタQ1 の
コレクタ出力およびスイッチングブロックS27,S47の
トランジスタQ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックS27,S47のトランジスタ
Q1 のコレクタ出力およびスイッチングブロックS17,
S37,S57のトランジスタQ2 のコレクタ出力が供給さ
れる。
方の入力にはマトリクス回路100の第7列目のスイッ
チングブロックS17,S37,S57のトランジスタQ1 の
コレクタ出力およびスイッチングブロックS27,S47の
トランジスタQ2 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックS27,S47のトランジスタ
Q1 のコレクタ出力およびスイッチングブロックS17,
S37,S57のトランジスタQ2 のコレクタ出力が供給さ
れる。
【0060】下位コンパレータ131の比較器CD1の出
力は出力アンプCAの入力に接続され、その正側出力は
2入力アンドゲートAD1の両入力に接続され、負側出力
は下位コンパレータ132の2入力アンドゲートAD2の
一方の入力に接続されている。下位コンパレータ132
の比較器CD2の出力は出力アンプCAの入力に接続さ
れ、その正側出力は2入力アンドゲートAD2の他方の入
力に接続され、負側出力は下位コンパレータ133の2
入力アンドゲートAD3の一方の入力に接続されている。
下位コンパレータ133の比較器CD3の出力は出力アン
プCAの入力に接続され、その正側出力は2入力アンド
ゲートAD3の他方の入力に接続され、負側出力は下位コ
ンパレータ134の2入力アンドゲートAD4の一方の入
力に接続されている。下位コンパレータ134の比較器
CD4の出力は出力アンプCAの入力に接続され、その正
側出力は2入力アンドゲートAD4の他方の入力に接続さ
れ、負側出力は下位コンパレータ135の2入力アンド
ゲートAD5の両方の入力に接続されている。下位コンパ
レータ135の比較器CD5の出力は出力アンプCAの入
力に接続され、その正側出力は2入力アンドゲートAD5
の他方の入力に接続され、負側出力は下位コンパレータ
136の2入力アンドゲートAD6の一方の入力に接続さ
れている。下位コンパレータ136の比較器CD6の出力
は出力アンプCAの入力に接続され、その正側出力は2
入力アンドゲートAD6の他方の入力に接続され、負側出
力は下位コンパレータ137の2入力アンドゲートAD7
の一方の入力に接続されている。下位コンパレータ13
7の比較器CD7の出力は出力アンプCAの入力に接続さ
れ、その正側出力は2入力アンドゲートAD7の他方の入
力に接続され、負側出力は2入力アンドゲートAD8の両
入力に接続されている。
力は出力アンプCAの入力に接続され、その正側出力は
2入力アンドゲートAD1の両入力に接続され、負側出力
は下位コンパレータ132の2入力アンドゲートAD2の
一方の入力に接続されている。下位コンパレータ132
の比較器CD2の出力は出力アンプCAの入力に接続さ
れ、その正側出力は2入力アンドゲートAD2の他方の入
力に接続され、負側出力は下位コンパレータ133の2
入力アンドゲートAD3の一方の入力に接続されている。
下位コンパレータ133の比較器CD3の出力は出力アン
プCAの入力に接続され、その正側出力は2入力アンド
ゲートAD3の他方の入力に接続され、負側出力は下位コ
ンパレータ134の2入力アンドゲートAD4の一方の入
力に接続されている。下位コンパレータ134の比較器
CD4の出力は出力アンプCAの入力に接続され、その正
側出力は2入力アンドゲートAD4の他方の入力に接続さ
れ、負側出力は下位コンパレータ135の2入力アンド
ゲートAD5の両方の入力に接続されている。下位コンパ
レータ135の比較器CD5の出力は出力アンプCAの入
力に接続され、その正側出力は2入力アンドゲートAD5
の他方の入力に接続され、負側出力は下位コンパレータ
136の2入力アンドゲートAD6の一方の入力に接続さ
れている。下位コンパレータ136の比較器CD6の出力
は出力アンプCAの入力に接続され、その正側出力は2
入力アンドゲートAD6の他方の入力に接続され、負側出
力は下位コンパレータ137の2入力アンドゲートAD7
の一方の入力に接続されている。下位コンパレータ13
7の比較器CD7の出力は出力アンプCAの入力に接続さ
れ、その正側出力は2入力アンドゲートAD7の他方の入
力に接続され、負側出力は2入力アンドゲートAD8の両
入力に接続されている。
【0061】このように構成される下位コンパレータ1
31〜137の各比較器CD1〜CD7の出力は、2入力の
レベルに対応して「H」または「L」のレベルとなり、
各アンドゲートAD1〜AD8のいずれか1個のみが「1」
レベルを出力する。下位コンパレータ131〜137の
アンドゲートAD1〜AD7およびAD8の出力はバッファB
D1〜BD8を介して下位エンコーダ140に接続される。
31〜137の各比較器CD1〜CD7の出力は、2入力の
レベルに対応して「H」または「L」のレベルとなり、
各アンドゲートAD1〜AD8のいずれか1個のみが「1」
レベルを出力する。下位コンパレータ131〜137の
アンドゲートAD1〜AD7およびAD8の出力はバッファB
D1〜BD8を介して下位エンコーダ140に接続される。
【0062】下位エンコーダ140は、下位データBD
3 ,BD4 を発生するデータラインLN141 と、下位コ
ンパレータ131〜134のアンドゲートAD1〜AD4の
出力のいずれかが「1」になったことを示す選択信号S
EL1 を発生する選択ラインLN142 と、下位コンパレ
ータ135〜137アンドゲートAD5〜AD7およびA D8
の出力のいずれかが「1」になったことを示す選択信号
SEL2 を発生する選択ラインLN143 とから構成され
ている。選択信号SEL1 は上述したLモードの上位デ
ータを選択するために設定され、選択信号SEL2 はR
モードの上位データを選択するために設定される。
3 ,BD4 を発生するデータラインLN141 と、下位コ
ンパレータ131〜134のアンドゲートAD1〜AD4の
出力のいずれかが「1」になったことを示す選択信号S
EL1 を発生する選択ラインLN142 と、下位コンパレ
ータ135〜137アンドゲートAD5〜AD7およびA D8
の出力のいずれかが「1」になったことを示す選択信号
SEL2 を発生する選択ラインLN143 とから構成され
ている。選択信号SEL1 は上述したLモードの上位デ
ータを選択するために設定され、選択信号SEL2 はR
モードの上位データを選択するために設定される。
【0063】図3は、上位側のアンドゲートAU1〜AU5
および下位側のアンドゲートAD1〜AD8の出力と出力変
換コードデータとの対応関係を示している。上述したよ
うに、本実施例におけるマトリクス回路100は、各ス
イッチングブロックを行方向に2分割しているが、この
分割点Cは、図3からわかるように、出力変換コードD
1 〜D4 の上位2ビットに注目すると、上位2ビットの
値が切り替わる点で分割されている。さらに、下位エン
コーダ140は、出力変換コードD1 〜D4 の上位2ビ
ットに注目すると、その下位側ビットが中間点Cを基準
にして、L(左)側とR(右)側でレベルが反転した関
係にあることに基づいて、本実施例では、選択信号SE
L2 を上位エンコーダ120の設定データから除いた上
位データの下位側(上位ビットの最小ビット)の変換コ
ードD2 として出力する。
および下位側のアンドゲートAD1〜AD8の出力と出力変
換コードデータとの対応関係を示している。上述したよ
うに、本実施例におけるマトリクス回路100は、各ス
イッチングブロックを行方向に2分割しているが、この
分割点Cは、図3からわかるように、出力変換コードD
1 〜D4 の上位2ビットに注目すると、上位2ビットの
値が切り替わる点で分割されている。さらに、下位エン
コーダ140は、出力変換コードD1 〜D4 の上位2ビ
ットに注目すると、その下位側ビットが中間点Cを基準
にして、L(左)側とR(右)側でレベルが反転した関
係にあることに基づいて、本実施例では、選択信号SE
L2 を上位エンコーダ120の設定データから除いた上
位データの下位側(上位ビットの最小ビット)の変換コ
ードD2 として出力する。
【0064】選択ゲート150は、アンドゲートA1 ,
A2 により構成され、下位エンコーダ140から出力さ
れる選択信号SEL1 およびSEL2 を用いて、上位エ
ンコーダ120から出力されるLモードおよびRモード
の各上位データのうちから一の上位データ(上位ビット
の最高位ビット)を選択し、オアゲートOR1 を介して
変換コードD1 として出力する。
A2 により構成され、下位エンコーダ140から出力さ
れる選択信号SEL1 およびSEL2 を用いて、上位エ
ンコーダ120から出力されるLモードおよびRモード
の各上位データのうちから一の上位データ(上位ビット
の最高位ビット)を選択し、オアゲートOR1 を介して
変換コードD1 として出力する。
【0065】具体的には、アンドゲートA1 の一方の入
力端子は上位エンコーダ120のLモード用データを発
生するエンコーダラインLN121 に接続され、他方の入
力端子は下位エンコーダ140の選択信号SEL1 を出
力する選択ラインLN142 に接続されている。アンドゲ
ートA2 の一方の入力端子は上位エンコーダ120のR
モード用データを発生するエンコーダラインLN122 に
接続され、他方の入力端子は下位エンコーダ140の選
択信号SEL2 を出力する選択ラインLN143 に接続さ
れている。これらアンドゲートA1 およびA2 の出力は
2入力オアゲートOR1 の各入力端子に接続されてい
る。
力端子は上位エンコーダ120のLモード用データを発
生するエンコーダラインLN121 に接続され、他方の入
力端子は下位エンコーダ140の選択信号SEL1 を出
力する選択ラインLN142 に接続されている。アンドゲ
ートA2 の一方の入力端子は上位エンコーダ120のR
モード用データを発生するエンコーダラインLN122 に
接続され、他方の入力端子は下位エンコーダ140の選
択信号SEL2 を出力する選択ラインLN143 に接続さ
れている。これらアンドゲートA1 およびA2 の出力は
2入力オアゲートOR1 の各入力端子に接続されてい
る。
【0066】排他的論理和ゲートEXO1 は、下位エン
コーダ140のデータラインLN14 1 の一方のラインか
ら出力される下位データBD3 と上位コンパレータ11
1,113のアンドゲートAU1,AU3またはAU5の出力
レベルの和をインバータ160で反転させた信号との排
他的論理和をとり、その結果を下位変換コードD3 とし
て出力する。排他的論理和ゲートEXO2 は、下位エン
コーダ140のデータラインLN14 1 の他方のラインか
ら出力される下位データBD4 と上位コンパレータ11
1,113のアンドゲートAU1,AU3またはAU5の出力
レベルの和をインバータ160で反転させた信号との排
他的論理和をとり、その結果を下位変換コードD4 とし
て出力する。
コーダ140のデータラインLN14 1 の一方のラインか
ら出力される下位データBD3 と上位コンパレータ11
1,113のアンドゲートAU1,AU3またはAU5の出力
レベルの和をインバータ160で反転させた信号との排
他的論理和をとり、その結果を下位変換コードD3 とし
て出力する。排他的論理和ゲートEXO2 は、下位エン
コーダ140のデータラインLN14 1 の他方のラインか
ら出力される下位データBD4 と上位コンパレータ11
1,113のアンドゲートAU1,AU3またはAU5の出力
レベルの和をインバータ160で反転させた信号との排
他的論理和をとり、その結果を下位変換コードD4 とし
て出力する。
【0067】次に、上記構成による動作を説明する。た
とえば、サンプリングされたアナログ信号のサンプリン
グ電圧Vs がVRB<VS <V4 であれば、上位コンパレ
ータ111〜114の比較器CU1〜CU4の出力がすべて
「L」となり、アンドゲートAU1〜AU4からは「0」、
AU5からは「1」の2値信号がそれぞれ出力される。そ
の結果、
とえば、サンプリングされたアナログ信号のサンプリン
グ電圧Vs がVRB<VS <V4 であれば、上位コンパレ
ータ111〜114の比較器CU1〜CU4の出力がすべて
「L」となり、アンドゲートAU1〜AU4からは「0」、
AU5からは「1」の2値信号がそれぞれ出力される。そ
の結果、
〔0000〕なる2値信号が上位エンコーダ1
20に入力される。上位エンコーダ120では、いわゆ
るワイヤードオア回路によって、Lモード用データを発
生するエンコーダライン〔LN121 〕およびRモード用
データを発生するエンコーダライン〔LN122 〕には
20に入力される。上位エンコーダ120では、いわゆ
るワイヤードオア回路によって、Lモード用データを発
生するエンコーダライン〔LN121 〕およびRモード用
データを発生するエンコーダライン〔LN122 〕には
〔0〕の上位データがそれぞれが発生され、選択ゲート
120に出力される。
120に出力される。
【0068】また、サンプリング電圧Vs がV4 <VS
<V3 であれば、上位コンパレータ111〜113の比
較器CU1〜CU3の出力が「L」、上位コンパレータ11
4の比較器CU4の出力が「H」となり、上位コンパレー
タ111〜113のアンドゲートAU1〜AU3およびAU5
からは「0」、上位コンパレータ114のアンドゲート
AU4からは「1」の2値信号がそれぞれ出力される。そ
の結果、〔0001〕なる2値信号が上位エンコーダ1
20に入力される。上位エンコーダ120では、いわゆ
るワイヤードオア回路によって、Lモード用データを発
生するエンコーダライン〔LN121 〕には
<V3 であれば、上位コンパレータ111〜113の比
較器CU1〜CU3の出力が「L」、上位コンパレータ11
4の比較器CU4の出力が「H」となり、上位コンパレー
タ111〜113のアンドゲートAU1〜AU3およびAU5
からは「0」、上位コンパレータ114のアンドゲート
AU4からは「1」の2値信号がそれぞれ出力される。そ
の結果、〔0001〕なる2値信号が上位エンコーダ1
20に入力される。上位エンコーダ120では、いわゆ
るワイヤードオア回路によって、Lモード用データを発
生するエンコーダライン〔LN121 〕には
〔0〕、Rモ
ード用データを発生するエンコーダライン〔LN122 〕
には
ード用データを発生するエンコーダライン〔LN122 〕
には
〔0〕の上位データがそれぞれが発生され、選択ゲ
ート120に出力される。
ート120に出力される。
【0069】また、サンプリング電圧VS がV3 <VS
<V2 のときは、同様に上位側アンドゲートAU1,
AU2,AU4およびAU5からは「0」、アンドゲートAU3
からは「1」の2値信号がそれぞれ出力される。その結
果、〔0010〕なる2値信号が上位エンコーダ120
に入力され、ライン〔LN121 〕からは〔1〕、ライン
〔LN122 〕からは
<V2 のときは、同様に上位側アンドゲートAU1,
AU2,AU4およびAU5からは「0」、アンドゲートAU3
からは「1」の2値信号がそれぞれ出力される。その結
果、〔0010〕なる2値信号が上位エンコーダ120
に入力され、ライン〔LN121 〕からは〔1〕、ライン
〔LN122 〕からは
〔0〕の上位データが選択ゲート1
20に出力される。
20に出力される。
【0070】さらに、サンプリング電圧VS がV2 <V
S <V1 のときには、上位側アンドゲートAU1,AU3,
AU4およびAU5からは「0」、アンドゲートAU2からは
「1」の2値信号がそれぞれ出力される。その結果、
〔0100〕なる2値信号が上位エンコーダ120に入
力され、ライン〔LN121 〕からは〔1〕、ライン〔L
N122 〕からは〔1〕の上位データが選択ゲート120
に出力される。
S <V1 のときには、上位側アンドゲートAU1,AU3,
AU4およびAU5からは「0」、アンドゲートAU2からは
「1」の2値信号がそれぞれ出力される。その結果、
〔0100〕なる2値信号が上位エンコーダ120に入
力され、ライン〔LN121 〕からは〔1〕、ライン〔L
N122 〕からは〔1〕の上位データが選択ゲート120
に出力される。
【0071】同様に、サンプリング電圧VS がV1 <V
S <VRTのときには、上位側アンドゲートAU2,AU3,
AU4およびAU5からは「0」、アンドゲートAU1からは
「1」の2値信号がそれぞれ出力される。その結果、
〔1000〕なる2値信号が上位エンコーダ120に入
力され、ライン〔LN121 〕からは〔1〕、ライン〔L
N122 〕からは〔1〕の上位データが選択ゲート120
に出力される。
S <VRTのときには、上位側アンドゲートAU2,AU3,
AU4およびAU5からは「0」、アンドゲートAU1からは
「1」の2値信号がそれぞれ出力される。その結果、
〔1000〕なる2値信号が上位エンコーダ120に入
力され、ライン〔LN121 〕からは〔1〕、ライン〔L
N122 〕からは〔1〕の上位データが選択ゲート120
に出力される。
【0072】これと並行して、各アンドゲートA
U(1,2,3,4,5)の中で2値出力信号が「1」となっている
コントロールライン(x1,x2,x3,x4,x5 )に接続さ
れているマトリクス回路100の各スイッチングブロッ
クのトランジスタQ3 が各行単位でオンに制御され、さ
らに量子化レベルの細かな数値化が実行される。
U(1,2,3,4,5)の中で2値出力信号が「1」となっている
コントロールライン(x1,x2,x3,x4,x5 )に接続さ
れているマトリクス回路100の各スイッチングブロッ
クのトランジスタQ3 が各行単位でオンに制御され、さ
らに量子化レベルの細かな数値化が実行される。
【0073】たとえば、アンドゲートAU3の出力のみが
「1」レベルになると、スイッチングブロックS31〜S
37のトランジスタQ3 がオンとなり、基準抵抗R6 〜R
11で分圧された基準電圧e5 〜e11とサンプリング電圧
VS がスイッチングブロックS33〜S36で差動的に増幅
され、下位コンパレータ131〜137によって比較さ
れる。同様に、アンドゲートAU2の出力が「1」レベル
のときはスイッチングブロックS21〜S27が能動化され
, 差動的な増幅作用が行われて、下位コンパレータ13
1〜137による比較が行われる。
「1」レベルになると、スイッチングブロックS31〜S
37のトランジスタQ3 がオンとなり、基準抵抗R6 〜R
11で分圧された基準電圧e5 〜e11とサンプリング電圧
VS がスイッチングブロックS33〜S36で差動的に増幅
され、下位コンパレータ131〜137によって比較さ
れる。同様に、アンドゲートAU2の出力が「1」レベル
のときはスイッチングブロックS21〜S27が能動化され
, 差動的な増幅作用が行われて、下位コンパレータ13
1〜137による比較が行われる。
【0074】このように、下位の変換コードはスイッチ
ングブロックの行単位で、サンプリングされた電圧VS
とその行の基準抵抗で分圧された基準電圧とが比較さ
れ、下位コンパレータ131〜137のアンドゲートA
D1〜AD7およびAD8から比較結果に応じた2値信号が出
力されることになる。
ングブロックの行単位で、サンプリングされた電圧VS
とその行の基準抵抗で分圧された基準電圧とが比較さ
れ、下位コンパレータ131〜137のアンドゲートA
D1〜AD7およびAD8から比較結果に応じた2値信号が出
力されることになる。
【0075】このとき、上位2ビットD1 ,D2 を変換
するときの入力アナログ信号がV4>VINで下位2ビッ
トD3 ,D4 を変換するときの入力アナログ信号がVRB
<VIN<〔(V4 +V3 )/2〕の場合、または、上位
2ビットD1 ,D2 を変換するときの入力アナログ信号
がV4 <VIN<V3 で下位2ビットD3 ,D4 を変換す
るときの入力アナログ信号がVRB<VIN<〔(V4 +V
3 )/2〕の場合、または、上位2ビットD1 ,D2 を
変換するときの入力アナログ信号がV3 <VIN<V2 で
下位2ビットD3 ,D4 を変換するときの入力アナログ
信号が〔(V3+V2 )/2〕<VIN<〔(V1 +V
2 )/2〕の場合、または、上位2ビットD1 ,D2 を
変換するときの入力アナログ信号がV2 <VIN<V1 で
下位2ビットD3 ,D4 を変換するときの入力アナログ
信号が〔(V3 +V2 )/2〕<VIN<〔(V1 +V
2 )/2〕の場合、下位エンコーダ140では、選択ラ
インLN142 のみが「1」となる。その結果、選択信号
SEL1 が「1」レベルで選択ゲート150に入力さ
れ、選択信号SEL2 が「0」レベルで選択ゲート15
0に入力される。
するときの入力アナログ信号がV4>VINで下位2ビッ
トD3 ,D4 を変換するときの入力アナログ信号がVRB
<VIN<〔(V4 +V3 )/2〕の場合、または、上位
2ビットD1 ,D2 を変換するときの入力アナログ信号
がV4 <VIN<V3 で下位2ビットD3 ,D4 を変換す
るときの入力アナログ信号がVRB<VIN<〔(V4 +V
3 )/2〕の場合、または、上位2ビットD1 ,D2 を
変換するときの入力アナログ信号がV3 <VIN<V2 で
下位2ビットD3 ,D4 を変換するときの入力アナログ
信号が〔(V3+V2 )/2〕<VIN<〔(V1 +V
2 )/2〕の場合、または、上位2ビットD1 ,D2 を
変換するときの入力アナログ信号がV2 <VIN<V1 で
下位2ビットD3 ,D4 を変換するときの入力アナログ
信号が〔(V3 +V2 )/2〕<VIN<〔(V1 +V
2 )/2〕の場合、下位エンコーダ140では、選択ラ
インLN142 のみが「1」となる。その結果、選択信号
SEL1 が「1」レベルで選択ゲート150に入力さ
れ、選択信号SEL2 が「0」レベルで選択ゲート15
0に入力される。
【0076】選択ゲート150では、選択信号SEL1
のみを「1」レベルで入力したことに伴い、アンドゲー
トA1 のみが活性化される。これらアンドゲートA1 に
は、上位エンコーダ120のラインLN121 に発生され
たLモード用上位データの上位側のビットデータが供給
されている。したがって、選択ゲート150では、Lモ
ード時の上位データのビットが選択され、その結果、オ
アゲートOR1 を介して上位変換コードD1 として出力
される。このとき、上位変換コードD1 の出力と並行し
て、選択信号SEL2 が、そのままのレベル「0」で上
位変換コードD2 として出力される。
のみを「1」レベルで入力したことに伴い、アンドゲー
トA1 のみが活性化される。これらアンドゲートA1 に
は、上位エンコーダ120のラインLN121 に発生され
たLモード用上位データの上位側のビットデータが供給
されている。したがって、選択ゲート150では、Lモ
ード時の上位データのビットが選択され、その結果、オ
アゲートOR1 を介して上位変換コードD1 として出力
される。このとき、上位変換コードD1 の出力と並行し
て、選択信号SEL2 が、そのままのレベル「0」で上
位変換コードD2 として出力される。
【0077】具体的には、アナログ信号VINのサンプリ
ング電圧Vs がVRB<VS <V4 のときには上位変換コ
ード〔D1 ,D2 〕は
ング電圧Vs がVRB<VS <V4 のときには上位変換コ
ード〔D1 ,D2 〕は
〔00〕で、V4 <VS <V3 の
ときには上位変換コード〔D1 ,D2 〕は
ときには上位変換コード〔D1 ,D2 〕は
〔00〕で、
V3 <VS <V2 のときには上位変換コード〔D1 ,D
2 〕は〔10〕で、V2 <VS <V1 のときには上位変
換コード〔D1 ,D2 〕は〔10〕で出力される。な
お、V1 <VS <VRTのときには上位変換コード
〔D1 ,D2 〕は〔11〕を出力するが、このコードは
選択されることはない。
V3 <VS <V2 のときには上位変換コード〔D1 ,D
2 〕は〔10〕で、V2 <VS <V1 のときには上位変
換コード〔D1 ,D2 〕は〔10〕で出力される。な
お、V1 <VS <VRTのときには上位変換コード
〔D1 ,D2 〕は〔11〕を出力するが、このコードは
選択されることはない。
【0078】また、下位エンコーダ140では、下位コ
ンパレータ131のアンドゲートA D1の出力が「1」の
ときには下位データBD3 ,BD4 が〔11〕で発生さ
れ、下位コンパレータ132のアンドゲートAD2の出力
が「1」のときには下位データBD3 ,BD4 が〔1
0〕で発生され、下位コンパレータ133のアンドゲー
トAD3の出力が「1」のときには下位データBD3 ,B
D4 が〔01〕で発生され、下位コンパレータ134の
アンドゲートAD4の出力が「1」のときには下位データ
BD3 ,BD4 が
ンパレータ131のアンドゲートA D1の出力が「1」の
ときには下位データBD3 ,BD4 が〔11〕で発生さ
れ、下位コンパレータ132のアンドゲートAD2の出力
が「1」のときには下位データBD3 ,BD4 が〔1
0〕で発生され、下位コンパレータ133のアンドゲー
トAD3の出力が「1」のときには下位データBD3 ,B
D4 が〔01〕で発生され、下位コンパレータ134の
アンドゲートAD4の出力が「1」のときには下位データ
BD3 ,BD4 が
〔00〕で発生されて、データBD3
は排他的論理和ゲートEXO1 に出力され、データBD
4 は排他的論理和ゲートEXO2 に出力される。
は排他的論理和ゲートEXO1 に出力され、データBD
4 は排他的論理和ゲートEXO2 に出力される。
【0079】排他的論理和ゲートEXO1 およびEXO
2 では、V4 <VS <V3 およびV2 <VS <V1 のと
き、すなわち、マトリクス回路100の下から第2行目
および第4行目のスイッチングブロックS41〜S47,S
21〜S27が選択された場合には、基準電圧の印加方向が
順方向であることから下位データのレベルは下位エンコ
ーダ140の出力レベルが反転されて、下位変換コード
D3 ,D4 として出力される。これに対して、VRB<V
S <V4 ,V3 <VS <V2 およびV 1 <VS <VRTの
とき、すなわち、マトリクス回路100の下から第1行
目、第3行目および第5行目のスイッチングブロックS
51〜S57,S31〜S37,S11〜S17が選択された場合に
は、基準電圧の印加方向が逆方向であることから下位デ
ータのレベルは下位エンコーダ140の出力レベルのま
まに保持されて下位変換コードD3 ,D4 として出力さ
れる。
2 では、V4 <VS <V3 およびV2 <VS <V1 のと
き、すなわち、マトリクス回路100の下から第2行目
および第4行目のスイッチングブロックS41〜S47,S
21〜S27が選択された場合には、基準電圧の印加方向が
順方向であることから下位データのレベルは下位エンコ
ーダ140の出力レベルが反転されて、下位変換コード
D3 ,D4 として出力される。これに対して、VRB<V
S <V4 ,V3 <VS <V2 およびV 1 <VS <VRTの
とき、すなわち、マトリクス回路100の下から第1行
目、第3行目および第5行目のスイッチングブロックS
51〜S57,S31〜S37,S11〜S17が選択された場合に
は、基準電圧の印加方向が逆方向であることから下位デ
ータのレベルは下位エンコーダ140の出力レベルのま
まに保持されて下位変換コードD3 ,D4 として出力さ
れる。
【0080】また、上位2ビットD1 ,D2 を変換する
ときの入力アナログ信号がV4 <V IN<V3 で下位2ビ
ットD3 ,D4 を変換するときの入力アナログ信号が
〔(V 4 +V3 )/2〕<VIN<〔(V3 +V2 )/
2〕の場合、または、上位2ビットD1 ,D2 を変換す
るときの入力アナログ信号がV3 <VIN<V2 で下位2
ビットD3 ,D4 を変換するときの入力アナログ信号が
〔(V4 +V3 )/2〕<VIN<〔(V3 +V2 )/
2〕の場合、または、上位2ビットD1 ,D2 を変換す
るときの入力アナログ信号がV2 <VIN<V1 で下位2
ビットD3 ,D4 を変換するときの入力アナログ信号が
〔(V2 +V1 )/2〕<VIN<VRTの場合、または、
上位2ビットD1 ,D2 を変換するときの入力アナログ
信号がV1 <V INで下位2ビットD3 ,D4 を変換する
ときの入力アナログ信号が〔(V2 +V 1 )/2〕<V
IN<VRTの場合、下位エンコーダ140では、選択ライ
ンLN14 3 のみが「1」となる。その結果、選択信号S
EL2 が「1」レベルで選択ゲート150に入力され、
選択信号SEL1 が「0」レベルで選択ゲート150に
入力される。
ときの入力アナログ信号がV4 <V IN<V3 で下位2ビ
ットD3 ,D4 を変換するときの入力アナログ信号が
〔(V 4 +V3 )/2〕<VIN<〔(V3 +V2 )/
2〕の場合、または、上位2ビットD1 ,D2 を変換す
るときの入力アナログ信号がV3 <VIN<V2 で下位2
ビットD3 ,D4 を変換するときの入力アナログ信号が
〔(V4 +V3 )/2〕<VIN<〔(V3 +V2 )/
2〕の場合、または、上位2ビットD1 ,D2 を変換す
るときの入力アナログ信号がV2 <VIN<V1 で下位2
ビットD3 ,D4 を変換するときの入力アナログ信号が
〔(V2 +V1 )/2〕<VIN<VRTの場合、または、
上位2ビットD1 ,D2 を変換するときの入力アナログ
信号がV1 <V INで下位2ビットD3 ,D4 を変換する
ときの入力アナログ信号が〔(V2 +V 1 )/2〕<V
IN<VRTの場合、下位エンコーダ140では、選択ライ
ンLN14 3 のみが「1」となる。その結果、選択信号S
EL2 が「1」レベルで選択ゲート150に入力され、
選択信号SEL1 が「0」レベルで選択ゲート150に
入力される。
【0081】選択ゲート150では、選択信号SEL2
のみを「1」レベルで入力したことに伴い、アンドゲー
トA2 のみが活性化される。これらアンドゲートA2 に
は、上位エンコーダ120のラインLN122 に発生され
たRモード用上位データの上位側ビットデータが供給さ
れている。したがって、選択ゲート150では、Rモー
ド時の上位データのビットが選択され、その結果、オア
ゲートOR1 を介して上位変換コードD1 として出力さ
れる。このとき、上位変換コードD1 の出力と並行し
て、選択信号SEL2 が、そのままのレベル「1」で上
位変換コードD2 として出力される。
のみを「1」レベルで入力したことに伴い、アンドゲー
トA2 のみが活性化される。これらアンドゲートA2 に
は、上位エンコーダ120のラインLN122 に発生され
たRモード用上位データの上位側ビットデータが供給さ
れている。したがって、選択ゲート150では、Rモー
ド時の上位データのビットが選択され、その結果、オア
ゲートOR1 を介して上位変換コードD1 として出力さ
れる。このとき、上位変換コードD1 の出力と並行し
て、選択信号SEL2 が、そのままのレベル「1」で上
位変換コードD2 として出力される。
【0082】具体的には、アナログ信号VINのサンプリ
ング電圧Vs がV4 <VS <V3 のときには上位変換コ
ード〔D1 ,D2 〕は〔01〕で、V3 <VS <V2 の
ときには上位変換コード〔D1 ,D2 〕は〔01〕で、
V2 <VS <V1 のときには上位変換コード〔D1 ,D
2 〕は〔11〕で、V1 <VS <VRTのときには上位変
換コード〔D1 ,D2 〕は〔11〕で出力される。な
お、サンプリング電圧Vs がVRB<VS <V4 のときに
は上位変換コード〔D1 ,D2 〕は
ング電圧Vs がV4 <VS <V3 のときには上位変換コ
ード〔D1 ,D2 〕は〔01〕で、V3 <VS <V2 の
ときには上位変換コード〔D1 ,D2 〕は〔01〕で、
V2 <VS <V1 のときには上位変換コード〔D1 ,D
2 〕は〔11〕で、V1 <VS <VRTのときには上位変
換コード〔D1 ,D2 〕は〔11〕で出力される。な
お、サンプリング電圧Vs がVRB<VS <V4 のときに
は上位変換コード〔D1 ,D2 〕は
〔00〕を出力する
が、このコードは選択されることはない。
が、このコードは選択されることはない。
【0083】また、下位エンコーダ140では、下位コ
ンパレータ135のアンドゲートA D5の出力が「1」の
ときには下位データBD3 ,BD4 が〔11〕で発生さ
れ、下位コンパレータ136のアンドゲートAD6の出力
が「1」のときには下位データBD3 ,BD4 が〔1
0〕で発生され、下位コンパレータ137のアンドゲー
トAD7の出力が「1」のときには下位データBD3 ,B
D4 が〔01〕で発生され、アンドゲートAD8の出力が
「1」のときには下位データBD3 ,BD4 が
ンパレータ135のアンドゲートA D5の出力が「1」の
ときには下位データBD3 ,BD4 が〔11〕で発生さ
れ、下位コンパレータ136のアンドゲートAD6の出力
が「1」のときには下位データBD3 ,BD4 が〔1
0〕で発生され、下位コンパレータ137のアンドゲー
トAD7の出力が「1」のときには下位データBD3 ,B
D4 が〔01〕で発生され、アンドゲートAD8の出力が
「1」のときには下位データBD3 ,BD4 が
〔00〕
で発生されて、データBD3 は排他的論理和ゲートEX
O1 に出力され、データBD4 は排他的論理和ゲートE
XO2 に出力される。
で発生されて、データBD3 は排他的論理和ゲートEX
O1 に出力され、データBD4 は排他的論理和ゲートE
XO2 に出力される。
【0084】排他的論理和ゲートEXO1 およびEXO
2 では、V4 <VS <V3 およびV2 <VS <V1 のと
き、すなわち、マトリクス回路100の下から第2行目
および第4行目のスイッチングブロックS41〜S47,S
21〜S27が選択された場合には、基準電圧の印加方向が
順方向であることから下位データのレベルは下位エンコ
ーダ140の出力レベルが反転されて下位変換コードD
3 ,D4 として出力される。これに対して、VRB<VS
<V4 ,V3 <VS <V2 およびV 1 <VS <VRTのと
き、すなわち、マトリクス回路100の下から第1行
目、第3行目および第5行目のスイッチングブロックS
51〜S57,S31〜S37,S11〜S17が選択された場合に
は、基準電圧の印加方向が逆方向であることから下位デ
ータのレベルは下位エンコーダ140の出力レベルのま
まに保持されて、下位変換コードD3 ,D4 として出力
される。
2 では、V4 <VS <V3 およびV2 <VS <V1 のと
き、すなわち、マトリクス回路100の下から第2行目
および第4行目のスイッチングブロックS41〜S47,S
21〜S27が選択された場合には、基準電圧の印加方向が
順方向であることから下位データのレベルは下位エンコ
ーダ140の出力レベルが反転されて下位変換コードD
3 ,D4 として出力される。これに対して、VRB<VS
<V4 ,V3 <VS <V2 およびV 1 <VS <VRTのと
き、すなわち、マトリクス回路100の下から第1行
目、第3行目および第5行目のスイッチングブロックS
51〜S57,S31〜S37,S11〜S17が選択された場合に
は、基準電圧の印加方向が逆方向であることから下位デ
ータのレベルは下位エンコーダ140の出力レベルのま
まに保持されて、下位変換コードD3 ,D4 として出力
される。
【0085】以上説明したように、本実施例によれば、
下位コードを2つのグループに分割し、このグループの
変換コードを得る下位エンコーダ140から、Lモード
データおよびRモードデータを選択するための信号SE
L1 およびSEL2 を出力して、上位エンコーダ120
から出力されたLモードデータおよびRモードデータを
選択し上位変換コードD1 を得るとともに、選択信号S
EL1 とレベルが反転する選択信号SEL2 を上位ビッ
トデータの下位側変換コードD2 として出力するように
したので、従来の回路のように反転ゲートや禁止ゲート
を使用することなく、直接選択信号を上位データの選択
に用いることができる。したがって、選択信号の選択ゲ
ート120への入力が上位エンコーダ100の出力に対
して遅延することがなく、変換処理の高速化を図れる。
また、反転ゲートおよび禁止ゲートが不要となることに
加えて選択信号数を2つに削減でき、選択される上位コ
ード数並びに選択ゲートの入力ゲート数も2つに削減で
きることからチップ面積の縮小および消費電力の削減を
図れるA/D変換回路を実現できる。
下位コードを2つのグループに分割し、このグループの
変換コードを得る下位エンコーダ140から、Lモード
データおよびRモードデータを選択するための信号SE
L1 およびSEL2 を出力して、上位エンコーダ120
から出力されたLモードデータおよびRモードデータを
選択し上位変換コードD1 を得るとともに、選択信号S
EL1 とレベルが反転する選択信号SEL2 を上位ビッ
トデータの下位側変換コードD2 として出力するように
したので、従来の回路のように反転ゲートや禁止ゲート
を使用することなく、直接選択信号を上位データの選択
に用いることができる。したがって、選択信号の選択ゲ
ート120への入力が上位エンコーダ100の出力に対
して遅延することがなく、変換処理の高速化を図れる。
また、反転ゲートおよび禁止ゲートが不要となることに
加えて選択信号数を2つに削減でき、選択される上位コ
ード数並びに選択ゲートの入力ゲート数も2つに削減で
きることからチップ面積の縮小および消費電力の削減を
図れるA/D変換回路を実現できる。
【0086】図4は、本発明に係るA/D変換回路の第
2の実施例を示す回路図である。本実施例が上述した第
1の実施例と異なる点は、下位エンコーダ120の選択
ラインをLN142 の1本のみとして選択信号はSEL1
の一つのみを発生させ、選択信号SEL1 をインバータ
170でレベル反転させた信号を選択信号SEL 2 に代
わる信号として、選択ゲート150のアンドゲートA2
の他方の入力に供給し、かつ、上位ビットデータの下位
側変換コードD2 として出力するように構成したことに
ある。
2の実施例を示す回路図である。本実施例が上述した第
1の実施例と異なる点は、下位エンコーダ120の選択
ラインをLN142 の1本のみとして選択信号はSEL1
の一つのみを発生させ、選択信号SEL1 をインバータ
170でレベル反転させた信号を選択信号SEL 2 に代
わる信号として、選択ゲート150のアンドゲートA2
の他方の入力に供給し、かつ、上位ビットデータの下位
側変換コードD2 として出力するように構成したことに
ある。
【0087】本第2の実施例によれば、上記した第1の
実施例の効果に加えて、簡易な構成を実現でき、チップ
面積をさらに縮小できる。
実施例の効果に加えて、簡易な構成を実現でき、チップ
面積をさらに縮小できる。
【0088】なお、上述した第1および第2の実施例で
は、4ビット対応のA/D変換回路を例に説明したが、
さらに多ビット対応のA/D変換回路に本発明が適用で
きることはいうまでもない。
は、4ビット対応のA/D変換回路を例に説明したが、
さらに多ビット対応のA/D変換回路に本発明が適用で
きることはいうまでもない。
【0089】また、上述した第1および第2の実施例で
は、上位エンコーダ120および下位エンコーダ140
の入力側に他出力ピンバッファBU1〜BU5およびBD1〜
BD8を配置した構成を示したが、これら他出力ピンバッ
ファBU1〜BU5,BD1〜BD8は、上位エンコーダ120
および下位エンコーダ140を確実にドライブするため
に設けられるものであり、いわゆる負荷となる上位エン
コーダ120および下位エンコーダ140の容量などに
よっては設ける必要はない。
は、上位エンコーダ120および下位エンコーダ140
の入力側に他出力ピンバッファBU1〜BU5およびBD1〜
BD8を配置した構成を示したが、これら他出力ピンバッ
ファBU1〜BU5,BD1〜BD8は、上位エンコーダ120
および下位エンコーダ140を確実にドライブするため
に設けられるものであり、いわゆる負荷となる上位エン
コーダ120および下位エンコーダ140の容量などに
よっては設ける必要はない。
【0090】
【発明の効果】以上説明したように、本発明によれば、
従来必要であった反転ゲートおよび禁止ゲートが不要と
なり、変換処理の高速化を図れ、また、反転ゲートおよ
び禁止ゲートが不要となることに加えて選択信号数を削
減でき、選択される上位コード数並びに選択ゲートの入
力ゲート数を削減できることからチップ面積の縮小、消
費電力の削減を図れる利点がある。
従来必要であった反転ゲートおよび禁止ゲートが不要と
なり、変換処理の高速化を図れ、また、反転ゲートおよ
び禁止ゲートが不要となることに加えて選択信号数を削
減でき、選択される上位コード数並びに選択ゲートの入
力ゲート数を削減できることからチップ面積の縮小、消
費電力の削減を図れる利点がある。
【図1】本発明に係るA/D変換回路の第1の実施例を
示す回路図である。
示す回路図である。
【図2】図1の回路の上位コンパレータの各アンドゲー
トの出力と上位エンコーダの各エンコーダの出力データ
との対応関係を示す図である。
トの出力と上位エンコーダの各エンコーダの出力データ
との対応関係を示す図である。
【図3】図1の回路の下位および上位コンパレータのア
ンドゲートの出力と出力変換コードとの対応関係を示す
図である。
ンドゲートの出力と出力変換コードとの対応関係を示す
図である。
【図4】本発明に係るA/D変換回路の第2の実施例を
示す回路図である。
示す回路図である。
【図5】従来のA/D変換回路の構成例を示す回路図で
ある。
ある。
【図6】図5の回路の上位変換コードパターンを示す図
である。
である。
【図7】図5の回路の下位変換コードパターンを示す図
である。
である。
【図8】A/D変換回路の量子化レベルの関係を示す図
である。
である。
100…マトリクス回路 111〜114…上位コンパレータ AU1〜AU5…上位側アンドゲート 120…上位エンコーダ LN121 …Lモード用ライン LN122 …Rモード用ライン 131〜137…下位コンパレータ AD1〜AD8…下位側アンドゲート 140…下位エンコーダ LN141 …データライン LN142 ,LN143 …選択ライン 150…選択ゲート A1 〜A4 …アンドゲート 160…インバータ 170…インバータ R1 〜R16…基準抵抗素子 OR1 ,OR2 …オアゲート EXO1 ,EXO2 …排他的論理和ゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平1−190029(JP,A) 特開 平2−123829(JP,A) 特開 平2−125530(JP,A) 特開 平2−126725(JP,A) 特開 平2−128524(JP,A) 特開 平2−141028(JP,A) 特開 平2−132920(JP,A) 特開 平2−137420(JP,A) 特開 平2−202224(JP,A) 特開 平4−196923(JP,A) 特開 昭63−299615(JP,A) 実開 平2−77931(JP,U) (58)調査した分野(Int.Cl.7,DB名) H03M 1/00 - 1/88
Claims (8)
- 【請求項1】 2つの基準電位間に直列に接続された複
数個の基準抵抗素子と、 マトリクス状に配列され、かつ、上位変換出力信号によ
って行毎に能動化され、上記基準抵抗素子によって分圧
した各基準電圧と被変換入力信号とを比較し、下位ビッ
トデータおよび冗長ビットデータの有無を検出する複数
のスイッチングブロックと、 上記スイッチングブロックの行方向の特定の位置に印加
されている上位ビット数の分解能に対応した電圧ステッ
プである基準電圧と被変換入力信号とを比較し、この比
較結果に応じてあらかじめ設定された2モードに応じ
た、隣接した上位ビットのうちの所定ビットを除いた上
位ビットの2つの変換コードを得る上位エンコーダと、 上記各スイッチングブロックの列単位の出力を上記2モ
ードに応じた2つのグループに分割し、各分割グループ
毎に下位ビットデータおよび冗長ビットデータの有無に
応じて所定の下位変換コードを得るとともに、各スイッ
チングブロックの列単位の出力より、入力アナログ電圧
が2つの上位ビット変換コードに対応した2つの基準電
圧範囲のうちどちらの範囲に属するかを検出し、上記上
位エンコーダの2つの所定ビットを除いた上位ビットの
変換コードのうちから属した方の変換コードを選択する
ための選択信号を発生する下位エンコーダと、 上記上位エンコーダから出力された2つの所定ビットを
除いた上位ビットの変換コードのうちからいずれか一方
の変換コードを、上記下位エンコーダから出力された選
択信号に基づいて選択的に出力する選択ゲートとを有
し、 上記選択信号を上位エンコーダで除かれた所定ビットの
上位変換コードとして出力することを特徴とするアナロ
グ/ディジタル変換回路。 - 【請求項2】 上記上位エンコーダで除かれるビット
は、上位ビットの最小ビットであり、 上記選択信号は上位ビットにおける最小ビットの変換コ
ードとして出力される請求項1記載のアナログ/ディジ
タル変換回路。 - 【請求項3】 上記基準抵抗素子は、上記スイッチング
ブロックのマトリクス配列に対応するように、所定の数
ずつ複数行に亘るように折り返して配置されるととも
に、最高値の基準電圧を発生する抵抗素子の行および最
低値の基準電圧を発生する抵抗素子の行が、他の抵抗素
子の行に対して所定周期ずらして配置されている請求項
1または請求項2記載のアナログ/ディジタル変換回
路。 - 【請求項4】 上記所定周期は半周期である請求項1、
2または3記載のアナログ/ディジタル変換回路。 - 【請求項5】 マトリクス状に配列されているスイッチ
ングブロック列が、所定列を基準に2つの列グループに
分割され、これら列グループ出力が上記下位エンコーダ
の2グループに対応するように構成されている請求項
1、2、3または4記載のアナログ/ディジタル変換回
路。 - 【請求項6】 上記2グループは、出力変換コードにお
ける上位ビットの切替点を基準に分割されている請求項
1、2、3、4または5記載のアナログ/ディジタル変
換回路。 - 【請求項7】 上記下位エンコーダは、2つの分割グル
ープに応じた2つの選択信号を発生するように構成さ
れ、 2つの選択信号のうちの一方の選択信号が上位エンコー
ダで除かれた所定ビットの上位変換コードとして出力さ
れる請求項1、2、3、4、5または6記載のアナログ
/ディジタル変換回路。 - 【請求項8】 上記下位エンコーダは、2つの分割グル
ープのうちの一方のグループに応じた1つの選択信号を
発生するように構成され、 発生された選択信号のレベルを反転させて上位エンコー
ダで除かれた所定ビットの上位変換コードとして出力す
る手段を有する請求項1、2、3、4、5または6記載
のアナログ/ディジタル変換回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03575993A JP3221134B2 (ja) | 1993-02-24 | 1993-02-24 | アナログ/ディジタル変換回路 |
US08/190,680 US5525987A (en) | 1993-02-01 | 1994-02-02 | Analog to digital converter circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03575993A JP3221134B2 (ja) | 1993-02-24 | 1993-02-24 | アナログ/ディジタル変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06252765A JPH06252765A (ja) | 1994-09-09 |
JP3221134B2 true JP3221134B2 (ja) | 2001-10-22 |
Family
ID=12450779
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03575993A Expired - Fee Related JP3221134B2 (ja) | 1993-02-01 | 1993-02-24 | アナログ/ディジタル変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3221134B2 (ja) |
-
1993
- 1993-02-24 JP JP03575993A patent/JP3221134B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06252765A (ja) | 1994-09-09 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |