JP2797435B2 - 表示コントローラ - Google Patents
表示コントローラInfo
- Publication number
- JP2797435B2 JP2797435B2 JP1133722A JP13372289A JP2797435B2 JP 2797435 B2 JP2797435 B2 JP 2797435B2 JP 1133722 A JP1133722 A JP 1133722A JP 13372289 A JP13372289 A JP 13372289A JP 2797435 B2 JP2797435 B2 JP 2797435B2
- Authority
- JP
- Japan
- Prior art keywords
- display
- data
- lines
- shift register
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/391—Resolution modifying circuits, e.g. variable screen formats
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G5/006—Details of the interface to the display terminal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Human Computer Interaction (AREA)
- General Engineering & Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
- Television Systems (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 本発明は表示ライン数の異なるディスプレイに表示デ
ータを表示する場合に用いられる表示コントローラに関
する。
ータを表示する場合に用いられる表示コントローラに関
する。
「従来の技術」 最近のパーソナルコンピュータにおいて、文字あるい
は図形等の表示データを表示するディスプレイには、CR
Tディスプレイ、プラズマディスプレイおよび液晶パネ
ル等がある。
は図形等の表示データを表示するディスプレイには、CR
Tディスプレイ、プラズマディスプレイおよび液晶パネ
ル等がある。
しかし、これらのディスプレイは、その表示ライン数
が異なるので、ある表示ライン数を持ったディスプレイ
に表示することを目的として作成された表示データを表
示ライン数の異なる他のディスプレイに表示する場合に
は、以下に示す方法がとられている。
が異なるので、ある表示ライン数を持ったディスプレイ
に表示することを目的として作成された表示データを表
示ライン数の異なる他のディスプレイに表示する場合に
は、以下に示す方法がとられている。
（１）元のディスプレイの表示データをそのまま他のデ
ィスプレイの一部に表示して余白部分にボーダ等の一定
データを表示する。
ィスプレイの一部に表示して余白部分にボーダ等の一定
データを表示する。
（２）元のディスプレイの同一の表示ラインの表示デー
タを他のディスプレイの複数の表示ラインに続けて表示
する、即ち、表示データを単純に複数倍に引き伸ばして
表示する。尚、この引き伸ばしの倍率は予め決められた
値に設定されている。
タを他のディスプレイの複数の表示ラインに続けて表示
する、即ち、表示データを単純に複数倍に引き伸ばして
表示する。尚、この引き伸ばしの倍率は予め決められた
値に設定されている。
「発明が解決しようとする課題」 ところで、上述した文字あるいは図形等の表示データ
は、対象とする各ディスプレイのアクペクト比を考慮し
て作成されている。ところが、上述した（１）の方法の
場合には、表示データがディスプレイのアクペクト比に
無関係に表示されるため、非常に見にくくなったり、図
形の縦横比が変わってしまうという欠点があった。例え
ば、200ラインのディスプレイ用に作成された長方形
は、400ラインのディスプレイに表示されると、その縦
の長さが半分になり、縦横比が変わってしまう。
は、対象とする各ディスプレイのアクペクト比を考慮し
て作成されている。ところが、上述した（１）の方法の
場合には、表示データがディスプレイのアクペクト比に
無関係に表示されるため、非常に見にくくなったり、図
形の縦横比が変わってしまうという欠点があった。例え
ば、200ラインのディスプレイ用に作成された長方形
は、400ラインのディスプレイに表示されると、その縦
の長さが半分になり、縦横比が変わってしまう。
また、最近では、表示ライン数が異なるディスプレイ
の種類が多数あり、上述した（２）の方法の場合のよう
に倍率が固定されていると、これらのディスプレイすべ
てに対応しきれないという欠点があった。
の種類が多数あり、上述した（２）の方法の場合のよう
に倍率が固定されていると、これらのディスプレイすべ
てに対応しきれないという欠点があった。
本発明は上述した事情に鑑みてなされたもので、表示
ライン数の異なる各種のディスプレイにアスペクト比を
損なうことなく、表示データを表示することができる表
示コントローラを提供することを目的としている。
ライン数の異なる各種のディスプレイにアスペクト比を
損なうことなく、表示データを表示することができる表
示コントローラを提供することを目的としている。
「課題を解決するための手段」 本発明は、表示ライン数の小なる第１のディスプレイ
を対象として作成され、ビデオメモリに記憶された表示
データを表示ライン数の大なる第２のディスプレイに引
き伸ばして表示するために、ビデオメモリのラスタアド
レスを生成する表示コントローラにおいて、第２のディ
スプレイの表示ライン数と第１のディスプレイの表示ラ
イン数との比である引き伸ばし倍率に応じた変換データ
がフレームクロックによってロードされ、ラインクロッ
クによって変換データが１ビットずつシフトされるシフ
トレジスタと、シフトレジスタの出力データの上位４ビ
ットが入力され、引き伸ばし倍率に応じた選択設定デー
タに応じてシフトレジスタの出力データの上位４ビット
から１つのデータが選択されて出力されると共に、その
出力データが変換データの最下位ビットとしてシフトレ
ジスタに入力されるセレクタと、ラインクロックをクロ
ックとして入力し、セレクタの出力データによってカウ
ントアップをイネーブルする８ビットのラスタアドレス
を出力するラスタカウンタとを具備することを特徴とし
ている。
を対象として作成され、ビデオメモリに記憶された表示
データを表示ライン数の大なる第２のディスプレイに引
き伸ばして表示するために、ビデオメモリのラスタアド
レスを生成する表示コントローラにおいて、第２のディ
スプレイの表示ライン数と第１のディスプレイの表示ラ
イン数との比である引き伸ばし倍率に応じた変換データ
がフレームクロックによってロードされ、ラインクロッ
クによって変換データが１ビットずつシフトされるシフ
トレジスタと、シフトレジスタの出力データの上位４ビ
ットが入力され、引き伸ばし倍率に応じた選択設定デー
タに応じてシフトレジスタの出力データの上位４ビット
から１つのデータが選択されて出力されると共に、その
出力データが変換データの最下位ビットとしてシフトレ
ジスタに入力されるセレクタと、ラインクロックをクロ
ックとして入力し、セレクタの出力データによってカウ
ントアップをイネーブルする８ビットのラスタアドレス
を出力するラスタカウンタとを具備することを特徴とし
ている。
「作用」 本発明によれば、ビデオメモリに記憶された表示デー
タを第２のディスプレイに引き伸ばして表示するために
は、まず、変換データをシフトレジスタにフレームクロ
ックによってロードする。これにより、ラインクロック
によって変換データが１ビットずつシフトされ、シフト
レジスタから出力される。そして、セレクタにシフトレ
ジスタの出力データの上位４ビットが入力され、これら
のデータの内、選択設定データに応じた１つのデータが
選択されてセレクタから出力されると共に、その出力デ
ータが変換データの最下位ビットとしてシフトレジスタ
に入力される。これにより、ラスタカウンタは、セレク
タの出力データによってカウントアップがイネーブルさ
れて引き伸ばし倍率に応じた８ビットのラスタアドレス
を出力する。
タを第２のディスプレイに引き伸ばして表示するために
は、まず、変換データをシフトレジスタにフレームクロ
ックによってロードする。これにより、ラインクロック
によって変換データが１ビットずつシフトされ、シフト
レジスタから出力される。そして、セレクタにシフトレ
ジスタの出力データの上位４ビットが入力され、これら
のデータの内、選択設定データに応じた１つのデータが
選択されてセレクタから出力されると共に、その出力デ
ータが変換データの最下位ビットとしてシフトレジスタ
に入力される。これにより、ラスタカウンタは、セレク
タの出力データによってカウントアップがイネーブルさ
れて引き伸ばし倍率に応じた８ビットのラスタアドレス
を出力する。
「実施例」 まず、本発明の一実施例を説明する前に、上述した課
題を解決するための基本的な考え方について説明する。
今、対象とするディスプレイの表示ライン数を200、35
0、400および480ラインとする。また、表示ライン数が
多いディスプレイを対象としたプログラムを表示ライン
数の少ないディスプレイに表示する、即ち、表示を縮小
する装置については、本発明では取り扱わないものとす
る。従って、ある表示データが対象としているディスプ
レイの表示ライン数をL0ラインとし、その表示データが
表示される他のディスプレイの表示ライン数をL1ライン
とすると、これらの組合せは第３図の左端の２列に示す
ようになる。また、引き伸ばし倍率L1／L0は第３図の左
端から３列目になる。この引き伸ばし倍率からわかるよ
うに、８ラインを一組とし、所定の表示ラインを２回表
示することにより、表示を拡大することができる。例え
ば、L0＝200,L1＝350の場合は、引き伸ばし倍率が7/4倍
であるので、８つの表示ラインの内、６つの表示ライン
をそれぞれ２回表示することにより、合計14ラインとな
り、表示が7/4倍に拡大されることになる。これによ
り、他のディスプレイの全画面に表示データが表示され
る。即ち、他のディスプレイのアスペクト比を損なうこ
となく、表示データを表示することができる。第３図の
右端の列は引き伸ばし後の表示ライン数Ｌ′１を示して
いる。
題を解決するための基本的な考え方について説明する。
今、対象とするディスプレイの表示ライン数を200、35
0、400および480ラインとする。また、表示ライン数が
多いディスプレイを対象としたプログラムを表示ライン
数の少ないディスプレイに表示する、即ち、表示を縮小
する装置については、本発明では取り扱わないものとす
る。従って、ある表示データが対象としているディスプ
レイの表示ライン数をL0ラインとし、その表示データが
表示される他のディスプレイの表示ライン数をL1ライン
とすると、これらの組合せは第３図の左端の２列に示す
ようになる。また、引き伸ばし倍率L1／L0は第３図の左
端から３列目になる。この引き伸ばし倍率からわかるよ
うに、８ラインを一組とし、所定の表示ラインを２回表
示することにより、表示を拡大することができる。例え
ば、L0＝200,L1＝350の場合は、引き伸ばし倍率が7/4倍
であるので、８つの表示ラインの内、６つの表示ライン
をそれぞれ２回表示することにより、合計14ラインとな
り、表示が7/4倍に拡大されることになる。これによ
り、他のディスプレイの全画面に表示データが表示され
る。即ち、他のディスプレイのアスペクト比を損なうこ
となく、表示データを表示することができる。第３図の
右端の列は引き伸ばし後の表示ライン数Ｌ′１を示して
いる。
尚、第３図からわかるように、L0＝200,L1＝480の場
合およびL0＝350,L1＝480の場合は、引き伸ばし倍率を
近似しているので、引き伸ばし後の表示ライン数が少な
く、一部の表示ラインが余ってしまう。この場合には、
余った部分にはボーダ等の一定データを表示する。
合およびL0＝350,L1＝480の場合は、引き伸ばし倍率を
近似しているので、引き伸ばし後の表示ライン数が少な
く、一部の表示ラインが余ってしまう。この場合には、
余った部分にはボーダ等の一定データを表示する。
以下、図面を参照して本発明の一実施例について説明
する。第２図は本発明の一実施例による表示コントロー
ラを適用したパーソナルコンピュータの要部の構成を示
すブロック図であり、この図において、１は装置各部を
制御するCPU（中央処理装置）、２はCPU1において用い
られる表示コントローラに対する入出力に関する基本プ
ログラム等が記憶されたROM、３はCPUインターフェイス
およびレジスタ等から構成されたシステムコントロー
ラ、４は表示データが記憶されたビデオメモリ（VRA
M）、５はCRTディスプレイ、プラズマディスプレイおよ
び液晶パネル等のディスプレイである。
する。第２図は本発明の一実施例による表示コントロー
ラを適用したパーソナルコンピュータの要部の構成を示
すブロック図であり、この図において、１は装置各部を
制御するCPU（中央処理装置）、２はCPU1において用い
られる表示コントローラに対する入出力に関する基本プ
ログラム等が記憶されたROM、３はCPUインターフェイス
およびレジスタ等から構成されたシステムコントロー
ラ、４は表示データが記憶されたビデオメモリ（VRA
M）、５はCRTディスプレイ、プラズマディスプレイおよ
び液晶パネル等のディスプレイである。
また、６は表示コントローラであり、VRAM4の表示ア
ドレスの生成およびディスプレイ５に供給するラインク
ロックLCKおよびフレームクロックFCKの発生等を行う。
ここで、第１図に表示コントローラ６の要部の構成のブ
ロック図を示す。第１図において、７は変換データレジ
スタであり、CPU1から転送される表示引き伸ばし倍率に
応じた８ビットの変換データDD0〜DD7が設定される。８
はフレームクロックFCKによって変換データDD0〜DD7が
ロードされ、ラインクロックLCKによって変換データDD0
〜DD7が１ビットずつシフトされるシフトレジスタであ
る。
ドレスの生成およびディスプレイ５に供給するラインク
ロックLCKおよびフレームクロックFCKの発生等を行う。
ここで、第１図に表示コントローラ６の要部の構成のブ
ロック図を示す。第１図において、７は変換データレジ
スタであり、CPU1から転送される表示引き伸ばし倍率に
応じた８ビットの変換データDD0〜DD7が設定される。８
はフレームクロックFCKによって変換データDD0〜DD7が
ロードされ、ラインクロックLCKによって変換データDD0
〜DD7が１ビットずつシフトされるシフトレジスタであ
る。
さらに、９はセレクタであり、シフトレジスタ８から
出力されるデータの上位４ビットQ4〜Q7が入力され、こ
れらのデータから選択設定データDs0およびDs1に応じて
１つのデータが選択されて出力されると共に、その出力
データＹが変換データの最下位ビットDD0としてシフト
レジスタ８に入力される。尚、第４図にセレクタ９の論
理図を示す。
出力されるデータの上位４ビットQ4〜Q7が入力され、こ
れらのデータから選択設定データDs0およびDs1に応じて
１つのデータが選択されて出力されると共に、その出力
データＹが変換データの最下位ビットDD0としてシフト
レジスタ８に入力される。尚、第４図にセレクタ９の論
理図を示す。
加えて、10はコントロールレジスタであり、CPU1から
転送される２ビットのコントロールデータCD0およびCD1
が設定され、その出力データによってセレクタ９の選択
設定データDs0およびDs1が設定される。
転送される２ビットのコントロールデータCD0およびCD1
が設定され、その出力データによってセレクタ９の選択
設定データDs0およびDs1が設定される。
さらに、11はラスタカウンタであり、ラインクロック
LCKをクロックとして入力し、データＹによってカウン
トアップがイネーブルされて８ビットのラスタアドレス
RA0〜RA7を出力する。
LCKをクロックとして入力し、データＹによってカウン
トアップがイネーブルされて８ビットのラスタアドレス
RA0〜RA7を出力する。
また、第２図において、12はVRAM4からディスプレイ
５の画面走査に同期して表示データが順次読み込まれる
グラフィックコントローラ、13は表示コントローラ６に
基準信号を供給すると共に、グラフィックコントローラ
12およびVRAM4を制御するシーケンサ、14はグラフィッ
クコントローラ12から供給される表示データをビデオデ
ータに変換してディスプレイ５に表示するビデオコント
ローラである。
５の画面走査に同期して表示データが順次読み込まれる
グラフィックコントローラ、13は表示コントローラ６に
基準信号を供給すると共に、グラフィックコントローラ
12およびVRAM4を制御するシーケンサ、14はグラフィッ
クコントローラ12から供給される表示データをビデオデ
ータに変換してディスプレイ５に表示するビデオコント
ローラである。
さらに、上述した表示ライン数L0、表示ライン数L1、
引き伸ばし倍率L1／L0、その引き伸ばし倍率L1／L0に対
応した変換データDD0〜DD7、コントロールデータCD0お
よびCD1並びに引き伸ばし後の表示ライン数Ｌ′１それ
ぞれの関係を第３図に示す。
引き伸ばし倍率L1／L0、その引き伸ばし倍率L1／L0に対
応した変換データDD0〜DD7、コントロールデータCD0お
よびCD1並びに引き伸ばし後の表示ライン数Ｌ′１それ
ぞれの関係を第３図に示す。
このような構成において、例えば、L0＝200,L1＝350
の場合には、第３図より、引き伸ばし倍率L1／L0は7/4
であり、その引き伸ばし倍率L1／L0に対応した変換デー
タDD0〜DD7は［＊101010101］、コントロールデータCD0
およびCD1は［10］、引き伸ばし後の表示ライン数Ｌ′
１は350ラインとなる。
の場合には、第３図より、引き伸ばし倍率L1／L0は7/4
であり、その引き伸ばし倍率L1／L0に対応した変換デー
タDD0〜DD7は［＊101010101］、コントロールデータCD0
およびCD1は［10］、引き伸ばし後の表示ライン数Ｌ′
１は350ラインとなる。
従って、CPU1は、変換データDD0〜DD7［＊10101010
1］並びにコントロールデータCD0およびCD1［10］をシ
ステムコントローラ３を介して表示コントローラ６内の
変換データレジスタ７およびコントロールレジスタ10に
転送する。これにより、変換データDD0〜DD7が変換デー
タレジスタ７に設定され、コントロールデータCD0およ
びCD1がコントロールレジスタ10に設定される。次に、
フレームクロックFCKによって変換データDD0〜DD7がシ
フトレジスタ８にロードされ、ラインクロックLCKによ
って１ビットずつシフトされて出力データQ4〜Q7として
出力される。
1］並びにコントロールデータCD0およびCD1［10］をシ
ステムコントローラ３を介して表示コントローラ６内の
変換データレジスタ７およびコントロールレジスタ10に
転送する。これにより、変換データDD0〜DD7が変換デー
タレジスタ７に設定され、コントロールデータCD0およ
びCD1がコントロールレジスタ10に設定される。次に、
フレームクロックFCKによって変換データDD0〜DD7がシ
フトレジスタ８にロードされ、ラインクロックLCKによ
って１ビットずつシフトされて出力データQ4〜Q7として
出力される。
一方、コントロールレジスタ10の出力データによって
セレクタ９の選択設定データDs0およびDs1が［10］に設
定される。従って、データQ4〜Q7がセレクタ９に入力さ
れると、第４図の論理図より、これらのデータの内、デ
ータQ6が選択されて出力データＹとして出力されると共
に、その出力データＹが変換データの最下位ビットDD0
としてシフトレジスタ８に入力される。これにより、セ
レクタ９の出力データは、［1010101］の値が繰り返さ
れる。そして、第５図に示すように、ラスタカウンタ11
は、データＹによってイネーブルされてカウントアップ
し、ラスタアドレスRA0〜RA7を出力する。これにより、
表示コントローラ６は、このラスタアドレスRA0〜RA
7と、別に生成したメモリアドレスおよびリフレッシュ
アドレスとを組み合わせて表示アドレスを生成し、シス
テムコントローラ３を介してVRAM4に転送する。従っ
て、グラフィックコントローラ12は、上述した表示アド
レスに応じてVRAM4から表示データを順次読み込み、ビ
デオコントローラ14に供給する。これにより、ビデオコ
ントローラ14が引き伸ばし倍率に応じて引き伸ばされた
表示データをディスプレイ５に表示する。
セレクタ９の選択設定データDs0およびDs1が［10］に設
定される。従って、データQ4〜Q7がセレクタ９に入力さ
れると、第４図の論理図より、これらのデータの内、デ
ータQ6が選択されて出力データＹとして出力されると共
に、その出力データＹが変換データの最下位ビットDD0
としてシフトレジスタ８に入力される。これにより、セ
レクタ９の出力データは、［1010101］の値が繰り返さ
れる。そして、第５図に示すように、ラスタカウンタ11
は、データＹによってイネーブルされてカウントアップ
し、ラスタアドレスRA0〜RA7を出力する。これにより、
表示コントローラ６は、このラスタアドレスRA0〜RA
7と、別に生成したメモリアドレスおよびリフレッシュ
アドレスとを組み合わせて表示アドレスを生成し、シス
テムコントローラ３を介してVRAM4に転送する。従っ
て、グラフィックコントローラ12は、上述した表示アド
レスに応じてVRAM4から表示データを順次読み込み、ビ
デオコントローラ14に供給する。これにより、ビデオコ
ントローラ14が引き伸ばし倍率に応じて引き伸ばされた
表示データをディスプレイ５に表示する。
「発明の効果」 以上説明したように、本発明によれば、表示ライン数
の異なる各種のディスプレイにアスペクト比を損なうこ
となく、表示データを表示することができるという効果
がある。
の異なる各種のディスプレイにアスペクト比を損なうこ
となく、表示データを表示することができるという効果
がある。
第１図は本発明の一実施例による表示コントローラの要
部の構成を示すブロック図、第２図は第１図の表示コン
トローラを適用したパーソナルコンピュータの要部の構
成を示すブロック図、第３図は元のディスプレイの表示
ライン数、他のディスプレイの表示ライン数、引き伸ば
し倍率、変換データ、コントロールデータおよび引き伸
ばし後の表示ライン数の関係を示す図、第４図はセレク
タ９の論理図、第５図は第１図の回路の各部から出力さ
れる信号の波形図である。 ６……表示コントローラ、７……変換データレジスタ、
８……シフトレジスタ、９……セレクタ、10……コント
ロールレジスタ、11……ラスタカウンタ。
部の構成を示すブロック図、第２図は第１図の表示コン
トローラを適用したパーソナルコンピュータの要部の構
成を示すブロック図、第３図は元のディスプレイの表示
ライン数、他のディスプレイの表示ライン数、引き伸ば
し倍率、変換データ、コントロールデータおよび引き伸
ばし後の表示ライン数の関係を示す図、第４図はセレク
タ９の論理図、第５図は第１図の回路の各部から出力さ
れる信号の波形図である。 ６……表示コントローラ、７……変換データレジスタ、
８……シフトレジスタ、９……セレクタ、10……コント
ロールレジスタ、11……ラスタカウンタ。
Claims (1)
- 【請求項１】表示ライン数の小なる第１のディスプレイ
を対象として作成され、ビデオメモリに記憶された表示
データを表示ライン数の大なる第２のディスプレイに引
き伸ばして表示するために、前記ビデオメモリのラスタ
アドレスを生成する表示コントローラにおいて、前記第
２のディスプレイの表示ライン数と前記第１のディスプ
レイの表示ライン数との比である引き伸ばし倍率に応じ
た変換データがフレームクロックによってロードされ、
ラインクロックによって前記変換データが１ビットずつ
シフトされるシフトレジスタと、前記シフトレジスタの
出力データの上位４ビットが入力され、前記引き伸ばし
倍率に応じた選択設定データに応じて前記シフトレジス
タの出力データの上位４ビットから１つのデータが選択
されて出力されると共に、その出力データが前記変換デ
ータの最下位ビットとして前記シフトレジスタに入力さ
れるセレクタと、前記ラインクロックをクロックとして
入力し、前記セレクタの出力データによってカウントア
ップをイネーブルする８ビットのラスタアドレスを出力
するラスタカウンタとを具備することを特徴とする表示
コントローラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1133722A JP2797435B2 (ja) | 1989-05-26 | 1989-05-26 | 表示コントローラ |
| US07/528,098 US5122789A (en) | 1989-05-26 | 1990-05-24 | Video display controller for enlarging visual images depending upon display unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1133722A JP2797435B2 (ja) | 1989-05-26 | 1989-05-26 | 表示コントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02310586A JPH02310586A (ja) | 1990-12-26 |
| JP2797435B2 true JP2797435B2 (ja) | 1998-09-17 |
Family
ID=15111384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1133722A Expired - Fee Related JP2797435B2 (ja) | 1989-05-26 | 1989-05-26 | 表示コントローラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5122789A (ja) |
| JP (1) | JP2797435B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2877381B2 (ja) * | 1989-10-06 | 1999-03-31 | キヤノン株式会社 | 表示装置及び表示方法 |
| EP0529965A3 (en) * | 1991-08-23 | 1993-12-08 | Levien Raphael L | High speed screening of images |
| JPH05273945A (ja) * | 1992-03-27 | 1993-10-22 | Nec Corp | 情報処理装置 |
| WO1993020513A1 (en) * | 1992-04-07 | 1993-10-14 | Chips And Technologies, Inc. | Method and apparatus for performing run length tagging for increased bandwidth in dynamic data repetitive memory systems |
| KR950011810B1 (ko) * | 1993-12-18 | 1995-10-10 | 삼성전자주식회사 | 인쇄 전 처리회로 |
| TW376495B (en) * | 1994-05-17 | 1999-12-11 | Sega Enterprises Kk | Method and device for outputting image |
| US6115020A (en) * | 1996-03-29 | 2000-09-05 | Fujitsu Limited | Liquid crystal display device and display method of the same |
| US5940085A (en) * | 1996-12-24 | 1999-08-17 | Chips & Technologies, Inc. | Register controlled text image stretching |
| US5739867A (en) * | 1997-02-24 | 1998-04-14 | Paradise Electronics, Inc. | Method and apparatus for upscaling an image in both horizontal and vertical directions |
| US5903283A (en) * | 1997-08-27 | 1999-05-11 | Chips & Technologies, Inc. | Video memory controller with dynamic bus arbitration |
| JP2002149152A (ja) * | 2000-11-10 | 2002-05-24 | Fujitsu Ltd | 画像表示制御装置 |
| US20020140818A1 (en) * | 2001-04-02 | 2002-10-03 | Pelco | System and method for generating raster video test patterns |
| US7071992B2 (en) * | 2002-03-04 | 2006-07-04 | Macronix International Co., Ltd. | Methods and apparatus for bridging different video formats |
| US11158976B2 (en) * | 2018-12-27 | 2021-10-26 | Khaled M. Shahriar | Apparatus and method for protecting an electrical connection from the environment |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4439762A (en) * | 1981-12-28 | 1984-03-27 | Beckman Instruments, Inc. | Graphics memory expansion system |
| JP2570344B2 (ja) * | 1987-12-09 | 1997-01-08 | 三菱電機株式会社 | 画像表示装置 |
-
1989
- 1989-05-26 JP JP1133722A patent/JP2797435B2/ja not_active Expired - Fee Related
-
1990
- 1990-05-24 US US07/528,098 patent/US5122789A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5122789A (en) | 1992-06-16 |
| JPH02310586A (ja) | 1990-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2797435B2 (ja) | 表示コントローラ | |
| JPS638488B2 (ja) | ||
| JPH03196188A (ja) | 情報処理装置の表示方式 | |
| US5774108A (en) | Processing system with display screen scrolling | |
| JP2623592B2 (ja) | 表示制御装置 | |
| JP3324580B2 (ja) | 画像処理装置 | |
| JPS5835592A (ja) | 表示画面分割装置 | |
| KR890006572Y1 (ko) | 카운터를 이용한 문자 발생장치 | |
| JPH11161255A (ja) | 画像表示装置 | |
| JP3109906B2 (ja) | 表示制御方法及び表示制御装置 | |
| JPS648337B2 (ja) | ||
| JPH0418048Y2 (ja) | ||
| Matherat | A chip for low-cost raster-scan graphic display | |
| JPH11109937A (ja) | 表示制御装置 | |
| JPH04190285A (ja) | 表示装置 | |
| KR100204807B1 (ko) | 피아이에스 기능을 가지는 그래픽 콘트롤 장치 | |
| JP2737154B2 (ja) | 画像拡大表示回路 | |
| JP2642350B2 (ja) | 表示制御装置 | |
| JPH0679215B2 (ja) | 動画表示制御装置 | |
| JPH07129103A (ja) | 拡張型フリー表示システム | |
| JPH02220097A (ja) | イメージデータ表示方式 | |
| JPH0833720B2 (ja) | 表示制御装置 | |
| JPH06149206A (ja) | 画面分割表示制御装置 | |
| JPH0345835B2 (ja) | ||
| JPS63269192A (ja) | 表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |