JP2794581B2 - Video signal processing device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル回路を使用したテレビジョン受像機
及びビデオテープレコーダ等に使用して好適な映像信号
処理装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video signal processing apparatus suitable for use in a television receiver and a video tape recorder using a digital circuit.
本発明はデジタル回路を使用したテレビジョン受像機
及びビデオテープレコーダ等に使用して好適な映像信号
処理装置に関し、入力映像信号の水平期間を夫々４等区
間に分割したときの第１区間及び第３区間の夫々の所定
期間に対応する第１のウインドウ信号とこの第２区間及
び第４区間の夫々の所定期間に対応する第２のウインド
ウ信号とを発生するウインドウ信号発生手段と、この第
１のウインドウ信号のウインドウ期間に対応した第１の
ラッチパルス及び上記第２のウインドウ信号のウインド
ウ期間に対応した第２のラッチパルスを発生するラッチ
パルス発生手段と、この第１及び第２のウインドウ信号
と垂直同期信号の初めの点とを夫々比較し、夫々一致し
たときに第１及び第２の制御信号を発生すると共にこの
垂直同期信号の初めの点がその他のときは前の状態を維
持した第１又は第２の制御信号を発生するようにした比
較回路と、この第１及び第２のラッチパルスをこの比較
回路の第１及び第２の制御信号で選択する選択回路とを
有し、この比較回路が第１の制御信号を発生していると
きにはこの第２のラッチパルスを使用して垂直同期信号
をラッチすると共にこの比較回路が第２の制御信号を発
生しているときにはこの第１のラッチパルスを使用して
この垂直同期信号をラッチするようにして垂直同期パル
スを得るようにすることにより、映像信号から分離した
垂直同期信号から垂直同期パルスを形成するときにクロ
ック信号に依る垂直ジッタが生じないようにしたもので
ある。The present invention relates to a video signal processing apparatus suitable for use in a television receiver and a video tape recorder using a digital circuit, and more particularly to a first section and a second section when a horizontal period of an input video signal is divided into four equal sections. Window signal generating means for generating a first window signal corresponding to each predetermined period of three sections and a second window signal corresponding to each predetermined period of each of the second section and the fourth section; Latch pulse generating means for generating a first latch pulse corresponding to the window period of the window signal and a second latch pulse corresponding to the window period of the second window signal, and the first and second window signals And the first point of the vertical synchronizing signal are compared with each other. A comparator circuit for generating a first or second control signal that maintains the previous state when the point is otherwise; and a first and second latch pulse for the first and second latch pulses. A selection circuit for selecting with a control signal. When the comparison circuit is generating a first control signal, the second latch pulse is used to latch a vertical synchronizing signal, and the comparison circuit is connected to a second control signal. When this control signal is generated, the first latch pulse is used to latch this vertical synchronizing signal to obtain a vertical synchronizing pulse. This is to prevent vertical jitter due to a clock signal from occurring when forming a synchronization pulse.
一般にPAL方式或はSECAM方式のカラー映像信号は垂直
周波数が50Hzの50フィールド方式であり、このPAL方
式、SECAM方式のカラー映像信号を大型画面で再生した
ときにはフリッカを生じ比較的見ずらくなる不都合があ
る。そこで先にこのカラー映像信号のフィールド周波数
を２倍にしてフリッカを軽減するのにデジタル回路を使
用したものが提案されている。第４図は本出願人が先に
提案したフリッカを軽減するようにしたデジタル回路を
使用したテレビジョン受像機であり、この第４図に於い
て、（１）はPAL方式或はSECAM方式の様に垂直周波数が
50Hzの50フィールド方式のカラー映像信号が供給される
映像信号入力端子を示し、この映像信号入力端子（１）
に供給されるカラー映像信号を輝度信号と色度信号とに
分離するアナログY/C分離回路（２）及び同期信号を分
離する同期分離回路（３）に夫々供給する。このアナロ
グY/C分離回路（２）では輝度信号Ｙと色差信号Ｒ−Y,B
−Ｙ（ここでＲは赤信号、Ｂは青信号である。）とに分
離され、輝度信号Ｙはアナログ−デジタル変換回路
（４）でデジタル信号に変換された後に、ノイズリダク
ション回路（５）とフィールドメモリ（6Y）（6Y′）の
系を通ってデジタル−アナログ変換回路（７）に供給さ
れる。この場合、フィールドメモリ（6Y）（6Y′）の読
み出しコントロール信号MRを書き込みコントロール信号
MWの２倍の周波数として、このデジタル−アナログ変換
回路（７）に出力される輝度信号をフィールド周波数が
２倍の輝度信号としRGB変換回路（８）に２倍のフィー
ルド周波数のアナログ輝度信号2Yを供給する。またアナ
ログY/C分離回路（２）で分離された色差信号Ｒ−Y,B−
Ｙをアナログスイッチ（９）を介してＲ−Y,B−Y,R−Y,
B−Ｙ‥‥の様にシリアルな色差データとし、これをア
ナログ−デジタル変換回路（10）でデジタル化し、色差
用のノイズリダクション回路（11）を介してメモリ（6
C）（6C′）に供給する。このメモリ（6C）（6C′）は
４ビット構成で８ビットのシリアルデータをパラレルに
４ビット単位でメモリする。このメモリ（6C）（6C′）
の出力信号をフリッカリダクション回路（12）に８ビッ
トで入力し、フィールド周波数が２倍の色差信号２（Ｒ
−Ｙ）,2（Ｂ−Ｙ）として、このフリッカリダクション
回路（12）よりデジタル−アナログ変換回路（７）に出
力される。この為メモリ（6C）（6C′）の読み出しコン
トロール信号MRは書き込みコントロール信号MWの２倍の
周波数とする。このデジタル−アナログ変換回路（７）
の出力側に得られるアナログのフィールド周波数が２倍
の色差信号２（Ｒ−Ｙ）、２（Ｂ−Ｙ）をRGB変換回路
（８）に供給し、このRGB変換回路（８）に於いてフィ
ールド周波数が２倍の赤信号2R、緑信号2G及び青信号2B
を出力する如くなす。このRGB変換回路（８）の出力側
に得られるフィールド周波数が２倍の赤信号2R、緑信号
2G及び青信号2Bをカラー陰極線管に供給して、このカラ
ー陰極線管でフィールド周波数が２倍のフリッカの軽減
されたカラー画像を得る如くする。Generally, the PAL or SECAM color video signal is a 50-field system with a vertical frequency of 50 Hz, and when the PAL or SECAM color video signal is reproduced on a large screen, flicker occurs and it is relatively inconvenient. There is. Therefore, there has been proposed a digital video signal using a digital circuit to reduce the flicker by doubling the field frequency of the color video signal. FIG. 4 shows a television receiver using a digital circuit which has been proposed by the present applicant to reduce flicker. In FIG. 4, (1) shows a PAL system or SECAM system. Vertical frequency
A video signal input terminal to which a 50 Hz 50-field color video signal is supplied. This video signal input terminal (1)
Are supplied to an analog Y / C separation circuit (2) that separates a color video signal supplied to the image signal into a luminance signal and a chromaticity signal, and a synchronization separation circuit (3) that separates a synchronization signal. In the analog Y / C separation circuit (2), the luminance signal Y and the color difference signals RY, B
−Y (where R is a red signal and B is a blue signal), and the luminance signal Y is converted into a digital signal by an analog-digital conversion circuit (4), and then converted into a noise reduction circuit (5). It is supplied to the digital-analog conversion circuit (7) through the system of the field memories (6Y) (6Y '). In this case, the field memory (6Y) (6Y ') read control signal M R a write control signal
As twice the frequency of M W, the digital - analog converter (7) the luminance signals the luminance signal field frequency doubled output to a doubling of the field frequency of the analog luminance signal into an RGB conversion circuit (8) Supply 2Y. Also, the color difference signals R-Y, B- separated by the analog Y / C separation circuit (2).
Y is converted to RY, BY, RY,
It is converted into serial color difference data as in the case of BY B, and is digitized by an analog-to-digital conversion circuit (10), and is stored in a memory (6) via a noise reduction circuit for color difference (11).
C) (6C '). This memory (6C) (6C ') has a 4-bit configuration and stores 8-bit serial data in parallel in 4-bit units. This memory (6C) (6C ')
Is input to the flicker reduction circuit (12) in 8 bits, and the color difference signal 2 (R
−Y) and 2 (BY) are output from the flicker reduction circuit (12) to the digital-analog conversion circuit (7). Therefore read control signal M R of the memory (6C) (6C ') is twice the frequency of the write control signal M W. This digital-analog conversion circuit (7)
Supplies the color difference signals 2 (RY) and 2 (BY) whose analog field frequency obtained on the output side is twice to the RGB conversion circuit (8). Red signal 2R, green signal 2G and blue signal 2B with twice the field frequency
Output. Red signal 2R and green signal whose field frequency obtained on the output side of this RGB conversion circuit (8) is doubled
The 2G and blue signals 2B are supplied to a color cathode ray tube so as to obtain a flicker-reduced color image whose field frequency is twice that of the color cathode ray tube.
また同期分離回路（３）では垂直同期信号VSと水平同
期信号HSとを分離し、この水平同期信号HSを例えば28MH
zのクロック信号を発生するAFC回路（13）に基準信号と
して供給する。このAFC回路（13）よりのクロック信号
をフリッカリダクション回路（12）に供給すると共にこ
のクロック信号をメモリ（6Y）（6Y′）（6C）（6
C′）、デジタル−アナログ変換回路（７）に夫々供給
する。また同期分離回路（３）よりの垂直同期信号VSを
フリッカリダクション回路（12）に供給する。このフリ
ッカリダクション回路（12）はアナログY/C分離回路
（２）、アナログスイッチ（９）、アナログ−デジタル
変換回路（４）（10）、ノイズリダクション回路（５）
（11）、カラー陰極線管の水平及び垂直偏向を制御する
偏向回路（14）をコントロールする如くなされている。The separating the sync separation circuit (3) and vertical synchronizing signal V S and the horizontal synchronizing signal H S, the horizontal synchronizing signal H S example 28MH
The clock signal of z is supplied as a reference signal to an AFC circuit (13). The clock signal from the AFC circuit (13) is supplied to a flicker reduction circuit (12), and the clock signal is stored in a memory (6Y) (6Y ') (6C) (6
C ') and supply them to the digital-analog conversion circuit (7). Also supplies the vertical synchronizing signal V S to the flicker reduction circuit (12) than the sync separation circuit (3). The flicker reduction circuit (12) includes an analog Y / C separation circuit (2), an analog switch (9), analog-digital conversion circuits (4) and (10), and a noise reduction circuit (5).
(11) A deflection circuit (14) for controlling horizontal and vertical deflection of the color cathode ray tube is controlled.
このテレビジョン受像機の動作を第５図A,B、第６図
A,Bの画像及び走査線の三次元モデルで説明するに、PAL
或はSECAM方式では垂直周波数が第５図A,Bに示す如くｉ
フィールド（15）とｉ＋１フィールド（16）とはインタ
レース走査され、ｉフィールド（15）、ｉ＋１フィール
ド（16）、ｉ＋２フィールド（17）‥‥間は50Hzで20ms
であるが、この様な50フィールド方式のものでは大面積
部分でちらつきが目立つ問題があるのでフィールド周波
数を第６図A,Bに示す様に２倍の100Hz,10mSとしたとき
にはこの面フリッカを低減できる。The operation of this television receiver is shown in FIGS. 5A and 5B and FIG.
To explain the A and B images and the three-dimensional model of the scanning line, PAL
Alternatively, in the SECAM system, the vertical frequency is i as shown in FIGS. 5A and 5B.
Field (15) and i + 1 field (16) are interlaced, and the interval between i field (15), i + 1 field (16), i + 2 field (17)} is 50 ms at 50 Hz.
However, in such a 50-field system, there is a problem that flicker is noticeable in a large area portion. Therefore, when the field frequency is doubled to 100 Hz and 10 mS as shown in FIGS. Can be reduced.
斯るデジタル回路を使用して映像信号を処理する場合
に於いて同期分離回路（３）で分離した垂直同期信号よ
り垂直同期パルスを形成する場合に水平同期信号に同期
した例えば水平周波数の４倍のクロック信号4fHでラッ
チする様にするのであるが、この垂直同期信号とこのク
ロック信号との位相関係にわずかなずれを生じたとき
（ちょっとした弱電界時、コンポジットの同期信号より
垂直同期信号VSを取り出すためのローパスフィルタによ
りこの垂直同期信号VSと水平同期信号HSとの位相関係が
ずれたとき、またビデオテープレコーダのスロー再生、
スチル再生等の特殊再生時等）はこれがH/4（Ｈは水平
時間）の垂直ジッタと増幅してしまう不都合があった。When processing a video signal using such a digital circuit, when forming a vertical synchronization pulse from the vertical synchronization signal separated by the synchronization separation circuit (3), for example, four times the horizontal frequency synchronized with the horizontal synchronization signal clock signal 4f is H is to the as latched on, when the vertical synchronizing signal and in case of any slight misalignment in the phase relationship between the clock signal (little weak electric field, the synchronization signal from the vertical synchronizing signal V of the composite when the phase relationship between the vertical synchronizing signal V S and the horizontal synchronizing signal H S shifted by the low-pass filter for extracting S, also slow playback of the video tape recorder,
In the case of special reproduction such as still reproduction, there is a problem that this is amplified with the vertical jitter of H / 4 (H is horizontal time).
本発明は斯る点に鑑み映像信号から分離した垂直同期
信号から垂直同期パルスを形成するときにクロック信号
に依る垂直ジッタが生じないようにすることを目的とす
る。In view of the above, it is an object of the present invention to prevent a vertical jitter due to a clock signal from being generated when a vertical synchronization pulse is formed from a vertical synchronization signal separated from a video signal.
本発明映像信号処理装置は例えば第１図に示す如く入
力映像信号の水平期間を夫々４等区間H1,H2,H3,H4に分
割したときの第１区間H1及び第３区間H3の夫々の所定期
間に対応する第１のウインドウ信号（18a）とこの第２
区間H2及び第４区間H4の夫々の所定期間に対応する第２
のウインドウ信号（18b）とを発生するウインドウ信号
発生手段（18）と、この第１のウインドウ信号（18a）
のウインドウ期間に対応した第１のラッチパルス（19
a）及びこの第２のウインドウ信号（18b）のウインドウ
期間に対応した第２のラッチパルス（19b）を発生する
ラッチパルス発生手段（19）と、第１及び第２のウイン
ドウ信号（18a）及び（18b）と垂直同期信号の初めの点
（例えば立下がり点）とを夫々比較し、夫々一致したと
きに第１及び第２の制御信号を発生すると共にこの垂直
同期信号の初めの点がその他のときは前の状態を維持し
た第１又は第２の制御信号を発生するようにした比較回
路（20）と、この第１及び第２のラッチパルスをこの比
較回路（20）の第１及び第２の制御信号で選択する選択
回路（21）とを有し、この比較回路（20）が第１の制御
信号を発生しているときにはこの第２のラッチパルス
（19b）を使用して垂直同期信号Vsをラッチすると共に
この比較回路（20）が第２の制御信号を発生していると
きにはこの第１のラッチパルス（19a）を使用してこの
垂直同期信号Vsをラッチするようにして垂直同期パルス
を得るようにしたものである。For example, as shown in FIG. 1, the video signal processing device of the present invention divides a horizontal period of an input video signal into four equal sections H 1 , H 2 , H 3 , and H 4 , respectively, in a first section H 1 and a third section. first window signal corresponding to a predetermined period of each of the H 3 (18a) of Toko second
Second corresponding to a predetermined period of each of the sections H 2 and fourth section H 4
Window signal generating means (18) for generating a first window signal (18a).
The first latch pulse (19
a) and a latch pulse generating means (19) for generating a second latch pulse (19b) corresponding to a window period of the second window signal (18b), and first and second window signals (18a) and (18a). (18b) is compared with the first point (for example, falling point) of the vertical synchronizing signal, and when they match each other, the first and second control signals are generated, and the first point of the vertical synchronizing signal is the other. In the case of (1), a comparison circuit (20) configured to generate the first or second control signal maintaining the previous state, and the first and second latch pulses are connected to the first and second latch signals of the comparison circuit (20). And a selection circuit (21) for selecting with the second control signal. When the comparison circuit (20) generates the first control signal, the selection circuit (20) uses the second latch pulse (19b) to perform vertical control. The synchronization circuit Vs is latched and the comparison circuit (20) performs the second control. It is obtained so as to obtain the vertical sync pulse so as to latch the vertical synchronizing signal Vs using this first latch pulse (19a) when the has occurred with No..
斯る本発明に依れば入力映像信号の水平期間を夫々４
等区間に分割し、この第１区間H1及び第３区間H3の夫々
の所定期間に対応した第１ウインドウ信号（18a）とこ
の第２区間H2及び第４区間H4の夫々の所定期間に対応し
た第２のウインドウ信号（18b）と垂直同期信号VSの初
めの点（例えば立下り点）とを比較し、この垂直同期信
号VSの初めの点がこの第１のウインドウ信号（18a）の
ウインドウ期間内に入ったときには第２のウインドウ信
号（18b）のウインドウ期間に対応した第２のラッチパ
ルス（19b）を使用して垂直同期信号VSをラッチすると
共にこの垂直同期信号VSの初めの点がこの第２のウイン
ドウ信号（18b）のウインドウ期間内に入ったときには
第１のウインドウ信号（18a）のウインドウ期間に対応
した第１のラッチパルス（19a）を使用して垂直同期信
号VSをラッチするようにして垂直同期パルスを得、この
垂直同期信号Vsの初めの点がその他のときは前の状態を
維持して垂直同期パルスを得る様にしているので、この
垂直同期信号の初めの点（例えば立下り点）が弱電界時
とか同期分離回路のローパスフィルタにより垂直同期信
号VSと水平同期信号HSとの位相関係がずれた時又はスロ
ー再生、スチル再生等の特殊再生時等で多少（H/4以
内）ずれても垂直ジッタのない垂直同期パルスを得るこ
とができる。According to the present invention, the horizontal period of the input video signal is set to 4
Is divided into equal intervals, the first interval H 1 and the first window signal (18a) of the second section H 2, and the fourth section H 4 of Toko respective predetermined corresponding to the third predetermined time period of each of the sections H 3 comparing a second window signal corresponding to a period between (18b) and the beginning of the point of the vertical synchronizing signal V S (e.g. falling point), the point of beginning of the vertical sync signal V S is the first window signal (18a) when their entry into the window period the vertical synchronizing signal latches the vertical synchronizing signal V S by using the second latch pulse (19b) corresponding to the window period of the second window signal (18b) and the point of beginning of V S is using this when entering the second in the window period of the window signal (18b) a first latch pulse corresponding to the window period of the first window signal (18a) (19a) vertical same so as to latch the vertical synchronizing signal V S Since a pulse is obtained and the initial point of the vertical synchronizing signal Vs is otherwise maintained at the previous state to obtain a vertical synchronizing pulse, the initial point of the vertical synchronizing signal Vs (eg, falling point) There when or slow reproduction the phase relationship deviates relative to the vertical sync signal V S and the horizontal synchronizing signal H S by the low-pass filter of a weak electric field at Toka sync separator, somewhat in the special reproduction or the like of the still reproduction, etc. (H / 4 within A) A vertical sync pulse free of vertical jitter can be obtained even if it deviates.
以下第１図，第２図及び第３図を参照して本発明映像
信号処理装置の一実施例につき説明しよう。An embodiment of the video signal processing apparatus according to the present invention will be described below with reference to FIGS. 1, 2 and 3.
本例に於いては第４図の映像信号処理装置のフリッカ
リダクション回路（12）に於けるフィールド周波数が２
倍の垂直同期パルス2Vを形成するのに第１図に示す如く
して形成するようにする。即ち、第１図に於いて、（1
8）はウインドウ信号発生回路を示し、このウインドウ
信号発生回路（18）には1820fHの周波数のシステムクロ
ック信号入力端子（22）よりのシステムクロック信号が
供給され、このウインドウ信号発生回路（18）に於いて
はこのシステムクロック信号に同期し、第２図Ａに示す
如く１水平期間1Hを夫々４等区間H1,H2,H3,H4即ち1820f
Hのシステムクロック信号をカウンタで順次455カウント
する区間に分割し、第２図Ｂに示す如きこの第１区間H1
及び第３区間H3の夫々の所定期間本例ではこのカウンタ
で０〜32までの期間のウインドウ期間の第１のウインド
ウ信号（18a）を発生すると共に第２図Ｃに示す如きこ
の水平期間1Hの第２区間H2及び第４区間H4の夫々の所定
期間本例ではこのカウンタで０〜32までの期間のウイン
ドウ期間の第２のウインドウ信号（18b）を発生する如
くしたものである。このウインドウ信号発生回路（18）
よりの第１のウインドウ信号（18a）を比較回路を構成
するセットリセットフリップフロップ回路（20）のリセ
ット端子Ｒに供給すると共にこのウインドウ信号発生回
路（18）よりの第２のウインドウ信号（18b）を比較回
路を構成するセットリセットフリップフロップ回路（2
0）のセット端子Ｓに供給する。またこのセットリセッ
トフリップフロップ回路（20）のクロック端子Ｃに同期
分離回路（３）よりの第３図Ａに示す如き負方向垂直同
期信号VSを供給する。このセットリセットフリップフロ
ップ回路（20）に於いてはセット端子Ｓに供給される第
２のウインドウ信号（18b）のハイレベル“1"の期間即
ちこのウインドウ期間に垂直同期信号VSが立下がったと
きはＱ出力端子がハイレベル“1"となり、またリセット
端子Ｒに供給される第１のウインドウ信号（18a）のハ
イレベル“1"期間即ちこのウインドウ期間に垂直同期信
号VSが立下がったときはＱ出力端子がローレベル“0"と
なり、その他の期間にこの垂直同期信号VSが立下がった
ときはＱ出力端子は前の状態を維持し、変化がないもの
である。第１図に於いて、（23）はこの垂直同期信号VS
が供給される垂直同期信号入力端子を示し、またこの垂
直同期信号VSを後述する垂直同期信号ラッチ回路（24）
を構成する切換スイッチ（25）の一方の固定接点（25
a）に供給する。In this example, the field frequency in the flicker reduction circuit (12) of the video signal processing apparatus shown in FIG.
The double vertical sync pulse 2V is formed as shown in FIG. That is, in FIG. 1, (1
8) shows the window signal generating circuit, this window signal generating circuit (18) is supplied with the system clock signal from the frequency of the system clock signal input terminal of the 1820f H (22), the window signal generator circuit (18) It is in synchronization with the system clock signal, such as one horizontal period 1H, respectively 4, as shown in FIG. 2 a section H 1, H 2, H 3, H 4 i.e. 1820f
The system clock signal of H is divided into sections in which the counter sequentially counts 455, and this first section H 1 as shown in FIG.
And in the third period predetermined period this embodiment each of the H 3 Figure 2 as shown in C the horizontal period 1H as to generate a first window signal for the window period of time to 0-32 in the counter (18a) in the second section a predetermined period this embodiment each of H 2, and the fourth section H 4 of is obtained by as generating a second window signal for the window period of time to 0-32 in the counter (18b). This window signal generation circuit (18)
The first window signal (18a) is supplied to a reset terminal R of a set / reset flip-flop circuit (20) constituting a comparison circuit, and a second window signal (18b) from the window signal generation circuit (18) is provided. The set-reset flip-flop circuit (2
0) is supplied to the set terminal S. The supplying third negative vertical sync signal V S as shown in Figure A of from the synchronizing separating circuit to the clock terminal C (3) of the set-reset flip-flop circuit (20). Period or vertical synchronizing signal V S to the window period of the high level "1" of the second window signal this at the set-reset flip-flop circuit (20) supplied to the set terminal S (18b) drops falling when the dropped high level "1" and the Q output terminal, also high level "1" period or vertical synchronizing signal V S to the window period of the first window signal to be supplied to the reset terminal R (18a) is standing when maintains the state before the Q output terminal when the Q output terminal drops low level "0", other of the vertical synchronizing signal V S to the period standing, but no change. In FIG. 1, (23) indicates the vertical synchronization signal V S
Indicates a vertical synchronizing signal input terminal to which the vertical synchronizing signal V S is supplied.
One fixed contact (25) of the changeover switch (25)
a) supply.
このセットリセットフリップフロップ回路（20）のＱ
出力端子に得られる信号に伝り後述する選択回路（21）
を構成する切換スイッチの可動接点（21c）を切換える
如くする。Q of this set / reset flip-flop circuit (20)
Selector circuit (21) described below that is transmitted to the signal obtained at the output terminal
The movable contact (21c) of the changeover switch that constitutes (1) is switched.
また（19）はラッチパルス発生回路を示し、このラッ
チパルス発生回路（19）にはシステムクロック信号入力
端子（22）よりの1820fHのシステムクロック信号が供給
され、このラッチパルス発生回路（19）に於いては第２
図Ｄに示す如く第１のウインドウ信号（18a）のウイン
ドウ期間に対応した例えば第１区間H1及び第３区間H3の
夫々の1820fHのシステムクロック信号をカウントするカ
ウンタで16の時間的位置に第１のラッチパルス（19a）
を発生する如くすると共に第２図Ｅに示す如く第２のウ
インドウ信号（18b）のウインドウ期間に対応した例え
ば第２区間H2及び第４区間H4の夫々のシステムクロック
信号をカウントするカウンタで16の時間的位置に第２の
ラッチパルス（19b）を発生する如くしたものである。
このラッチパルス発生回路（19）の出力側に得られる第
１及び第２のラッチパルス（19a）及び（19b）を夫々選
択回路を構成する切換スイッチ（21）の一方及び他方の
固定接点（21a）及び（21b）に夫々供給する如くする。The (19) shows the latch pulse generation circuit, this to the latch pulse generation circuit (19) is supplied a system clock signal of 1820F H than the system clock signal input terminal (22), the latch pulse generation circuit (19) In the second
Time position of the first window signal a counter for counting the system clock signal of the corresponding example first section H 1 and the third section H 3 of each of 1820F H the window period (18a) 16 as shown in Figure D First latch pulse (19a)
A counter for counting the second of each of the system clock signal, for example corresponding to the window period the second interval H 2, and the fourth section H 4 of the window signal (18b) as shown in Fig. 2 E while as to generate The second latch pulse (19b) is generated at 16 time positions.
The first and second latch pulses (19a) and (19b) obtained at the output side of the latch pulse generation circuit (19) are respectively connected to one and the other fixed contact (21a) of a changeover switch (21) constituting a selection circuit. ) And (21b).
この切換スイッチ（21）の可動接点（21c）はセット
リセットフリップフロップ回路（20）のＱ出力端子がハ
イレベル“1"のときは一方の固定接点（21a）に接続さ
れると共にこの可動接点（21c）はＱ出力端子がローレ
ベル“0"のときは他方の固定接点（21b）に接続し、こ
のフリップフロップ回路（20）のＱ出力端子に得られる
信号によりラッチパルスを選択する。The movable contact (21c) of the changeover switch (21) is connected to one fixed contact (21a) when the Q output terminal of the set / reset flip-flop circuit (20) is at high level "1", and the movable contact (21c) 21c) is connected to the other fixed contact (21b) when the Q output terminal is at low level "0", and selects a latch pulse by a signal obtained at the Q output terminal of the flip-flop circuit (20).
この切換スイッチ（21）の可動接点（21c）に得られ
るラッチパルスにより垂直同期信号ラッチ回路（24）を
構成する切換スイッチ（25）の可動接点（25c）を切換
制御する。即ちこの可動接点（25c）をラッチパルスが
あるときだけこの一方の固定接点（25a）に接続し、そ
の他のときはこの可動接点（25c）を他方の固定接点（2
5b）に接続する如くする。この切換スイッチ（25）の可
動接点（25c）に得られる信号を保持回路を構成するＤ
形フリッフフロップ回路（26）のＤ端子に供給し、この
Ｄ形フリップフロップ回路（26）のＱ出力端子より垂直
同期パルス出力端子（27）を導出すると共にこのＱ出力
端子を切換スイッチ（25）の他方の固定接点（25b）に
接続する。またこのシステムクロック信号入力端子（2
2）に得られるシステムクロック信号をこのＤ形フリッ
プフロップ回路（26）のクロック端子Ｃに供給する。そ
の他は第４図と同様に構成する。The movable contact (25c) of the changeover switch (25) constituting the vertical synchronizing signal latch circuit (24) is controlled by a latch pulse obtained at the movable contact (21c) of the changeover switch (21). That is, this movable contact (25c) is connected to this one fixed contact (25a) only when there is a latch pulse, and at other times, this movable contact (25c) is connected to the other fixed contact (2c).
Connect to 5b). The signal obtained at the movable contact (25c) of the changeover switch (25) is converted to a signal D constituting a holding circuit.
A D-type flip-flop circuit (26) is supplied with a vertical synchronizing pulse output terminal (27) from a Q output terminal of the D-type flip-flop circuit (26), and the Q output terminal is connected to a changeover switch (25). ) To the other fixed contact (25b). Also, this system clock signal input terminal (2
The system clock signal obtained in 2) is supplied to the clock terminal C of the D-type flip-flop circuit (26). Otherwise, the configuration is the same as in FIG.
この第１図例の動作につき第３図を参照して説明する
にウインドウ信号発生回路（18）よりの第１及び第２の
ウインドウ信号（18a）及び（18b）が夫々第３図Ｂ及び
Ｃに示す如くであり、ラッチパルス発生回路（19）より
の第１及び第２のラッチパルス（19a）及び（19b）が夫
々第３図Ｄ及びＥに示す如くであったときに垂直同期信
号入力端子（23）に供給される垂直同期信号VSが第３図
Ａに示す如くこの立下りが第１のウインドウ信号（18
a）のウインドウ期間であったときにはセットリセット
フリップフロップ回路（20）のリセット端子Ｒに供給さ
れる第１のウインドウ信号（18a）のハイレベル“1"に
対応するのでこのときはこのセットリセットフリップフ
ロップ回路（20）のＱ出力端子は第３図Ｆに示す如くロ
ーレベル“0"となる。この場合この垂直同期信号VSの立
下りが第２のウインドウ信号（18b）のウインドウ期間
内に対応しないときはこのＱ出力端子はローレベル“0"
の状態が継続する。この比較回路を構成するセットリセ
ットフリップフロップ回路（20）のＱ出力端子がローレ
ベル“0"となったときには選択回路を構成する切換スイ
ッチ（21）により第２のラッチパルス（19b）が選択さ
れ、この第２のラッチパルス（19b）により垂直同期信
号VSをラッチする。従って垂直同期信号ラッチ回路（2
4）の出力側の垂直同期パルス出力端子（27）には第３
図Ｇに示す如き垂直同期パルスが得られる。この場合垂
直同期信号VSの立下りが対応した第１のウインドウ信号
（18a）のウインドウ期間とこの垂直同期信号VSをラッ
チするラッチパルス（19b）との時間間隔が略H/4あるの
でこの垂直同期信号VSに略H/4以内の変動があっても、
垂直ジッタのない垂直同期パルスが得られる。従って弱
電界時とか、同期分離回路（３）のローパスフィルタに
より垂直同期信号VSと水平同期信号HSとの位相関係が多
少ずれた時、又はスロー再生、スチル再生等の特殊再生
時でも垂直ジッタのない垂直同期パルスが得られ良好な
再生画像を得ることができる。この場合本例に於いては
インタレース関係が保存されている。The operation of the example of FIG. 1 will be described with reference to FIG. 3. First and second window signals (18a) and (18b) from the window signal generating circuit (18) are shown in FIGS. When the first and second latch pulses (19a) and (19b) from the latch pulse generating circuit (19) are as shown in FIGS. 3D and 3E, respectively, the vertical synchronizing signal is inputted. As shown in FIG. 3A, the vertical synchronizing signal V S supplied to the terminal (23) has the falling edge of the first window signal (18).
In the window period a), this corresponds to the high level "1" of the first window signal (18a) supplied to the reset terminal R of the set / reset flip-flop circuit (20). The Q output terminal of the loop circuit (20) becomes low level "0" as shown in FIG. 3F. In this case the vertical synchronizing signal V S falling this Q output terminal when not corresponding to the window period of the second window signal (18b) is low level "0"
State continues. When the Q output terminal of the set / reset flip-flop circuit (20) constituting the comparison circuit becomes low level "0", the second latch pulse (19b) is selected by the changeover switch (21) constituting the selection circuit. to latch the vertical synchronizing signal V S by the second latch pulse (19b). Therefore, the vertical synchronization signal latch circuit (2
4) The vertical sync pulse output terminal (27) on the output side
The vertical synchronization pulse as shown in FIG. G is obtained. In this case the fall of the vertical synchronization signal V S is the time interval between the window period and the latch pulse to latch the vertical synchronizing signal V S of the first window signal corresponding (18a) (19b) is substantially H / 4 even if fluctuations within approximately H / 4 in the vertical synchronizing signal V S,
A vertical sync pulse without vertical jitter is obtained. Therefore Toka when a weak electric field, synchronized by the low-pass filter of the separation circuit (3) when the phase relationship between the vertical synchronizing signal V S and the horizontal synchronizing signal H S is slightly deviated, or slow playback, the special playback even vertical still reproduction, etc. A vertical sync pulse without jitter can be obtained, and a good reproduced image can be obtained. In this case, the interlace relationship is preserved in this example.
また垂直同期信号VSの立下りがその他の場合も上述同
様に動作し垂直ジッタのない垂直同期パルスを得ること
ができ上述同様の作用効果を得ることができる。When the falling edge of the vertical synchronizing signal VS is other than the above, the same operation as described above is performed, a vertical synchronizing pulse without vertical jitter can be obtained, and the same operation and effect as described above can be obtained.
尚本発明は上述実施例に限ることなく本発明の要旨を
逸脱することなくその他種々の構成が取り得ることは勿
論である。It should be noted that the present invention is not limited to the above-described embodiment, but can adopt various other configurations without departing from the gist of the present invention.
本発明に依れば弱電界時とか、同期分離回路のローパ
スフィルタ等により垂直同期信号VSと水平同期信号HSと
の位相関係が多少ずれた時、又はスロー再生、スチル再
生等の特殊再生時でも垂直同期信号VSの時間軸変動が略
H/4以内であれば垂直ジッタのない垂直同期パルスが得
られ、良好な再生画面を得ることができる利益がある。Toka when accordance If a weak electric field in the present invention, when the phase relationship between the vertical synchronizing signal V S and the horizontal synchronizing signal H S is slightly shifted by a low pass filter or the like of the sync separator, or slow reproduction, special reproduction still reproduction, etc. substantially the time axis variation of the vertical synchronization signal V S even when
If it is within H / 4, a vertical synchronization pulse without vertical jitter can be obtained, and there is an advantage that a good reproduced screen can be obtained.
第１図は本発明映像信号処理装置の一実施例の要部を示
す構成図、第２図及び第３図は夫々第１図の説明に供す
る線図、第４図は映像信号処理装置の例を示す構成図、
第５図及び第６図は夫々本発明の説明に供する線図であ
る。 （１）は映像信号入力端子、（３）は同期分離回路、
（6Y）（6Y′）（6C）（6C′）はメモリ、（12）はフリ
ッカリダクション回路、（14）は偏向回路、（18）はウ
インドウ信号発生回路、（19）はラッチパルス発生回
路、（20）は比較回路、（21）は選択回路、（24）は垂
直同期信号ラッチ回路、（27）は垂直同期パルス出力端
子である。FIG. 1 is a block diagram showing a main part of an embodiment of a video signal processing apparatus according to the present invention, FIGS. 2 and 3 are diagrams respectively used for explaining FIG. 1, and FIG. Configuration diagram showing an example,
FIG. 5 and FIG. 6 are diagrams for explaining the present invention, respectively. (1) is a video signal input terminal, (3) is a sync separation circuit,
(6Y) (6Y ') (6C) (6C') is a memory, (12) is a flicker reduction circuit, (14) is a deflection circuit, (18) is a window signal generation circuit, (19) is a latch pulse generation circuit, (20) is a comparison circuit, (21) is a selection circuit, (24) is a vertical synchronization signal latch circuit, and (27) is a vertical synchronization pulse output terminal.
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 5/06Continuation of front page (58) Field surveyed (Int.Cl. 6 , DB name) H04N 5/06
Claims (1)
分割したときの第１区間及び第３区間の夫々の所定期間
に対応する第１のウインドウ信号とこの第２区間及び第
４区間の夫々の所定期間に対応する第２のウインドウ信
号とを発生するウインドウ信号発生手段と、 上記第１のウインドウ信号のウインドウ期間に対応した
第１のラッチパルス及び上記第２のウインドウ信号のウ
インドウ期間に対応した第２のラッチパルスを発生する
ラッチパルス発生手段と、 上記第１及び第２のウインドウ信号と垂直同期信号の初
めの点とを夫々比較し、夫々一致したときに第１及び第
２の制御信号を発生すると共に上記垂直同期信号の初め
の点がその他のときは前の状態を維持した第１又は第２
の制御信号を発生するようにした比較回路と、 上記第１及び第２のラッチパルスを上記比較回路の第１
及び第２の制御信号で選択する選択回路とを有し、 上記比較回路が第１の制御信号を発生しているときには
上記第２のラッチパルスを使用して上記垂直同期信号を
ラッチすると共に上記比較回路が第２の制御信号を発生
しているときには上記第１のラッチパルスを使用して上
記垂直同期信号をラッチするようにして垂直同期パルス
を得るようにしたことを特徴とする映像信号処理装置。1. A first window signal corresponding to a predetermined period of each of a first section and a third section when a horizontal period of an input video signal is divided into four equal sections, and the second and fourth sections. Window signal generating means for generating a second window signal corresponding to each of the predetermined periods, a first latch pulse corresponding to the window period of the first window signal, and a window period of the second window signal Latch pulse generating means for generating a second latch pulse corresponding to the first and second window signals, and comparing the first and second window signals with the first point of the vertical synchronizing signal. And the first or second signal maintaining the previous state when the first point of the vertical synchronization signal is at other times.
And a comparison circuit configured to generate the first control signal and the first and second latch pulses.
And a selection circuit for selecting with the second control signal. When the comparison circuit is generating the first control signal, the second latch pulse is used to latch the vertical synchronizing signal. Video signal processing wherein a vertical synchronizing pulse is obtained by latching the vertical synchronizing signal using the first latch pulse when the comparing circuit is generating the second control signal. apparatus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29784988A JP2794581B2 (en) | 1988-11-25 | 1988-11-25 | Video signal processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29784988A JP2794581B2 (en) | 1988-11-25 | 1988-11-25 | Video signal processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02143777A JPH02143777A (en) | 1990-06-01 |
| JP2794581B2 true JP2794581B2 (en) | 1998-09-10 |
Family
ID=17851946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29784988A Expired - Fee Related JP2794581B2 (en) | 1988-11-25 | 1988-11-25 | Video signal processing device |
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| Country | Link |
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Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05260345A (en) * | 1992-03-12 | 1993-10-08 | Mitsubishi Electric Corp | Composite synchronizing signal separating circuit |
| WO1996018263A1 (en) * | 1994-12-06 | 1996-06-13 | Philips Electronics N.V. | Vertical position-jitter elimination |
-
1988
- 1988-11-25 JP JP29784988A patent/JP2794581B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH02143777A (en) | 1990-06-01 |
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