JP2782718B2 - Image processing device - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、画像処理装置、特に線順次色差信号を含む
ビデオ信号を縮小する画像処理装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing apparatus, and more particularly to an image processing apparatus for reducing a video signal including a line-sequential color difference signal.

〔従来の技術〕[Conventional technology]

従来、画像メモリを持つ画像記録再生装置では、入力
画像を縮小して当該画像メモリに記憶する場合、画像メ
モリに印加する水平アドレス信号を形成するためのクロ
ックを1/N（Ｎは正の整数）分周し、垂直アドレス信号
を発生するための水平同期信号を1/M（Ｍは正の整数）
分周する方法を採用していた。この方法により、入力画
像は水平方向に1/N倍に縮小され、垂直方向に1/M倍に縮
小されることになり、結局、1/N×1/Mに縮小された画像
が当該画像メモリに記憶される。Conventionally, in an image recording / reproducing apparatus having an image memory, when an input image is reduced and stored in the image memory, a clock for forming a horizontal address signal applied to the image memory is 1 / N (N is a positive integer). ) Divide the horizontal sync signal for generating the vertical address signal by 1 / M (M is a positive integer)
The method of dividing was adopted. According to this method, the input image is reduced to 1 / N times in the horizontal direction and 1 / M times in the vertical direction.As a result, the image reduced to 1 / N × 1 / M is Stored in memory.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

しかし、上記従来例では、入力画像を単に間引いて画
像メモリに記憶することになる。従って、色差信号を線
順次で処理するスチル・ビデオ・システムでは、例えば
1/4倍×1/4倍に縮小する場合、入力画像がRY₀,BY₁,RY₂,
BY₃,RY₄,BY₅,RY₆,BY₇,RY₈,BY₉,RY₁₀,BY₁₁,……というよ
うにＲ−Ｙ成分から始まるときには、従来例の方法によ
ると、４本目毎のラスタがサンプリングされ、結局RY₀,
RY₄,RY₈,……というようにＲ−Ｙ成分のみが画像メモリ
に格納され、Ｂ−Ｙ成分が完全に欠落するという欠点が
ある。However, in the above conventional example, the input image is simply thinned out and stored in the image memory. Therefore, in a still video system that processes color difference signals line-sequentially, for example,
When reducing to 1/4 × 1/4, the input image is RY ₀ , BY ₁ , RY ₂ ,
When starting from the RY component such as BY ₃ , RY ₄ , BY ₅ , RY ₆ , BY ₇ , RY ₈ , BY ₉ , RY ₁₀ , BY ₁₁ ,. Are sampled, and eventually RY ₀ ,
There is a disadvantage that only the RY components are stored in the image memory, such as RY ₄ , RY ₈ ,..., And the BY components are completely missing.

また、例えば1/5×1/5倍に縮小する場合、同様に各ラ
スタは、RY₀,BY₅,RY₁₀,……というように、５本目毎の
ラスタが画像メモリに記憶され、一方の色差の情報が全
て欠落するということは無いものの、マルチ画面表示な
どのために、多数の画像情報をこのように縮小して画像
メモリに格納した場合には、どちらの色差から入力され
るかは規定されていないので、１つのラスタにＲ−Ｙ成
分とＢ−Ｙ成分が混在することになり、これを読み出し
て正常に出力するのはかなり困難である。Also, for example, when the image is reduced to 1/5 × 1/5, each raster is stored in the image memory in the same manner as RY ₀ , BY ₅ , RY ₁₀ ,. Although all of the color difference information is not lost, if a large number of image information is reduced in this way and stored in the image memory for multi-screen display, etc. Is not specified, the RY component and the BY component are mixed in one raster, and it is quite difficult to read this and output it normally.

そこで、本発明は画像メモリに画像を記憶する際に
は、２つの色差信号を過不足なく当該画像メモリに取り
込め、２フィールドで１フレームを構成する縮小画を出
力することのできる画像処理装置を提示することを目的
とする。Accordingly, the present invention provides an image processing apparatus capable of taking two color difference signals into the image memory without any excess or shortage when storing the image in the image memory and outputting a reduced image constituting one frame with two fields. It is intended to be presented.

〔課題を解決するための手段〕[Means for solving the problem]

本発明に係る画像処理装置は、色差信号が線順次に配
分されている入力ビデオ信号から、色差信号をライン単
位で間引くことにより、各色差信号を２ラインずつ交互
に画像メモリに取り込み、当該画像メモリから、第１フ
ィールドにおいては各ラインの色差信号を線順次に読み
出し、第２フィールドにおいては第１フィールドで読み
出されたライン以外の各ラインの色差信号を線順次に読
み出すことにより所定の縮小率で縮小されたビデオ信号
を出力することを特徴とする。The image processing apparatus according to the present invention thins out the color difference signals line by line from the input video signal in which the color difference signals are distributed line-sequentially, thereby taking each color difference signal alternately by two lines into an image memory, and A predetermined reduction is performed by reading out color difference signals of each line in the first field line-sequentially from the memory, and reading out color difference signals of each line other than the line read out in the first field line-sequentially in the second field. Outputting a video signal reduced at a predetermined rate.

〔作用〕[Action]

２つの色差情報を、例えば交互に、線順次色差信号か
ら取り出して、上記画像メモリに取り込むことにより、
縮小画像として過不足の無い色差情報を確保できる。By taking out two pieces of color difference information, for example, alternately from line-sequential color difference signals, and taking them into the image memory,
Color difference information without excess or deficiency can be secured as a reduced image.

〔実施例〕〔Example〕

以下、図面を参照して本発明の実施例を説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

第２図は本発明を適用した静止画像記録再生装置の全
体構成ブロック図を示す。210は外部からビデオ信号を
入力するためのビデオ入力端子、212はビデオ信号を輝
度信号と色差信号に分離するデコーダ、214はデコーダ2
12からの水平同期信号H_syncに同期して切り換わるスイ
ッチであり、デコーダ212から出力される２つの色差信
号Ｒ−R,B−Ｙを線順次色差信号に変換する。216,217は
磁気記録媒体である磁気シート215に記録されたビデオ
信号を再生する磁気ヘッド、218は磁気ヘッド216又は同
217を選択するスイッチ、220は当該スイッチ218の切換
を制御する切換制御回路、222は磁気ヘッド216,217の再
生出力を復調し、輝度信号及び線順次色差信号を出力す
る再生回路、224は、デコーダ212からの輝度信号又は再
生回路222から輝度信号を選択するスイッチ、226は、デ
コーダ212からの線順次色差信号又は再生回路222からの
線順次色差信号を選択するスイッチである。FIG. 2 is a block diagram showing the overall configuration of a still image recording / reproducing apparatus to which the present invention is applied. 210 is a video input terminal for inputting a video signal from the outside, 212 is a decoder for separating the video signal into a luminance signal and a chrominance signal, and 214 is a decoder 2
A switch that switches in synchronization with the horizontal synchronization signal _Hsync from 12 and converts the two color difference signals RR and BY output from the decoder 212 into line-sequential color difference signals. 216 and 217 are magnetic heads for reproducing video signals recorded on a magnetic sheet 215 as a magnetic recording medium, and 218 is a magnetic head 216 or the same.
A switch for selecting 217; 220, a switching control circuit for controlling the switching of the switch 218; 222, a reproduction circuit for demodulating the reproduction output of the magnetic heads 216, 217 to output a luminance signal and a line-sequential color difference signal; A switch 226 for selecting a luminance signal from the reproduction circuit 222 or a luminance signal from the reproduction circuit 222, and a switch for selecting a line-sequential color difference signal from the decoder 212 or a line-sequential color difference signal from the reproduction circuit 222.

228,230は、A/D変換器、画像メモリ及びD/A変換器か
らなる画像メモリ回路であり、画像メモリ回路228は輝
度信号用、画像メモリ回路230は色差信号用である。画
像メモリ回路230は色差信号を線同時で出力する。232
は、デコーダ212の出力（輝度信号と２つの色差信号）
又は画像メモリ回路228,230の出力を選択するスイッ
チ、234はスイッチ232からの輝度信号及び色差信号に対
し変調、合成などを行うエンコーダ、236は合成された
ビデオ信号の出力端子である。Reference numerals 228 and 230 denote image memory circuits each including an A / D converter, an image memory, and a D / A converter. The image memory circuit 228 is for a luminance signal, and the image memory circuit 230 is for a color difference signal. The image memory circuit 230 outputs the color difference signals simultaneously with the lines. 232
Is the output of the decoder 212 (a luminance signal and two color difference signals)
Alternatively, a switch for selecting the output of the image memory circuits 228 and 230, 234 an encoder for performing modulation and synthesis on the luminance signal and color difference signal from the switch 232, and 236 an output terminal for the synthesized video signal.

238は、画像メモリ回路230から出力される２つの色差
信号を線順次に変換するスイッチであり、水平同期信号
に同期して切り換わる。240は、画像メモリ回路228及び
同230（正確にはスイッチ238）からの輝度信号及び色差
信号に対し変調などの、磁気記録のための各種の処理を
施す記録回路、241,242は磁気シート243に記録回路240
からの信号を磁気記録する磁気ヘッド、244は磁気ヘッ
ド241,242を選択するスイッチである。A switch 238 converts two color difference signals output from the image memory circuit 230 into a line-sequential signal, and switches in synchronization with the horizontal synchronization signal. 240 is a recording circuit that performs various processes for magnetic recording such as modulation on the luminance signal and chrominance signal from the image memory circuits 228 and 230 (more precisely, the switch 238), and 241 and 242 are recorded on the magnetic sheet 243. Circuit 240
A magnetic head 244 magnetically records signals from the magnetic heads 244, a switch for selecting the magnetic heads 241 and 242.

246はスイッチ224により選択された輝度信号から同期
信号を分離する同期分離回路、248はPLLにより、同期分
離回路246から出力される水平同期信号に同期したクロ
ック、水平同期信号及び垂直同期信号などの各種の同期
信号を発生する同期信号発生回路、250は水晶振動子に
よりクロック、水平同期信号及び垂直同期信号などの各
種の同期信号を発生する基準同期信号発生回路である。
基準同期信号発生回路250はリセット・スイッチ252をオ
ンすることにより、外部からの水平同期信号、垂直同期
信号などによりリセット状態になる。254は同期信号発
生回路248又は基準同期信号発生回路250の出力を選択す
るセレクタであり、その選択信号は画像メモリ回路228,
230及びエンコーダ234に印加される。256は、回路248,2
50から出力される同期信号のフィールドを比較する比較
回路であり、相互のフィールドの一致、不一致によって
切換制御回路220によるヘッド切換及び画像メモリ回路2
28,230を制御する。Reference numeral 246 denotes a synchronization separation circuit that separates a synchronization signal from the luminance signal selected by the switch 224, and reference numeral 248 denotes a PLL, such as a clock synchronized with the horizontal synchronization signal output from the synchronization separation circuit 246, a horizontal synchronization signal, and a vertical synchronization signal. A synchronization signal generation circuit for generating various synchronization signals, and a reference synchronization signal generation circuit 250 for generating various synchronization signals such as a clock, a horizontal synchronization signal, and a vertical synchronization signal using a crystal oscillator.
By turning on the reset switch 252, the reference synchronization signal generation circuit 250 is reset by an external horizontal synchronization signal, vertical synchronization signal, or the like. Reference numeral 254 denotes a selector for selecting an output of the synchronization signal generation circuit 248 or the reference synchronization signal generation circuit 250.
230 and the encoder 234. 256 is the circuit 248,2
A comparison circuit for comparing the fields of the synchronization signal output from the switch 50. The head switching by the switching control circuit 220 and the image memory circuit 2
Controls 28,230.

第２図において、外部からの入力ビデオ信号を磁気シ
ート243に記録する記録モードでは、スイッチ224,226は
デコーダ212の側を選択する。入力端子210の入力信号は
デコーダ212の輝度信号と色差信号に分離され、輝度信
号はスイッチ224を介して画像メモリ回路228に、色差信
号はスイッチ214により線順次化されて画像メモリ回路2
30に印加される。図示しない記録命令キーの操作によ
り、画像メモリ回路228,230に記憶される。In FIG. 2, in a recording mode in which an externally input video signal is recorded on the magnetic sheet 243, the switches 224 and 226 select the decoder 212 side. The input signal of the input terminal 210 is separated into a luminance signal and a chrominance signal of the decoder 212, the luminance signal is switched to the image memory circuit 228 via the switch 224, and the chrominance signal is line-sequentialized by the switch 214, and
Applied to 30. The image is stored in the image memory circuits 228 and 230 by operating a recording command key (not shown).

この時、セレクタ254は同期信号発生回路248を選択し
ており、画像メモリ回路228,230とエンコーダ234は回路
248からの同期信号に従って動作する。尚、磁気シート2
43を回転させるモータ（図示せず）は常に、基準同期信
号発生回路250から出力される垂直同期信号に同期して
回転しており、リセット・スイッチ252をオンとするこ
とにより外部リセット状態になり、入力ビデオ信号に同
期するようになる。At this time, the selector 254 selects the synchronization signal generation circuit 248, and the image memory circuits 228 and 230 and the encoder 234
It operates according to the synchronization signal from 248. The magnetic sheet 2
The motor (not shown) for rotating 43 is always rotating in synchronization with the vertical synchronization signal output from the reference synchronization signal generation circuit 250. When the reset switch 252 is turned on, an external reset state is set. Synchronizes with the input video signal.

次に、セレクタ254は基準同期信号発生回路250を選択
し、画像メモリ回路228,230及びエンコーダ234はその同
期信号に従って動作する。画像メモリ回路228,230は読
出状態になり、輝度信号と色差信号を出力する。色差信
号はスイッチ238により線順次化される。記録回路240は
記録処理を行い、その出力は磁気ヘッド241,242により
磁気シート243に記録される。磁気シート243に記録する
期間（フレーム画像であれば２垂直同期期間、即ち2V、
フィールド画像であれば1V）の間、リセット・スイッチ
252をオフ状態にしておく。Next, the selector 254 selects the reference synchronization signal generation circuit 250, and the image memory circuits 228, 230 and the encoder 234 operate according to the synchronization signal. The image memory circuits 228 and 230 are in a reading state, and output a luminance signal and a color difference signal. The color difference signal is line-sequentialized by the switch 238. The recording circuit 240 performs a recording process, and the output is recorded on the magnetic sheet 243 by the magnetic heads 241 and 242. Period for recording on the magnetic sheet 243 (two vertical synchronization periods for a frame image, that is, 2V,
Reset switch during 1V for field image)
Leave 252 off.

磁気シート243への記録終了後、セレクタ254は再び同
期信号発生回路248を選択する。そして、画像メモリ22
8,230の記録画像を縮小読み出しし、スイッチ232の切換
制御により、エンコーダ234には入力ビデオ信号との重
畳信号が印加されるようにする。これにより、出力端子
236のビデオ信号は、入力ビデオ信号の画像の一部に、
磁気シートの記録画像が縮小表示された画像を表すこと
になる。After the recording on the magnetic sheet 243 is completed, the selector 254 selects the synchronization signal generation circuit 248 again. Then, the image memory 22
The 8,230 recorded images are read out in a reduced scale, and a switching signal of the switch 232 is applied to the encoder 234 so that a signal superimposed on the input video signal is applied. This allows the output terminal
236 video signals are part of the image of the input video signal,
The recorded image on the magnetic sheet represents the reduced image.

次に磁気シート215の記録信号を再生する再生モード
を説明する。再生モードでは、磁気ヘッド216,217の再
生出力は再生回路232により復調され、スイッチ224,226
を介して画像メモリ回路228,230に印加され、記憶され
る。記憶と同時に読出が行われ、画像メモリ回路228,23
0の出力はスイッチ232及びエンコーダ234を介して出力
端子236に供給される。この時、セレクタ254は同期信号
発生回路248を選択しており、リセット・スイッチ252は
オフ状態にしておく。Next, a reproduction mode for reproducing a recording signal of the magnetic sheet 215 will be described. In the reproduction mode, the reproduction output of the magnetic heads 216 and 217 is demodulated by the reproduction circuit 232 and the switches 224 and 226
Are applied to the image memory circuits 228 and 230 via the memory and stored. The reading is performed simultaneously with the storage, and the image memory circuits 228 and 23
The output of 0 is supplied to the output terminal 236 via the switch 232 and the encoder 234. At this time, the selector 254 has selected the synchronization signal generation circuit 248, and the reset switch 252 is in the off state.

画像メモリ回路228,230への書込が終了すると、セレ
クタ254は基準同期信号発生回路250を選択し、画像メモ
リ回路228,230は読出状態になる。When the writing to the image memory circuits 228 and 230 is completed, the selector 254 selects the reference synchronizing signal generation circuit 250, and the image memory circuits 228 and 230 are in the reading state.

第1A図は画像メモリ回路228の詳細な構成ブロック図
を示す。100は入力のアナログ輝度信号をディジタル化
するA/D変換器、102はクランプ回路、104は（０＜Ｋ＜
１）倍の乗算器、106は（１−Ｋ）倍の乗算器、108は乗
算器104,108の出力を加算する加算器、110は乗算器104,
108の入力及び加算器108の出力の内から１つを選択する
セレクタ、112は所定データを保持するラッチ回路、114
はセレクタ110の出力又はラッチ回路112の出力を選択す
るセレクタ、116は、ランダム・アクセス・ポート（以
下、Ｐポートと呼ぶ）とシリアル出力ポート（以下、Ｓ
ポートという）とを持つデュアル・ポートの画像メモ
リ、118は、セレクタ114から出力される画像データを３
画素分ラッチしてパラレル出力し、また画像メモリ118
から出力される３画素分の画像データをシリアル出力す
るＳ−Ｐ−Ｓ変換回路である。FIG. 1A shows a detailed configuration block diagram of the image memory circuit 228. 100 is an A / D converter for digitizing an input analog luminance signal, 102 is a clamp circuit, and 104 is (0 <K <
1) A multiplier of 106 times, 106 is a multiplier of (1-K) times, 108 is an adder for adding the outputs of the multipliers 104 and 108, 110 is a multiplier 104,
A selector for selecting one of the input of 108 and the output of the adder 108; 112, a latch circuit for holding predetermined data;
Is a selector for selecting the output of the selector 110 or the output of the latch circuit 112, and 116 is a random access port (hereinafter, referred to as a P port) and a serial output port (hereinafter, S port).
The port 118 is a dual-port image memory having an image data output from the selector 114.
The output is latched in pixels and output in parallel.
Is an SPS conversion circuit that serially outputs image data for three pixels output from the.

120は画像メモリ116のＳポートから出力される３画素
分の画像データを一時保存するラッチ回路、122はラッ
チ回路120の出力をビデオ・レートで切換・選択するセ
レクタ、124はＳ−Ｐ−Ｓ変換回路118からの画像データ
と、セレクタ122からの画像データとを加算する加算
器、126は加算器124の出力又はセレクタ122の出力を選
択するセレクタ、128はセレクタ126の出力データをアナ
ログ信号に変換するD/A変換器である。Reference numeral 120 denotes a latch circuit for temporarily storing image data for three pixels output from the S port of the image memory 116, 122 a selector for switching / selecting the output of the latch circuit 120 at a video rate, and 124 a SPS. An adder that adds the image data from the conversion circuit 118 and the image data from the selector 122, 126 is a selector that selects the output of the adder 124 or the output of the selector 122, and 128 is an analog signal that converts the output data of the selector 126 into an analog signal. This is a D / A converter for conversion.

130はブランキング領域を示す信号を出力するブラン
キング信号発生回路、132,134は、ブランキング領域を
決定する信号を保持するラッチ回路、136は画像メモリ1
16のランダム・アクセス・ポート用アドレス信号（以
下、Ｐアドレス信号という）を発生するＰアドレス発生
回路、138は画像メモリ116のシリアル・ポート用アドレ
ス信号（以下、Ｓアドレス信号という）を発生するＳア
ドレス発生回路、140はＰアドレス発生回路136又はＳア
ドレス発生回路138の出力を選択するセレクタ、142は画
像メモリ116を制御するメモリ制御回路である。130 is a blanking signal generation circuit that outputs a signal indicating a blanking area, 132 and 134 are latch circuits that hold signals that determine a blanking area, and 136 is an image memory 1
A P address generation circuit for generating 16 random access port address signals (hereinafter referred to as P address signals), and 138 generates an S address signal for the serial port of the image memory 116 (hereinafter referred to as S address signals). An address generation circuit 140 is a selector for selecting the output of the P address generation circuit 136 or the S address generation circuit 138, and 142 is a memory control circuit for controlling the image memory 116.

第1B図は画像メモリ回路230の詳細な構成ブロック図
を示す。尚、第1B図の回路100〜110は、輝度信号の代わ
りに線順次色差信号であることを除いて、第1A図の場合
と同じであり、回路130〜142は第1A図のものと同じ作用
を奏する。150は線順次色差信号の色差信号Ｒ−Y,B−Ｙ
を判別する色差判別回路、152,154は所定データを保持
するラッチ回路、154はラッチ回路152,154の出力を選択
するセレクタ、158はセレクタ110又は同156の出力を選
択するセレクタ、160はセレクタ158からの画像データを
通常のビデオ・レート1/3の速さで蓄えるラッチ回路、1
62（162a,162b）は画像メモリ116と同様にデュアル・ポ
ートを持つ画像メモリ、164は画像メモリ162のＳポート
から出力される２つの画像データを保持するラッチ回
路、166はラッチ回路164の２つの出力を選択するセレク
タ、168は画像メモリ162のＰポートから出力される画像
データを通常のビデオ・レートの1/3の速さで蓄えるラ
ッチ回路、170,172はラッチ回路164の出力にラッチ回路
168の出力を加算する加算器、174,176はそれぞれ、ラッ
チ回路164の出力又は加算器170,172の出力を選択するセ
レクタ、178,180はセレクタ174,176の出力を選択するセ
レクタ、182,184はD/A変換器である。FIG. 1B shows a detailed configuration block diagram of the image memory circuit 230. The circuits 100 to 110 in FIG. 1B are the same as those in FIG. 1A, except that they are line-sequential color difference signals instead of luminance signals, and the circuits 130 to 142 are the same as those in FIG. 1A. It works. 150 is a color difference signal RY, BY of a line sequential color difference signal.
152, 154 are latch circuits that hold predetermined data, 154 is a selector that selects the output of the latch circuits 152 and 154, 158 is a selector that selects the output of the selector 110 or 156, and 160 is an image from the selector 158. Latch circuit that stores data at 1/3 the normal video rate, 1
62 (162a, 162b) is an image memory having a dual port as in the image memory 116, 164 is a latch circuit for holding two image data output from the S port of the image memory 162, and 166 is a latch circuit 164 A selector for selecting one output, 168 a latch circuit for storing image data output from the P port of the image memory 162 at a speed of 1/3 of a normal video rate, and 170 and 172 latch circuits for the output of the latch circuit 164
Adders for adding the outputs of 168, 174 and 176 are selectors for selecting the output of the latch circuit 164 or the outputs of the adders 170 and 172, 178 and 180 are selectors for selecting the outputs of the selectors 174 and 176, and 182 and 184 are D / A converters.

第1A図及び第1B図のクランプ回路102及び第1B図の色
差判別回路150の詳細な構成ブロック図を第3A図に示
す。第3A図で、300はA/D変換器100からの画像データの
入力端子、302は加算器、304は加算器302の出力データ
をｎ（１より大きい整数）回累積加算するためのラッチ
回路、306はラッチ回路304の出力を1/n倍する乗算器、3
08は入力端子300の入力データから乗算器306の出力デー
タを減算する減算器、310は、減算器308の出力データに
オーバーフロー又はアンダーフローが生じた場合の処理
を行う処理回路、312は処理回路310の出力データを出力
する出力端子であり、乗算器108及びセレクタ110に接続
する。色差判別回路150において、314はラッチ回路304
の出力を特定のタイミングで保持するラッチ回路、316
はラッチ回路304の出力とラッチ回路314の出力とを比較
する比較回路、318は比較回路316の比較結果をカウント
するカウンタ、320はカウンタ318の計数値が所定値以上
になったか否かをフラグとして知らせるためのラッチ回
路である。FIG. 3A shows a detailed configuration block diagram of the clamp circuit 102 in FIGS. 1A and 1B and the color difference determination circuit 150 in FIG. 1B. In FIG. 3A, reference numeral 300 denotes an input terminal of image data from the A / D converter 100, reference numeral 302 denotes an adder, and reference numeral 304 denotes a latch circuit for cumulatively adding output data of the adder 302 n times (an integer greater than 1). , 306 is a multiplier for multiplying the output of the latch circuit 304 by 1 / n, 3
08 is a subtractor that subtracts the output data of the multiplier 306 from the input data of the input terminal 300, 310 is a processing circuit that performs processing when an overflow or underflow occurs in the output data of the subtractor 308, and 312 is a processing circuit. An output terminal for outputting the output data of 310, which is connected to the multiplier 108 and the selector 110. In the color difference determination circuit 150, 314 is a latch circuit 304
Latch circuit that holds the output of the
Is a comparison circuit that compares the output of the latch circuit 304 with the output of the latch circuit 314, 318 is a counter that counts the comparison result of the comparison circuit 316, and 320 is a flag that indicates whether or not the count value of the counter 318 has exceeded a predetermined value. This is a latch circuit for notifying the user of the above.

第3A図の動作を説明する。入力端子300に入力する画
像データが輝度信号データである場合、ラッチ回路304
は水平同期期間中にゼロ・クリアされる。そして、入力
画像データのバックポーチ期間にｎ（１より大きい整
数）回、ラッチ回路304にクロックを印加し、ｎ回の累
積加算を行わせる。加算器302は入力画像データにラッ
チ回路304の出力を加算し、その加算結果をラッチ回路3
04に印加する。このループにより、ラッチ回路304には
バックポーチ期間のデータ、即ちペデスタル・レベルの
値をｎ回加算した値が蓄えられることになる。The operation of FIG. 3A will be described. When the image data input to the input terminal 300 is luminance signal data, the latch circuit 304
Is cleared to zero during the horizontal synchronization period. Then, a clock is applied to the latch circuit 304 n times (an integer greater than 1) during the back porch period of the input image data, and the cumulative addition is performed n times. The adder 302 adds the output of the latch circuit 304 to the input image data, and outputs the addition result to the latch circuit 3.
Apply to 04. By this loop, the latch circuit 304 stores data of the back porch period, that is, a value obtained by adding the pedestal level value n times.

次に、ラッチ回路304の出力を乗算器306により1/nに
して、ペデスタル・レベルのｎ回加算の平均値を求め
る。減算器308により、入力画像データから乗算器306の
出力を減算すると、出力端子312の画像データは、00_HEX
にクランプされたことになる。尚、減算器308の出力が
アンダーフローを起こした場合には、処理回路310によ
り強制的に00_HEXにする。Next, the output of the latch circuit 304 is set to 1 / n by the multiplier 306, and the average value of the pedestal level addition n times is obtained. When the output of the multiplier 306 is subtracted from the input image data by the subtractor 308, the image data at the output terminal 312 becomes 00 _HEX
Will be clamped. If the output of the subtractor 308 underflows, the processing circuit 310 forcibly sets 00 _HEX .

第3A図で、入力画像データが線順次色差信号データで
ある場合も、輝度信号の場合と同様にして00_HEXにクラ
ンプできる。但し、色差信号には正負の極性があるの
で、80_HEXを0Vと決めると80_HEXのクランプを行わなけれ
ばならない。これは、入力画像データRY/BY（ｔ）、ペ
デスタル・レベルのｎ回加算平均値を とすると、80_HEXクランプを行うためには、 となり、これは、00_HEXクランプに80_HEXを加算したもの
と等しくなる。In FIG. 3A, even when the input image data is line-sequential color difference signal data, it can be clamped to 00 _HEX in the same manner as the case of the luminance signal. However, since the color difference signal is positive or negative polarity, it must be performed 80 _HEX clamping decides to 80 _HEX and 0V. This calculates the average of the input image data RY / BY (t) and the pedestal level n times. Then, to perform 80 _HEX clamping, Which is equivalent to the 00 _HEX clamp plus 80 _HEX .

デコーダ212（第２図）から出力される輝度信号及び
色差信号には、通常、バースト信号は存在しないが、回
路中での漏れなどにより振幅の小さなバースト信号が残
ることがある。このような場合、上記クランプを行う
と、バックポーチ期間（バースト信号期間）にラッチ回
路304に印加するクロックの周波数を2mf_sc（ｍは正の整
数、f_scはサブキャリア周波数）とし、累積加算の回数
を2l回（ｌは正の整数）とし、乗算器306の係数を1/2l
とする。これにより、バースト信号成分を打ち消すこと
ができる。尚、この場合、輝度信号、色差信号のクラン
プに限らず、バースト信号の存在するNTSC信号をそのま
まクランプにも適用できる。Normally, the luminance signal and the color difference signal output from the decoder 212 (FIG. 2) do not have a burst signal, but a burst signal having a small amplitude may remain due to leakage in a circuit or the like. In such a case, when the above clamping is performed, the frequency of the clock applied to the latch circuit 304 during the back porch period (burst signal period) is set to 2mf _sc (m is a positive integer, f _sc is the subcarrier frequency), and the cumulative addition is performed. Is 2l times (l is a positive integer) and the coefficient of the multiplier 306 is 1 / 2l
And This makes it possible to cancel the burst signal component. In this case, the present invention can be applied not only to the clamp of the luminance signal and the color difference signal but also to the clamp of the NTSC signal having the burst signal.

色差判別回路150の動作を説明する。磁気シートに記
録された線順次色差信号の信号Ｂ−Ｙにはオフセット値
があり、この分だけ信号Ｒ−Ｙよりも高くなっている。
従って、上記クランプ時、バックポーチ期間に入力され
るデータのｎ回加算値を、1H前又は後のものと比較する
ことにより、線順次の色差信号Ｒ−Y,B−Ｙを判別でき
る。第3B図を参照してより詳しく説明する。第3B図
（ａ）は入力端子300に入力する再生線順次色差信号、
同（ｂ）は水平同期信号、同（ｃ）はラッチ回路314に
制御するクロック、同（ｄ）はカウンタ318に印加する
クロックである。尚、カウンタ318は垂直同期期間中に
ゼロ・クリアされる。ラッチ回路304の出力はバックポ
ーチ期間中に確定し、第3B図（ｃ）のタイミングでラッ
チ回路314にラッチされる。ラッチ回路304の出力は次の
バックポーチ期間に新たに確定し、この出力とラッチ回
路314の出力とが比較回路316で比較される。比較回路31
6の比較結果により、カウンタ318の計数を行うか否かを
制御する。これを１フィールド期間について行い、カウ
ンタ318の計数値が所定値よりも大きいか否かで、ラッ
チ回路320のフラグを決定する。The operation of the color difference determination circuit 150 will be described. The signal BY of the line-sequential color difference signal recorded on the magnetic sheet has an offset value, which is higher than the signal RY by that amount.
Therefore, the line-sequential color difference signals R-Y and B-Y can be determined by comparing the added value of n times of the data input during the back porch period with the one before or after 1H during the clamping. This will be described in more detail with reference to FIG. 3B. FIG. 3B (a) is a reproduction line sequential color difference signal input to the input terminal 300,
2B shows a horizontal synchronization signal, FIG. 2C shows a clock for controlling the latch circuit 314, and FIG. 2D shows a clock applied to the counter 318. Note that the counter 318 is cleared to zero during the vertical synchronization period. The output of the latch circuit 304 is determined during the back porch period, and is latched by the latch circuit 314 at the timing shown in FIG. 3C. The output of the latch circuit 304 is newly determined in the next back porch period, and this output is compared with the output of the latch circuit 314 by the comparison circuit 316. Comparison circuit 31
Based on the result of the comparison in 6, it is controlled whether or not the counter 318 performs counting. This is performed for one field period, and the flag of the latch circuit 320 is determined based on whether the count value of the counter 318 is larger than a predetermined value.

つまり、ノイズやドロップアウトなどがあっても、確
実に色差判別を行うために、カウンタ318を設けて１フ
ィールド期間内で多数決をとっており、これにより、Ｒ
−Y,B−Ｙがそれぞれ偶数ラスタか奇数ラスタかを知る
ことができる。In other words, even if there is noise or dropout, the counter 318 is provided and a majority decision is made within one field period in order to reliably determine the color difference.
It is possible to know whether -Y and BY are each an even raster or an odd raster.

第２図の構成では、入力ビデオ信号を磁気シートに記
録する記録モードと、磁気シートから記録ビデオ信号を
再生する再生モードとがある。先ず、記録モードでの動
作を説明する。第4A図はそのフローチャートを示し、第
4B図はタイム・チャートを示す。第4B図で、410は同期
信号発生回路248,250の出力するフィールド信号、412は
フリーズ信号、414は記録期間を示す信号、416は縮小画
の重畳期間を示す信号、418はセレクタ254の選択信号で
あり、同期信号発生回路250が選択されたことを示す信
号である。420はリセット・スイッチ252がオンであるリ
セット状態を示す信号である。In the configuration of FIG. 2, there are a recording mode in which an input video signal is recorded on a magnetic sheet, and a reproduction mode in which a recorded video signal is reproduced from the magnetic sheet. First, the operation in the recording mode will be described. FIG. 4A shows the flowchart, and FIG.
FIG. 4B shows a time chart. In FIG. 4B, 410 is a field signal output from the synchronization signal generation circuits 248 and 250, 412 is a freeze signal, 414 is a signal indicating a recording period, 416 is a signal indicating a superimposition period of a reduced image, and 418 is a selection signal of the selector 254. This is a signal indicating that the synchronization signal generation circuit 250 has been selected. A signal 420 indicates a reset state in which the reset switch 252 is on.

セレクタ254が同期信号発生回路248を選択し、リセッ
ト・スイッチ252がオン状態とする。そして、スイッチ2
32は入力ビデオ信号側を選択し、入力端子210の入力ビ
デオ信号がそのまま出力端子236に出力している（S40
0）。次に、画像メモリ116,162を所定値にクリアする
（S401）。画像メモリ116の場合には、ラッチ回路112に
所定値をラッチし、これをセレクタ114で選択し、Ｓ−
Ｐ−Ｓ変換回路118を介して１フレーム分、画像メモリ1
16に書き込む。ラッチ回路132には、通常の画像領域を
全て満足するようにブランキング領域を示す値を設定
し、ラッチ回路134には、画像メモリ116のメモリ空間を
全てクリアするようブランキング領域を示す値を設定す
る。画像メモリ116のクリア中は、ラッチ回路134による
ブランキング信号により動作し、それ以外ではラッチ回
路132によるブランキング信号で動作する。The selector 254 selects the synchronization signal generation circuit 248, and the reset switch 252 is turned on. And switch 2
32 selects the input video signal side, and the input video signal of the input terminal 210 is output to the output terminal 236 as it is (S40
0). Next, the image memories 116 and 162 are cleared to predetermined values (S401). In the case of the image memory 116, a predetermined value is latched in the latch circuit 112, and this is selected by the selector 114.
One frame worth of image memory 1 via the PS conversion circuit 118
Write to 16. A value indicating the blanking area is set in the latch circuit 132 so as to satisfy all the normal image areas, and a value indicating the blanking area is set in the latch circuit 134 so as to clear the entire memory space of the image memory 116. Set. During clearing of the image memory 116, the operation is performed by a blanking signal from the latch circuit 134, and otherwise, the operation is performed by a blanking signal from the latch circuit 132.

また、画像メモリ162については、ラッチ回路320をＲ
−Ｙ信号を示す状態に設定しておき、次にラッチ回路15
2,154に所定値を設定し、セレクタ156は水平同期信号の
タイミングでラッチ回路152,154の出力を切り換え、セ
レクタ158でこれを選択する。そして、ラッチ回路160を
介して１フレーム分を画像メモリ162に取り込む。但し
１ラスタ毎に画像メモリ162a,162bへの書込を切り換え
る。また、画像メモリ162のメモリ空間を全てクリアす
るようにブランキング信号発生回路130のブランキング
領域を設定するのであるが、これは画像メモリ116の場
合と同じである。これにより、画像メモリ162aはラッチ
回路152の設定値に全てクリアされ、画像メモリ162bは
ラッチ回路154の設定値に全てクリアされ、画像メモリ1
62aはＲ−Ｙメモリに、画像メモリ162bはＢ−Ｙメモリ
になる。For the image memory 162, the latch circuit 320
−Y signal, and then the latch circuit 15
The selector 156 switches the outputs of the latch circuits 152 and 154 at the timing of the horizontal synchronizing signal, and the selector 158 selects this. Then, one frame worth is taken into the image memory 162 via the latch circuit 160. However, writing to the image memories 162a and 162b is switched for each raster. The blanking area of the blanking signal generation circuit 130 is set so as to clear the entire memory space of the image memory 162, which is the same as the case of the image memory 116. As a result, the image memory 162a is completely cleared to the set value of the latch circuit 152, the image memory 162b is completely cleared to the set value of the latch circuit 154, and the image memory 1
62a is an RY memory, and the image memory 162b is a BY memory.

入力ビデオ信号の磁気シートへの記録命令が入力され
ると（S402）、第1A図で、入力の輝度信号は、A/D変換
器100、クランプ回路102、セレクタ110,114及びＳ−Ｐ
−Ｓ変換回路118を介して、１フレーム分が画像メモリ1
16に書き込まれる。この時、入力輝度信号の画像領域を
指示するラッチ回路132によるブランキング信号によっ
て動作している。When an instruction to record an input video signal on a magnetic sheet is input (S402), in FIG. 1A, the input luminance signal is output from the A / D converter 100, the clamp circuit 102, the selectors 110 and 114, and the SP.
One frame is stored in the image memory 1 via the -S conversion circuit 118.
Written to 16. At this time, the operation is performed by a blanking signal from the latch circuit 132 which indicates the image area of the input luminance signal.

また入力色差信号は、スイッチ214により線順次信号
に変換される。このとき、Ｒ−Ｙ成分とＢ−Ｙ成分のど
ちらを先にするかは任意であるが、前記クリア時にラッ
チ回路320をＲ−Ｙを示す状態に設定したので、本例で
はＲ−Ｙ成分を先にする必要がある。この線順次色差信
号は、第1B図において、A/D変換100、クランプ回路10
2、セレクタ110,158及びラッチ回路160を介して、１フ
レーム分が画像メモリ162に書き込まれる。この時、入
力線順次色差信号の画像領域を全て記憶できるように、
ラッチ回路132によるブランキング信号で動作してお
り、垂直方向のブランキング期間が終了した後、記憶す
べき第１ラスタ目の画像データ画像メモリ162aに取り込
み、第２ラスタ目の画像データを画像メモリ162bに取り
込み、以後、１ラスタ毎に交互に取り込む。これによ
り、入力線順次色差信号データのＲ−Ｙ成分は画像メモ
リ162aに取り込まれ、Ｂ−Ｙ成分は画像メモリ162bに取
り込まれる（S403）。The input color difference signal is converted into a line-sequential signal by the switch 214. At this time, it does not matter which of the RY component and the BY component is given first, but since the latch circuit 320 is set to indicate RY at the time of the clearing, in this example, the RY component is set. Need to be first. In FIG. 1B, the line-sequential color difference signal is
2. One frame is written to the image memory 162 via the selectors 110 and 158 and the latch circuit 160. At this time, all the image areas of the input line sequential color difference signals can be stored.
The latch circuit 132 is operated by a blanking signal. After the vertical blanking period ends, the first raster image data to be stored is taken into the image memory 162a, and the second raster image data is stored in the image memory. 162b, and then alternately for each raster. As a result, the RY component of the input line sequential color difference signal data is loaded into the image memory 162a, and the BY component is loaded into the image memory 162b (S403).

次にセレクタ254は同期信号発生回路250の出力を選択
し、リセット・スイッチ252をオフにする。そして、画
像メモリ116,162を読み出し、磁気シートに記録する（S
404）。即ち、第1A図で、画像メモリ116にフレームで記
憶した画像データはＳポートから読み出され、ラッチ回
路120及びセレクタ122,126を介してD/A変換器128に印加
される。画像メモリ116に記憶するフレーム画像を磁気
シートにフレーム記録する場合には、D/A変換器128の出
力を１フレーム記録すればよい。また、フィールド画像
として記録する場合には、フィールド間で画像データの
加算平均を取って記録する。フィールド間の加算平均
は、フィールド間でフィルタ処理を行うことに相当す
る。Next, the selector 254 selects the output of the synchronization signal generation circuit 250, and turns off the reset switch 252. Then, the image memories 116 and 162 are read out and recorded on the magnetic sheet (S
404). That is, in FIG. 1A, the image data stored as a frame in the image memory 116 is read out from the S port and applied to the D / A converter 128 via the latch circuit 120 and the selectors 122 and 126. When recording the frame image stored in the image memory 116 on the magnetic sheet, the output of the D / A converter 128 may be recorded for one frame. When recording as a field image, the image data is averaged between fields and recorded. The averaging between fields is equivalent to performing filter processing between fields.

即ち、画像メモリ116にフレームで記憶した画像デー
タの第１フィールドの信号を、Ｓアドレス発生回路138
により第１ラスタから順にＳポートからY₀,Y₁,Y₂,Y₃,
Y₄,……というように読み出す。同時に、第２フィール
ドの信号を、Ｐアドレス発生回路136により第１ラスタ
から順にＰポートからY₀′,Y₁′,Y₂′,Y₃′,Y₄′，……
というように読み出す。セレクタ126では加算器124の出
力を選択する。これにより、D/A変換器128の出力は（Y₀
＋Y₀′）/2,（Y₁＋Y₁′）/2,（Y₂＋Y₂′）/2,（Y₃＋
Y₃′）/2,（Y₄＋Y₄′）/2,……となり、これを１フィー
ルドとして記録する。That is, the signal of the first field of the image data stored as a frame in the image memory 116 is transmitted to the S address generation circuit 138.
, And from the first raster in order from the S port, Y ₀ , Y ₁ , Y ₂ , Y ₃ ,
Read as Y ₄ ,. At the same time, the signals of the second field are sequentially transmitted from the P port by the P address generation circuit 136 from the P port to Y ₀ ', Y ₁ ', Y ₂ ', Y ₃ ', Y ₄ ',.
And so on. The selector 126 selects the output of the adder 124. As a result, the output of the D / A converter 128 becomes (Y ₀
+ Y ₀ ') / 2, (Y ₁ + Y ₁ ') / 2, (Y ₂ + Y ₂ ') / 2, (Y ₃ +
_{Y 3 ') / 2, (} Y 4 + Y 4') / 2, ...... , and the records this as one field.

また、色差信号については次のようにする。第1B図
で、画像メモリ162にフレームで記憶した画像データを
Ｓポートから同時に２ラスタずつ、 RY₀,RY₀,RY₂,RY₂,RY₄,RY₄,RY₆,RY₆,…… BY₁,BY₁,BY₃,BY₃,BY₅,BY₅,BY₇,BY₇,…… というように読み出す。ラッチ回路164及びセレクタ174
〜180によりD/A変換器182,184はそれぞれ、常にＲ−Y,B
−Ｙ信号を出力する。The color difference signal is as follows. In Figure 1B, the image data stored in the frame in the image memory 162 by simultaneously 2 raster from S _{port, RY 0, RY 0, RY} 2, RY 2, RY 4, RY 4, RY 6, RY 6, ...... _{BY 1, BY 1, BY 3} , BY 3, BY 5, BY 5, BY 7, BY 7, reading and so on .... Latch circuit 164 and selector 174
The D / A converters 182, 184 are always R-Y, B
-Output the Y signal.

画像メモリ162に記憶した画像を磁気シートにフレー
ム画像として記録する場合には、ラッチ回路320の示す
成分（Ｒ−Ｙ）から１ラスタ毎に交互にスイッチ238
（第２図）で選択することにより、RY₀,BY₁,RY₂,BY₃,RY
₄,BY₅,RY₆,BY₇,……というように線順次化する。これを
１フレーム分、磁気シートに記録する。また、この時Ｐ
ポートからも同時に読み出して、後述の同時化を行って
もよい。When recording the image stored in the image memory 162 as a frame image on the magnetic sheet, the switch 238 is alternately provided for each raster from the component (RY) indicated by the latch circuit 320.
By selecting in (Fig. 2), RY ₀ , BY ₁ , RY ₂ , BY ₃ , RY
_{4, BY 5, RY 6,} BY 7, to line sequence so on .... This is recorded on a magnetic sheet for one frame. At this time, P
The data may be read from the port at the same time, and the synchronization described later may be performed.

他方、フィールド記録する場合には、フィールド間で
画像データの加算平均をとり、これを記録する。即ち、
画像メモリ162にフレームで記録された画像データの片
方のフィールドを、Ｓポートから同時に２ラスタずつ、 RY₀,RY₀,RY₂,RY₂,RY₄,RY₄,RY₆,RY₆,…… BY₁,BY₁,BY₃,BY₃,BY₅,BY₅,BY₇,BY₇,…… というように読み出す。同時に他方のフィールドを、Ｐ
ポートからＲ−Y,B−Ｙのラスタを交互に、 RY₀′,BY₁′,RY₂′,BY₃′,RY₄′,BY₅′，…… というように読み出す。セレクタ174,176は共に１ラス
タ毎に入力信号を切り換え、セレクタ178,180は、D/A変
換器182,184がそれぞれ常にＲ−Y,B−Ｙ信号を出力する
ように切り換わる。これにより、D/A変換器182の出力は
（RY₀＋RY₀′）/2,RY₀,（RY₂＋RY₂′）/2,RY₂,（RY₄＋R
Y₄′）/2,RY₄,……となり、D/A変換器184の出力はBY₁,
（BY₁＋BY₁′）/2,BY₃,（BY₃＋BY₃′）/2,BY₅,（BY₅＋B
Y₅′）/2,……となる。On the other hand, in the case of field recording, the image data is averaged between the fields and recorded. That is,
One field of the image data recorded as a frame in the image memory 162 is simultaneously transferred from the S port by two rasters at RY ₀ , RY ₀ , RY ₂ , RY ₂ , RY ₄ , RY ₄ , RY ₆ , RY ₆ ,. _{... BY 1, BY 1, BY} 3, BY 3, BY 5, BY 5, BY 7, BY 7, reading and so on .... At the same time, the other field
RY from the port, alternately BY _{raster, RY 0 ', BY 1'} , RY 2 ', BY 3', RY 4 ', BY 5', read and so on .... Both the selectors 174 and 176 switch the input signal for each raster, and the selectors 178 and 180 switch so that the D / A converters 182 and 184 always output the RY and BY signals, respectively. As a result, the output of the D / A converter 182 becomes (RY ₀ + RY ₀ ') / 2, RY ₀ , (RY ₂ + RY ₂ ') / 2, RY ₂ , (RY ₄ + R
Y ₄ ′) / 2, RY ₄ ,..., And the output of the D / A converter 184 is BY ₁ ,
(BY ₁ + BY ₁ ') / 2, BY ₃ , (BY ₃ + BY ₃ ') / 2, BY ₅ , (BY ₅ + B
Y ₅ ') / 2, ...

ここで、ラッチ回路320が示す成分（Ｒ−Ｙ）から１
ラスタ毎に交互にスイッチ238を切り換えると、常に加
算平均を行っているラスタになり、スイッチ238の出力
は、（RY₀＋RY₀′）/2,（BY₁＋BY₁′）/2,（RY₂＋R
Y₂′）/2,（BY₃＋BY₃′）/2,（RY₄＋RY₄′）/2,（BY₅＋
BY₅′）/2……となる。これを１フィールド分、磁気シ
ートに記録する。Here, from the component (RY) indicated by the latch circuit 320, 1
When the switch 238 is alternately switched for each raster, a raster in which averaging is always performed is obtained, and the output of the switch 238 is (RY ₀ + RY ₀ ') / 2, (BY ₁ + BY ₁ ') / 2, (RY ₂ + R
Y ₂ ′) / 2, (BY ₃ + BY ₃ ′) / 2, (RY ₄ + RY ₄ ′) / 2, (BY ₅ +
BY ₅ ') / 2 ... This is recorded on a magnetic sheet for one field.

次に、セレクタ254は再び同期信号発生回路248の出力
を選択し、リセット・スイッチ252をオンにする。そし
て、画像メモリ116,162に記憶した画像を縮小読出しし
て、入力ビデオ信号に重畳する（S405）。即ち、第1A図
で、画像メモリ116にフレームで記憶した画像データを
Ｓポートから読み出し、３画素分のデータをラッチ120
にラッチする。セレクタ122はこのうちの１画素のみを
選択する。Ｓポートからの読出しビデオ・レートで行う
ことにより、画像メモリ116の記憶画像は水平方向に1/3
になる。更に、Ｓアドレス発生回路138による垂直アド
レス信号を３ラスタ毎のアドレスを指すようにすること
で、画像メモリ116の記憶画像は垂直方向にも1/3にな
る。Next, the selector 254 selects the output of the synchronization signal generation circuit 248 again, and turns on the reset switch 252. Then, the images stored in the image memories 116 and 162 are read out in a reduced scale and superimposed on the input video signal (S405). That is, in FIG. 1A, the image data stored in the frame in the image memory 116 is read out from the S port, and the data for three pixels is latched.
Latch. The selector 122 selects only one pixel among them. By performing the reading at the video rate from the S port, the image stored in the image memory 116 can be reduced to 1/3 in the horizontal direction.
become. Further, by making the vertical address signal by the S address generation circuit 138 point to the address of every three rasters, the image stored in the image memory 116 becomes 1/3 in the vertical direction.

また、第1B図で、画像メモリ162にフレーム記憶した
画像データをＳポートからＲ−Y,B−Ｙを同時に２ラス
タ読み出す。色差信号は帯域が狭いので、通常のビデオ
・レートの1/3の速さで記憶されているので、通常のビ
デオ・レートでの読出を行うと、画像メモリ162の記憶
画像は水平方向に1/3になる。更に、Ｓアドレス発生回
路138による垂直アドレス信号を３ステップ毎のアドレ
スを指すようにすることで、Ｓポートから同時に２ラス
タずつ、 RY₀,RY₂,RY₆,RY₈,RY₁₂,RY₁₄,…… BY₁,BY₃,BY₇,BY₉,BY₁₃,BY₁₅,…… というように読み出され、画像メモリ162の記憶画像は
垂直方向にも1/3になる。In FIG. 1B, two rasters of RY and BY are simultaneously read out from the S port of the image data stored in the frame in the image memory 162. Since the color difference signal has a narrow band, it is stored at a speed of 1/3 of a normal video rate.Therefore, when reading is performed at a normal video rate, the image stored in the image memory 162 is one horizontal. / 3. Further, by setting the vertical address signal by the S address generation circuit 138 to point to the address of every three steps, two rasters are simultaneously output from the S port, RY ₀ , RY ₂ , RY ₆ , RY ₈ , RY ₁₂ , RY ₁₄ ,..., BY ₁ , BY ₃ , BY ₇ , BY ₉ , BY ₁₃ , BY ₁₅ ,..., And the image stored in the image memory 162 becomes 1/3 in the vertical direction.

第5A図で、画像メモリ116,162の全空間のうち画像以
外の領域を、水平方向及び垂直方向共に重複して読み出
せば、1/3×1/3に縮小された画像に容易に枠を付けるこ
とができる。即ち、Ｓアドレス発生回路138は水平アド
レスを通常、x₀→x₁で出力するが、ここではx₁→x₂（＝
x₀）→x₁→x₂で出力し、また、垂直アドレスは通常y0→
y1であるが、ここではy₁→y₂（＝y₀）→y₁→y₂で出力す
る。この結果、第5B図に示すように枠を付けることがで
きる。縮小画像の表示のときにはスイッチ232を画像メ
モリ回路228,230の出力側に接続し、それ以外では入力
ビデオ信号（デコーダ212）の側に接続することで、第5
C図に示すように、入力画像に縮小画像を重畳して表示
できる。In FIG. 5A, if an area other than the image in the entire space of the image memories 116 and 162 is read in an overlapping manner both in the horizontal direction and the vertical direction, a frame is easily formed on the image reduced to 1/3 × 1/3. be able to. That, S address generating circuit 138 is typically a horizontal address, although output x ₀ → x _1, where x ₁ → x ₂ (=
x ₀₎ → x ₁ → output in x _2, also, the vertical address usually y0 →
It is a y1, where output in _{y 1 → y 2 (= y} 0) → y 1 → y 2. As a result, a frame can be provided as shown in FIG. 5B. When a reduced image is displayed, the switch 232 is connected to the output side of the image memory circuits 228 and 230, and otherwise, the switch 232 is connected to the input video signal (decoder 212).
As shown in FIG. C, a reduced image can be superimposed on an input image and displayed.

スイッチ232の制御信号は、ブランキング信号発生回
路130のブランキング信号に等しくなり、縮小画像の重
畳位置は、ブランキング信号を変えることにより移動さ
せることができる。ここで、ラッチ回路134には新たな
値を設定し直し、これによるブランキング信号によって
動作させる。The control signal of the switch 232 becomes equal to the blanking signal of the blanking signal generation circuit 130, and the superimposed position of the reduced image can be moved by changing the blanking signal. Here, a new value is set again in the latch circuit 134, and the latch circuit 134 is operated by the blanking signal.

次に記録ヘッド241,242を移動し（S406）、次の記録
命令が入力されるまで待機状態になり、以下、上記の動
作を繰り返す。Next, the recording heads 241 and 242 are moved (S406), and the apparatus enters a standby state until the next recording command is input. Thereafter, the above operation is repeated.

尚、第4A図は入力ビデオ信号の磁気シートへのフレー
ム記録の場合のタイム・チャートであり、画像メモリ11
6,162のクリアと磁気シートへの記録を２回行った場合
を示す。FIG. 4A is a time chart in the case of recording a frame of an input video signal on a magnetic sheet.
This shows a case where clearing of 6,162 and recording on the magnetic sheet are performed twice.

次に再生モードを説明する。第6A図にそのフローチャ
ートを示し、第6B図及び第6C図にそのタイム・チャート
を示す。610,612は、同期信号発生回路248,250の発生す
るフィールド信号、614は再生線順次色差信号の色差判
別期間を示す信号、616はフリーズ信号、618はセレクタ
254の選択制御信号であり、同期信号発生回路250を選択
したことを示す信号、620はリセット・スイッチ252の状
態（オンのときリセット）を示す信号である。Next, the reproduction mode will be described. FIG. 6A shows the flowchart, and FIGS. 6B and 6C show the time charts. 610 and 612 are field signals generated by the synchronization signal generation circuits 248 and 250, 614 is a signal indicating a color difference determination period of a reproduction line sequential color difference signal, 616 is a freeze signal, and 618 is a selector.
A selection control signal 254 is a signal indicating that the synchronization signal generation circuit 250 has been selected, and a signal 620 is a signal indicating the state of the reset switch 252 (reset when turned on).

同期信号発生回路248は磁気シート215から再生させる
再生ビデオ信号の水平同期信号に同期し、垂直同期信号
によりリセットされるので、再生ビデオ信号の同期信号
と同じ同期信号を出力する。また、磁気シート215を回
転させるモータ（図示せず）は、基準同期信号発生回路
250から出力される垂直同期信号に同期して回転し、リ
セット・スイッチ252はオフであるので、磁気シート215
から再生される再生ビデオ信号の垂直同期信号は基準同
期信号発生回路250から出力される垂直同期信号に同期
する。フィールド画の場合には１フィールド毎にフィー
ルドが一致することになるが、再生画像がフレーム画の
場合、両同期信号発生回路248,250においてフィールド
が一致しない可能性がある。磁気シート215に記録され
た信号がフレームの場合、同期信号発生回路248の発生
する各種同期信号と、基準同期信号発生回路250の発生
する各種同期信号とを切り換える時に、この同期信号間
で上記のようにフィールドが一致しないときには、同期
信号の切換時にスキューを生じることになる。The synchronization signal generation circuit 248 synchronizes with the horizontal synchronization signal of the reproduced video signal reproduced from the magnetic sheet 215 and is reset by the vertical synchronization signal, and thus outputs the same synchronous signal as the reproduced video signal. A motor (not shown) for rotating the magnetic sheet 215 is provided with a reference synchronizing signal generation circuit.
Since the rotation is synchronized with the vertical synchronization signal output from 250 and the reset switch 252 is off, the magnetic sheet 215
The vertical synchronizing signal of the reproduced video signal reproduced from is synchronized with the vertical synchronizing signal output from the reference synchronizing signal generation circuit 250. In the case of a field image, the fields match every field, but when the reproduced image is a frame image, there is a possibility that the fields do not match in both synchronization signal generating circuits 248 and 250. When the signal recorded on the magnetic sheet 215 is a frame, when switching between various synchronization signals generated by the synchronization signal generation circuit 248 and various synchronization signals generated by the reference synchronization signal generation circuit 250, the above-described synchronization signal is used between the synchronization signals. As described above, when the fields do not match, skew occurs when the synchronization signal is switched.

そこで先ず、フィールドを合わせる（S600）。即ち、
磁気シート215の２トラックに２フィールドとして記録
されているビデオ信号をスイッチ218により交互に再生
することにより、フレーム再生を行い、もし前記のよう
にフィールドが一致していないことが比較回路256によ
り検出されると、この交互再生を1Vの期間停止する。ス
イッチ218の切換を1Vの期間停止することにより、相互
のフィールドを一致させる。この後、色差判別回路150
により２フィールドのそれぞれについて判別を行い、こ
れをラッチ回路320に記憶しておく（S601）。ここで、
セレクタ254は同期信号発生回路248を選択し、リセット
・スイッチ252をオフとし、再生ビデオ信号のフリーズ
を行う。Therefore, first, the fields are adjusted (S600). That is,
Frame reproduction is performed by alternately reproducing the video signal recorded as two fields on two tracks of the magnetic sheet 215 by the switch 218. If the fields do not match as described above, it is detected by the comparison circuit 256. Then, this alternate reproduction is stopped for a period of 1V. By stopping the switching of the switch 218 for a period of 1 V, the mutual fields are matched. Thereafter, the color difference determination circuit 150
Is determined for each of the two fields, and this is stored in the latch circuit 320 (S601). here,
The selector 254 selects the synchronization signal generation circuit 248, turns off the reset switch 252, and freezes the reproduced video signal.

磁気シート215に記録された信号がフィールド画であ
る場合、再生ビデオ信号は常に片フィールドであるのに
対し、基準同期信号発生回路250はリセット・スイッチ2
52がオフでフレーム面の同期信号を発生するため、１フ
ィールド毎にフィールドが一致することになり、一致し
ないときに同期信号発生回路248,250の同期信号の切換
を行うとスキューを生じることになる。そこで先ずフィ
ールドを合わせる（S600）。即ち、前記のようにフィー
ルドが一致していないことが比較回路256により検出さ
れると、画像メモリ回路228,230を制御して1Vの期間待
機することにより、フィールドを合わせることができ
る。この後、次の1V期間で色差判別回路150により判別
を行い、判別結果をラッチ回路320で記憶しておく。こ
の時、フィールドは一致していないことになる（S60
1）。ここで、セレクタ254は同期信号発生回路248を選
択し、次の1V期間で再生ビデオ信号のフリーズを行う。
尚、この時フィールドは一致することになる。When the signal recorded on the magnetic sheet 215 is a field image, the reproduced video signal is always in one field, whereas the reference synchronization signal generation circuit 250 uses the reset switch 2
Since the synchronization signal of the frame surface is generated when 52 is off, the fields match each other. If the synchronization signals of the synchronization signal generation circuits 248 and 250 are switched when they do not match, skew occurs. Therefore, the fields are adjusted first (S600). That is, when the comparison circuit 256 detects that the fields do not match as described above, the fields can be adjusted by controlling the image memory circuits 228 and 230 and waiting for a period of 1V. Thereafter, in the next 1 V period, the determination is performed by the color difference determination circuit 150, and the determination result is stored in the latch circuit 320. At this time, the fields do not match (S60
1). Here, the selector 254 selects the synchronization signal generation circuit 248, and freezes the reproduced video signal in the next 1V period.
At this time, the fields match.

さて、第1A図において、再生輝度信号はA/D変換器10
0、クランプ回路102、セレクタ110,114及びＳ−Ｐ−Ｓ
変換回路118を介して、１フレーム又は１フィールド分
が、画像メモリ116にＰポートからY₀,Y₁,Y₂,Y₃,Y₄,Y₅,
……というように書き込まれる。この信号は同時にＳポ
ートから、Y₀,Y₀,Y₁,Y₂,Y₃,Y₄,……というように読み出
され、セレクタ126及びD/A変換器128並びに、スイッチ2
32及びエンコーダ234を介して出力端子236に出力され
る。一方、セレクタ122の出力はセレクタ110にも印加さ
れており、これは即ち、入力される再生輝度信号の１ラ
スタ前の画像データであり、再生ビデオ信号にもドロッ
プアウトがあった場合に、その期間中セレクタ110は、
この１ラスタ前の画像データを選択し、ドロップアウト
補償を行う。Now, in FIG. 1A, the reproduced luminance signal is an A / D converter 10
0, clamp circuit 102, selectors 110 and 114 and SPS
Through the conversion circuit 118, one frame or one field is transferred from the P port to the image memory 116 via Y ₀ , Y ₁ , Y ₂ , Y ₃ , Y ₄ , Y ₅ ,
…… is written. The signal from the S port _{simultaneously, Y 0, Y 0, Y} 1, Y 2, Y 3, Y 4, read and so ...., selector 126 and D / A converter 128 and the switch 2
The signal is output to the output terminal 236 via the encoder 32 and the encoder 234. On the other hand, the output of the selector 122 is also applied to the selector 110. That is, this is image data one raster before the input reproduction luminance signal. During the period, the selector 110
The image data one raster before is selected, and dropout compensation is performed.

第1B図において、再生線順次色差信号はA/D変換器10
0、クランプ回路102、セレクタ110,158及びラッチ回路1
60を介して画像メモリ162に、RY₀,BY₁,RY₂,BY₃,RY₄,B
Y₅,RY₆,BY₇,……というように、Ｒ−Ｙ成分から順に入
力されたとする。この画像データを１フレーム又は１フ
ィールド分、画像メモリ162a,162bにＰポートから１ラ
スタ毎に交互に取り込む。Ｓポートから同時に２ラスタ
ずつ、 RY₀,RY₀,RY₀,RY₀,RY₂,RY₂,RY₄,RY₄,…… BY₁,BY₁,BY₁,BY₁,BY₃,BY₃,BY₅,BY₅,…… というように読み出される。そして、この画像データは
セレクタ174,176,178,180により、D/A変換器182,184が
それぞれ常に、Ｒ−Y,B−Ｙ成分を出力するように、D/A
変換器182,184に振り分けられる。一方、セレクタ166は
RY₀,BY₁,RY₀,BY₁,RY₂,BY₃,RY₄,BY₅,RY₆,BY₇,……という
順に選択し、この出力はセレクタ110にも印加される。
これは即ち、入力の再生線順次色差信号の２ラスタ前の
画像データであり、再生ビデオ信号にもしドロップアウ
トがあった場合に、その期間中セレクタ110はこの２ラ
スタ前の画像データを選択し、ドロップアウト補償を行
う（S602）。In FIG. 1B, a reproduction line sequential color difference signal is supplied to an A / D converter 10.
0, clamp circuit 102, selectors 110 and 158, and latch circuit 1
RY ₀ , BY ₁ , RY ₂ , BY ₃ , RY ₄ , B
Suppose that the input is performed in order from the RY component, such as Y ₅ , RY ₆ , BY ₇ ,. The image data for one frame or one field is alternately loaded into the image memories 162a and 162b from the P port for each raster. RY ₀ , RY ₀ , RY ₀ , RY ₀ , RY ₂ , RY ₂ , RY ₄ , RY ₄ , …… BY ₁ , BY ₁ , BY ₁ , BY ₁ , BY ₃ , BY ₃ , BY ₅ , BY ₅ ,... The image data is processed by selectors 174, 176, 178, and 180 so that D / A converters 182 and 184 always output R-Y and BY components, respectively.
It is distributed to converters 182 and 184. On the other hand, the selector 166
RY ₀ , BY ₁ , RY ₀ , BY ₁ , RY ₂ , BY ₃ , RY ₄ , BY ₅ , RY ₆ , BY ₇ ,... Are sequentially selected, and this output is also applied to the selector 110.
That is, this is image data two rasters before the input reproduced line sequential color difference signal, and if there is a dropout in the reproduced video signal, the selector 110 selects the image data two rasters earlier during that period. Then, dropout compensation is performed (S602).

次に、第1A図において、A/D変換器100には続けて再生
輝度信号が入力され、セレクタ110は加算器108の出力を
選択し、これを１フレーム又は１フィールド分、画像メ
モリ116にフリーズする。同時に、Ｓポートからは再生
輝度信号のフィールドと同じフィールドを、Y₀,Y₁,Y₂,Y
₃,Y₄,Y₅,……読み出し、このデータに乗算器104で係数
Ｋ（０＜Ｋ＜１）を乗算したものと、再生輝度信号に乗
算器106で係数（１−Ｋ）を乗算したものとを加算器108
で加算する。このとき、再生輝度信号にドロップアウト
があった場合、その期間中セレクタ110はセレクタ122の
出力側を選択し、ドロップアウト補償を行う。Next, in FIG. 1A, the reproduced luminance signal is continuously input to the A / D converter 100, and the selector 110 selects the output of the adder 108, and outputs it to the image memory 116 for one frame or one field. To freeze. At the same time, from the S port, the same fields as the fields of the reproduced luminance signal are written to Y ₀ , Y ₁ , Y ₂ and Y
_{3, Y 4, Y 5,} ...... read, multiplies the multiplied by the coefficient K (0 <K <1) by multiplier 104 to the data, the coefficient in the multiplier 106 to the reproduced luminance signal (1-K) Adder 108
Add with At this time, if there is a dropout in the reproduced luminance signal, during that period, the selector 110 selects the output side of the selector 122 and performs dropout compensation.

第８図において、A/D変換器100には続けて再生線順次
色差信号が入力され、セレクタ110は加算器108の出力を
選択し、これを１フレーム又は１フィールド分、画像メ
モリ162にフリーズする。この時、Ｓポートから再生線
順次色差信号のフィールドと同じフィールドを、同時に
２ラスタずつ、 RY₀,RY₀,RY₂,RY₂,RY₄,RY₄,RY₆,RY₆,…… BY₁,BY₁,BY₃,BY₃,BY₅,BY₅,BY₇,BY₇,…… というように読み出す。セレクタ166はこれを選択し
て、RY₀,BY₁,RY₂,BY₃,RY₄,BY₅,RY₆,BY₇,……というよう
に出力する。これに乗算器104で係数Ｋ（０＜Ｋ＜１）
を乗算したものと、再生線順次色差信号に乗算器106で
係数（１−Ｋ）を乗算したものとを加算器108で加算す
る。再生線順次色差信号にドロップアウトがあった場
合、その期間中セレクタ110はセレクタ166の出力側を選
択し、ドラップアウト補償を行う。In FIG. 8, the reproduced line-sequential color difference signal is successively input to the A / D converter 100, and the selector 110 selects the output of the adder 108 and freezes it for one frame or one field in the image memory 162. I do. At this time, the same field as the field of the reproduction line sequential color difference signal from the S port is simultaneously used for two rasters, RY ₀ , RY ₀ , RY ₂ , RY ₂ , RY ₄ , RY ₄ , RY ₆ , RY ₆ ,… BY _{1, BY 1, BY 3,} BY 3, BY 5, BY 5, BY 7, BY 7, reading and so on .... The selector 166 selects this and outputs RY ₀ , BY ₁ , RY ₂ , BY ₃ , RY ₄ , BY ₅ , RY ₆ , BY ₇ ,... A multiplier K (0 <K <1)
And a reproduction line sequential color difference signal multiplied by a coefficient (1-K) by a multiplier 106 are added by an adder 108. If there is a dropout in the reproduction line sequential color difference signal, during that period, the selector 110 selects the output side of the selector 166 and performs the drapout compensation.

上記動作を数Ｖの期間行うことにより、磁気シート21
5から再生される同一の静止画像の画像データを数回加
算する。加算によるランダム・ノイズを低減することが
できる（S603）。再生ビデオ信号がフレームの場合には
上記の動作をフレーム単位で行い、フィールドの場合に
は、再生ビデオ信号のフィールドと同期信号発生回路25
0のフィールドが一致したときに、上記の動作を行い、
一致しないときには、後述のフィールド間補間を行って
画像メモリ116,162を読み出す。By performing the above operation for a period of several volts, the magnetic sheet 21
The image data of the same still image reproduced from 5 is added several times. Random noise due to addition can be reduced (S603). If the playback video signal is a frame, the above operation is performed in units of frames. If the playback video signal is a field, the field of the playback video signal and the synchronization signal generation circuit 25
When the 0 field matches, perform the above operation,
When they do not match, the image memories 116 and 162 are read out by performing inter-field interpolation described later.

尚、第6B図は再生ビデオ信号がフレームの場合のタイ
ム・チャートであり、ノイズ低減を行わない場合と、４
フレームにわたってノイズ低減を行った場合とを示す。
第6C図は再生ビデオ信号がフィールドの場合のタイム・
チャートであり、ノイズ低減を行わない場合と、４フィ
ールドにわたってノイズ低減を行った場合とを示す。FIG. 6B is a time chart when the reproduced video signal is a frame.
The case where noise reduction is performed over a frame is shown.
Fig. 6C shows the time when the playback video signal is a field.
5 is a chart showing a case where noise reduction is not performed and a case where noise reduction is performed over four fields.

次に、画像メモリ228,230の記憶データを読み出す（S
604）。輝度信号の場合には、第1A図において、Ｓアド
レス発生回路138からのアドレス信号に従って、画像メ
モリ116のＳポートから記憶データを読み出す。この読
出信号はセレクタ122,126を介してD/A変換器128に印加
される。画像メモリ116の記憶画像がフレーム面である
場合には、片フィールドずつ交互に読み出せばよい。ま
た、フィールド画である場合には、一方のフィールドに
対してはそのまま読み出した信号を用い、他方のフィー
ルドに対しては、フィールド間補間を行った信号を用い
る。即ち、画像メモリ116の奇数フィールドに記憶され
た画像を用いる場合、奇数フィールド信号として出力す
るときには、画像メモリ116のＳポートからY₀,Y₁,Y₂,
Y₃,Y₄,Y₅,Y₆,……というように通常のラスタ順に読み出
し、セレクタ122,126及びD/A変換器128を介して出力す
る。偶数フィールド信号として出力するときには、画像
メモリ116のＳポートからY₀,Y₁,Y₂,Y₃,Y₄,Y₅,Y₆,……と
いうように読み出すと同時に、ＰポートからY₁,Y₂,Y₃,Y
₄,Y₅,Y₆,……というように読み出す。このＳポート出力
とＰポート出力を加算器124で加算平均し、セレクタ126
では加算器124の出力を選択する。この結果、D/A変換器
128の出力は、奇数フィールドではY₀,Y₁,Y₂,Y₃,Y₄,Y₅,Y
₆,……であり、偶数フィールドでは（Y₀＋Y₁）/2,（Y₁
＋Y₂）/2,（Y₂＋Y₃）/2,（Y₃＋Y₄）/2,（Y₄＋Y₅）/2,…
…というようにフィールド間補間値になる。Next, data stored in the image memories 228 and 230 is read (S
604). In the case of a luminance signal, in FIG. 1A, stored data is read from the S port of the image memory 116 in accordance with the address signal from the S address generation circuit 138. This read signal is applied to the D / A converter 128 via the selectors 122 and 126. If the image stored in the image memory 116 is a frame surface, it may be read out alternately one field at a time. In the case of a field image, a signal read as it is is used for one field, and a signal obtained by performing inter-field interpolation is used for the other field. That is, when an image stored in an odd field of the image memory 116 is used, when outputting as an odd field signal, Y ₀ , Y ₁ , Y ₂ ,
.. Are read out in a normal raster order, such as Y ₃ , Y ₄ , Y ₅ , Y ₆ ,..., And output via the selectors 122 and 126 and the D / A converter 128. When outputting as an even field signal, Y ₀ , Y ₁ , Y ₂ , Y ₃ , Y ₄ , Y ₅ , Y ₆ ,... Are read from the S port of the image memory 116, and at the same time, Y ₁ is output from the P port. , Y ₂ , Y ₃ , Y
_4, Y _5, Y _6, read and so on .... The output of the S port and the output of the P port are added and averaged by an adder 124, and a selector 126
Then, the output of the adder 124 is selected. As a result, the D / A converter
The output of 128 is Y ₀ , Y ₁ , Y ₂ , Y ₃ , Y ₄ , Y ₅ , Y
₆ , ..., and (Y ₀ + Y ₁ ) / 2, (Y <sub>1
+ Y 2) / 2, (</sub> Y 2 + Y 3) / 2, (Y 3 + Y 4) / 2, (Y 4 + Y 5) / 2, ...
.., And so on.

また、画像メモリ116の偶数フィールドに記憶された
信号を用いる場合で、偶数フィールド信号として出力す
るときには、画像メモリ116のＳポートからY₀,Y₁,Y₂,
Y₃,Y₄,Y₅,Y₆,……というように通常のラスタ順に読み出
し、奇数フィールド信号として出力するときには、画像
メモリ116のＳポートからY₀,Y₁,Y₂,Y₃,Y₄,Y₅,Y₆,……と
いうように読み出すと同時に、ＰポートからY₀,Y₀,Y₁,Y
₂,Y₃,Y₄,Y₅,……というように通常ラスタ順で１ラスタ
前のデータを読み出す。このＳポート出力とＰポート出
力を加算器124で加算平均し、セレクタ126では加算器12
4の出力を選択する。この結果、D/A変換器128の出力
は、奇数フィールドでは（Y₀＋Y₀）/2,（Y₀＋Y₁）/2,
（Y₁＋Y₂）/2,（Y₂＋Y₃）/2,（Y₃＋Y₄）/2,（Y₄＋Y₅）/
2,……というようにフィールド間補間値になり、偶数フ
ィールドでなY₀,Y₁,Y₂,Y₃,Y₄,Y₅,Y₆,……というように
なる。When signals stored in the even fields of the image memory 116 are used and the signals are output as the even field signals, Y ₀ , Y ₁ , Y ₂ ,
When reading in the normal raster order, such as Y ₃ , Y ₄ , Y ₅ , Y ₆ ,..., And outputting as an odd field signal, Y ₀ , Y ₁ , Y ₂ , Y ₃ , Read as Y ₄ , Y ₅ , Y ₆ ,..., And at the same time read Y ₀ , Y ₀ , Y ₁ , Y from the P port.
_{2, Y 3, Y 4,} Y 5, reading one raster previous data in normal raster order and so on .... The S port output and the P port output are added and averaged by an adder 124, and the selector 126 outputs
Select the output of 4. As a result, the output of the D / A converter 128 is (Y ₀ + Y ₀ ) / 2, (Y ₀ + Y ₁ ) / 2,
(Y ₁ + Y ₂ ) / 2, (Y ₂ + Y ₃ ) / 2, (Y ₃ + Y ₄ ) / 2, (Y ₄ + Y ₅ ) /
Interpolated values between the fields are obtained as 2, 2,..., And Y ₀ , Y ₁ , Y ₂ , Y ₃ , Y ₄ , Y ₅ , Y ₆ ,.

色差信号については次のようになる。画像メモリ回路
230への入力信号は線順次色差信号であるので、その記
憶データを出力する場合に、線同時化を行う必要があ
る。即ち第1B図において、画像メモリ162に入力する線
順次色差信号が、１ラスタ毎にRY₀,BY₁,RY₂,BY₃,RY₄,BY
₅,RY₆,BY₇,……というようにＲ−Ｙ成分から始まる場合
には、画像メモリ162aにはＲ−Ｙ成分RY₀,RY₂,RY₄,RY₆,
……が記憶され、画像メモリ162bにはＢ−Ｙ成分BY₁,BY
₃,BY₅,BY₇,……が記憶され、色差判別回路150のラッチ
回路320は、第１ラスタがＲ−Ｙ成分であることを示す
状態になっている。そして、画像メモリ162の記憶デー
タをＳポートから同時に２ラスタずつ、 RY₀,RY₀,RY₂,RY₂,RY₄,RY₄,RY₆,RY₆,…… BY₁,BY₁,BY₃,BY₃,BY₅,BY₅,BY₇,BY₇,…… というように読み出される。Ｐポートからも同時に、Ｒ
−Y,B−Ｙのラスタを交互にBY₁,RY₂,BY₁,RY₄,BY₃,RY₆,B
Y₅,……というように読み出される。The color difference signal is as follows. Image memory circuit
Since the input signal to 230 is a line-sequential color difference signal, it is necessary to perform line synchronization when outputting the stored data. That is, in FIG. 1B, the line-sequential color difference signals input to the image memory 162 are RY ₀ , BY ₁ , RY ₂ , BY ₃ , RY ₄ , BY for each raster.
_When starting from the RY component, such as ₅ , RY ₆ , BY ₇ ,..., The RY components RY ₀ , RY ₂ , RY ₄ , RY ₆ ,
...... is stored, BY component BY _1, BY in the image memory 162b
_{, 3} , BY ₅ , BY ₇ ,... Are stored, and the latch circuit 320 of the color difference determination circuit 150 is in a state indicating that the first raster is an RY component. Then, the data stored in the image memory 162 is simultaneously rasterized from the S port by two rasters, RY ₀ , RY ₀ , RY ₂ , RY ₂ , RY ₄ , RY ₄ , RY ₆ , RY ₆ ,..., BY ₁ , BY ₁ , BY ₃ , BY ₃ , BY ₅ , BY ₅ , BY ₇ , BY ₇ ,... R from the P port at the same time
−Y, BY− raster alternately BY ₁ , RY ₂ , BY ₁ , RY ₄ , BY ₃ , RY ₆ , B
It is read out as Y ₅ , ...

セレクタ174,176は共に１ラスタ毎に入力信号を切り
換え、セレクタ178,180はD/A変換器182,184がそれぞれ
常にＲ−Y,B−Ｙ信号を出力するように切り換わる。こ
の結果、D/A変換器182はRY₀,（RY₀＋RY₂）/2,RY₂,（RY₂
＋RY₄）/2,RY₄,（RY₄＋RY₆）/2,……を出力し、D/A変換
器184は（BY₁＋BY₁）/2,BY₁,（BY₁＋BY₃）/2,BY₃,（BY₃
＋BY₅）/2,BY₅,……を出力し、線同時化色素信号が形成
される。The selectors 174 and 176 both switch the input signal for each raster, and the selectors 178 and 180 switch so that the D / A converters 182 and 184 always output the RY and BY signals, respectively. As a result, the D / A converter 182 outputs RY ₀ , (RY ₀ + RY ₂ ) / 2, RY ₂ , (RY ₂
+ RY ₄ ) / 2, RY ₄ , (RY ₄ + RY ₆ ) / 2,..., And the D / A converter 184 outputs (BY ₁ + BY ₁ ) / 2, BY ₁ , (BY ₁ + BY ₃ ) / 2, BY ₃ , (BY ₃
+ BY ₅ ) / 2, BY ₅ ,... Are output, and a line synchronization dye signal is formed.

また、画像メモリ回路230に入力される線順次色差信
号がＢ−Ｙ成分から始まる場合には、画像メモリ162aに
はＢ−Ｙ成分BY₀,BY₂,BY₄,BY₆,……が記憶され、画像メ
モリ162bにはＲ−Ｙ成分RY₁,RY₃,RY₅,RY₇,……が記憶さ
れ、色差判別回路150のラッチ回路320は、第１ラスタが
Ｂ−Ｙ成分であることを示す状態になっている。そし
て、画像メモリ162の記憶データはＳポートから同時に
２ラスタずつ、 BY₀,BY₀,BY₂,BY₂,BY₄,BY₄,BY₆,BY₆,…… RY₁,RY₁,RY₃,RY₃,RY₅,RY₅,RY₇,RY₇,…… というように読み出され、Ｐポートからも同時に、Ｒ−
Y,B−Ｙのラスタを交互に、RY₁,BY₂,RY₁,BY₄,RY₃,BY₆,R
Y₅,……というように読み出される。セレクタ174〜180
の切換により、D/A変換器182は（RY₁＋RY₁）/2,RY₁,（R
Y₁＋RY₃）/2,RY₃,（RY₃＋RY₅）/2,RY₅,……を出力し、D
/A変換器184はBY₀,（BY₀＋BY₂）/2,BY₂,（BY₂＋BY₄）/
2,BY₄,（BY₄＋BY₆）/2,……を出力する。When the line-sequential color difference signal input to the image memory circuit 230 starts from the BY component, the BY component BY ₀ , BY ₂ , BY ₄ , BY ₆ ,... Is stored in the image memory 162a. The RY components RY ₁ , RY ₃ , RY ₅ , RY ₇ ,... Are stored in the image memory 162 b, and the latch circuit 320 of the color difference determination circuit 150 determines that the first raster is a BY component. Is shown. The data stored in the image memory 162 is simultaneously rasterized from the S port by two rasters, BY ₀ , BY ₀ , BY ₂ , BY ₂ , BY ₄ , BY ₄ , BY ₆ , BY ₆ ,… RY ₁ , RY ₁ , RY ₃ , RY ₃ , RY ₅ , RY ₅ , RY ₇ , RY ₇ ,..., And R-
Y, alternating BY _{raster, RY 1, BY 2, RY} 1, BY 4, RY 3, BY 6, R
It is read out as Y ₅ , ... Selector 174-180
, The D / A converter 182 becomes (RY ₁ + RY ₁ ) / 2, RY ₁ , (R
Y ₁ + RY ₃ ) / 2, RY ₃ , (RY ₃ + RY ₅ ) / 2, RY ₅ , ...
The / A converter 184 outputs BY ₀ , (BY ₀ + BY ₂ ) / 2, BY ₂ , (BY ₂ + BY ₄ ) /
2, BY ₄ , (BY ₄ + BY ₆ ) / 2, …… are output.

画像メモリ162の記憶画像がフレーム面である場合に
は、各フィールドにおいて上記の動作を行えばよい。ま
た、フィールド画の場合には、片フィールドにおいて上
記動作を２度続けて行う（S604）。When the image stored in the image memory 162 is a frame surface, the above operation may be performed in each field. In the case of a field image, the above operation is performed twice consecutively in one field (S604).

次に再生ヘッド216,217を移動し（S605）、待機状態
となり、以下、前記の動作を繰り返す。Next, the reproducing heads 216 and 217 are moved (S605) to enter a standby state, and thereafter, the above operation is repeated.

以上の再生モードでは、ブランキング領域を示すラッ
チ回路132によって動作しており、これは再生ビデオ信
号の画像領域を全て満足するものである。In the above-described reproduction mode, the operation is performed by the latch circuit 132 indicating the blanking region, which satisfies all the image regions of the reproduced video signal.

再生モードにおいて再生画像を縮小して画像メモリ11
6,162に記録する動作を説明する。そのフローチャート
を第7A図に示す。このときのタイム・チャートは、第6C
図の再生ビデオ信号がフィールドのときのノイズ低減を
行わない場合と同じである。In playback mode, the playback image is reduced
The operation of recording at 6,162 will be described. The flowchart is shown in FIG. 7A. The time chart at this time is 6C
This is the same as the case where noise reduction is not performed when the reproduced video signal is a field.

先ず、画像メモリ116,162を所定値にクリアする（S70
0）。次に、フィールド画像の再生ビデオ信号と基準同
期信号発生回路250とのフィールド合わせを行い（S70
1）、1V期間で色差判別回路150により判別を行う（S70
2）。この部分の詳細は先の説明と同じであるので、説
明は省略する。次に、セレクタ254は同期信号発生回路2
48を選択し、次の1V期間で再生ビデオ信号の画像を縮小
して画像メモリ116,162に書き込む（S703）。即ち第1B
図において、再生線順次色差信号が１ラスタ毎に、RY₀,
BY₁,RY₂,BY₃,RY₄,BY₅,RY₆,BY₇,……というようにＲ−Ｙ
成分から始まるとする。例えば、これを1/5×1/5のフィ
ールド画像に縮小して画像メモリ162に記憶する場合、
水平方向を1/5倍するためにＰアドレス発生回路136の水
平アドレス信号の発生用のクロックを1/5分周し、垂直
方向を1/5倍するためにＰアドレス発生回路136の垂直ア
ドレス信号の発生用の水平同期信号を1/5分周する。つ
まり、再生線順次色差信号から５ラスタに１ラスタの割
合で、且つＲ−Ｙ成分から交互にサンプリングし、他の
データを間引く。例えば、RY₀,BY₁,RY₂,BY₃,RY₄,BY₅,RY
₆,BY₇,RY₈,BY₉,RY₁₀,BY₁₁,……から、RY₀,BY₅,RY₁₀,…
…というサンプリング又は、RY₀,BY₁,RY₁₀,BY₁₁,……と
いうサンプリングを行う。間引かれたラスタは常に、ド
ラップアウト補償のために、画像メモリ162のメモリ空
間の最下位ラスタ領域に取り込まれる。つまり、Ｒ−Ｙ
の場合には画像メモリ162a、Ｂ−Ｙの場合には画像メモ
リ162bの最下位ラスタ領域に取り込むのである。この書
込と同時に、Ｓポートから常に２ラスタずつ画像メモリ
162のメモリ空間の最下位ラスタ領域の読出を行い、セ
レクタ166により交互に選択して、前記同様、再生ビデ
オ信号のドロップアウト補償に用いる。First, the image memories 116 and 162 are cleared to predetermined values (S70
0). Next, field matching is performed between the reproduced video signal of the field image and the reference synchronization signal generation circuit 250 (S70).
1) In the 1V period, the color difference determination circuit 150 makes a determination (S70)
2). Since the details of this part are the same as those described above, the description is omitted. Next, the selector 254 is connected to the synchronization signal generation circuit 2
48, the image of the reproduced video signal is reduced in the next 1 V period and written to the image memories 116 and 162 (S703). That is, 1B
In the figure, the reproduction line sequential color difference signal is set to RY ₀ ,
_{BY 1, RY 2, BY 3} , RY 4, BY 5, RY 6, BY 7, and so on ...... RY
Let's start with the components. For example, when this is reduced to a 1/5 × 1/5 field image and stored in the image memory 162,
The clock for generating the horizontal address signal of the P address generation circuit 136 is divided by 1/5 in order to increase the horizontal direction by 1/5, and the vertical address of the P address generation circuit 136 is increased by 1/5 in the vertical direction. The horizontal synchronization signal for signal generation is divided by 1/5. That is, sampling is performed alternately from the R-Y component at a rate of one raster out of five rasters from the reproduction line sequential color difference signal, and other data is thinned out. For example, RY ₀ , BY ₁ , RY ₂ , BY ₃ , RY ₄ , BY ₅ , RY
₆ , BY ₇ , RY ₈ , BY ₉ , RY ₁₀ , BY ₁₁ ,…, RY ₀ , BY ₅ , RY ₁₀ ,…
.. Or RY ₀ , BY ₁ , RY ₁₀ , BY ₁₁ ,. The decimated raster is always taken into the lowest raster area of the memory space of the image memory 162 for the drap-out compensation. That is, RY
In the case of (1), the image is taken into the image memory 162a, and in the case of BY, the image is taken into the lowest raster area of the image memory 162b. Simultaneously with this writing, the image memory is always 2 rasters from the S port.
The lowest raster area in the memory space of 162 is read out and alternately selected by the selector 166, and used for dropout compensation of the reproduced video signal in the same manner as described above.

以上により、フィールド画像の再生線順次色差信号か
ら1/5×1/5の縮小画像をフィールド画として画像メモリ
162に記憶できる。As described above, a 1/5 × 1/5 reduced image from the line-sequential color difference signal of the field image is stored in the image memory as a field image.
162 can be stored.

また、1/5×1/5のフレーム画像に縮小して画像メモリ
162に記憶する場合、水平方向に1/5倍するのは、前記と
同じである。垂直方向に1/5倍するには、Ｐアドレス発
生回路136の垂直アドレス信号発生用の水平同期信号を2
/5分周又はこれに準ずる分周率で分周する。つまり、再
生線順次色差信号から５ラスタに２ラスタの割合で、且
つＲ−Ｙ成分から２ラスタずつサンプリングする。例え
ば、RY₀,RY₂,BY₅,BY₇,RY₁₀,RY₁₂,……をサンプリング
し、又はRY₀,RY₂,BY₇,BY₉,RY₁₀,RY₁₂,……をサンプリン
グする。そして、１ラスタずつ交互にフィールドを切り
換える。前者の場合、画像メモリ162の奇数フィールド
にRY₀,BY₅,RY₁₀,……を格納し、偶数フィールドには、R
Y₂,BY₇,RY₁₂,……を格納する。間引かれたラスタは前記
同様、画像メモリ162のメモリ空間の最下位ラスタ領域
に格納し、これをＳポートから読み出して再生ビデオ信
号のドロップアウト補償に用いる。It is also reduced to 1/5 x 1/5 frame image
In the case where the data is stored in the 162, it is the same as described above to multiply by 1/5 in the horizontal direction. In order to multiply by 1/5 in the vertical direction, the horizontal synchronizing signal for generating the vertical address signal of the P address
Divide by / 5 frequency division or a frequency division rate equivalent to this. In other words, sampling is performed at a rate of 2 rasters to 5 rasters from the reproduction line sequential color difference signal and 2 rasters at a time from the RY component. For example, RY ₀ , RY ₂ , BY ₅ , BY ₇ , RY ₁₀ , RY ₁₂ ,..., Or RY ₀ , RY ₂ , BY ₇ , BY ₉ , RY ₁₀ , RY ₁₂ ,. . Then, the fields are alternately switched one raster at a time. In the former case, RY ₀ , BY ₅ , RY ₁₀ ,... Are stored in odd fields of the image memory 162, and R is stored in even fields.
Y ₂ , BY ₇ , RY ₁₂ ,... Are stored. The decimated raster is stored in the lowest raster area of the memory space of the image memory 162, and is read out from the S port and used for dropout compensation of the reproduced video signal as described above.

以上により、フィールド画像の再生線順次色差信号か
ら1/5×1/5の縮小画像をフレーム画として画像メモリ16
2に記憶できる。As described above, a reduced image of 1/5 × 1/5 is reproduced as a frame image from the reproduced line-sequential color difference signals of the field image as an image memory 16.
2 can be stored.

尚、Ｐアドレス発生回路136の初期値を変えることに
より、縮小画像を画像メモリ162のメモリ空間の任意の
位置に配置し、記憶させることができるが、画像メモリ
162は見掛け上、線順次色差メモリであるので、画像メ
モリ162のＲ−Ｙ成分のラスタから取り込んでいかなけ
ればならない。By changing the initial value of the P address generating circuit 136, the reduced image can be arranged and stored at an arbitrary position in the memory space of the image memory 162.
Since 162 is apparently a line-sequential color difference memory, it must be fetched from the R-Y component raster of the image memory 162.

再生輝度信号についても同様に、Ｐアドレス発生回路
136の水平アドレス信号を発生するためのクロックを1/5
分周することにより、水平方向の縮小を行い、垂直方向
については、画像メモリ162に取り込んだ再生線順次色
差信号のラスタに対応する輝度信号のラスタを画像メモ
リ116に取り込めばよい。ドロップアウト補償も同様に
行える。ここで、ラッチ回路132によって決まる再生ビ
デオ信号の画像領域よりも小さめの領域を記憶するよう
に、ラッチ回路134には新たな値を設定し直しておき、
これによるブランキング信号によって前記縮小画像の画
像メモリへの記憶を行う。Similarly, the P address generation circuit
1/5 clock to generate 136 horizontal address signals
By dividing the frequency, the horizontal direction is reduced, and in the vertical direction, the raster of the luminance signal corresponding to the raster of the reproduction line sequential color difference signal fetched into the image memory 162 may be fetched into the image memory 116. Dropout compensation can be performed similarly. Here, a new value is set again in the latch circuit 134 so as to store an area smaller than the image area of the reproduced video signal determined by the latch circuit 132,
The reduced image is stored in the image memory by the blanking signal.

再生線順次色差信号が１ラスタ毎にBY₀,RY₁,BY₂,RY₃,
BY₄,RY₅,BY₆,RY₇,BY₈,……というようにＢ−Ｙ成分から
順次入力されたとすると、ブランキング領域を１ラスタ
ずらして設定し、RY₁,BY₂,RY₃,BY₄,RY₅,BY₆,RY₇,BY₈,…
…とＲ−Ｙ成分から順次入力されたものとして、前記の
動作を行う。The reproduction line-sequential color difference signals are output by BY ₀ , RY ₁ , BY ₂ , RY ₃ ,
Assuming that the input is sequentially from the BY component such as BY ₄ , RY ₅ , BY ₆ , RY ₇ , BY ₈ ,..., The blanking area is set by shifting one raster, and RY ₁ , BY ₂ , RY ₃ , BY ₄ , RY ₅ , BY ₆ , RY ₇ , BY ₈ ,…
.. And the RY components are sequentially input, and the above operation is performed.

次に、セレクタ254は基準同期信号発生回路250を選択
し、画像メモリ116,162の読出を行う（S704）。この
時、ラッチ回路132によるブランキング信号によって動
作する。そして、磁気シート215の再生トラックを送り
（S705）、同様に縮小画像の記憶を行うと、第7B図に示
すような５×５の25枚のフィールド画像又はフレーム画
像を得ることができる。Next, the selector 254 selects the reference synchronization signal generation circuit 250, and reads out the image memories 116 and 162 (S704). At this time, the latch circuit 132 operates according to a blanking signal. Then, by feeding the reproduction track of the magnetic sheet 215 (S705) and storing the reduced image in the same manner, 25 5 × 5 field images or frame images as shown in FIG. 7B can be obtained.

なお、他の縮小率についても同様の行うことができ
る。Note that the same can be applied to other reduction ratios.

〔発明の効果〕〔The invention's effect〕

以上の説明から容易に理解できるように、本発明によ
れば、画像メモリに充分な色差信号を含むビデオ信号を
格納し、２フィールドで１フレームを構成する縮小画像
を出力することができる。As can be easily understood from the above description, according to the present invention, it is possible to store a video signal including a sufficient color difference signal in an image memory and output a reduced image constituting one frame with two fields.

【図面の簡単な説明】[Brief description of the drawings]

第1A図は輝度信号の画像メモリ回路の構成ブロック図、
第1B図は線順次色差信号の画像メモリ回路の構成ブロッ
ク図、第２図は本発明の一実施例のシステム構成ブロッ
ク図、第3A図は第1A図及び第1B図のクランプ回路102及
び色差判別回路150の詳細な構成ブロック図、第3B図は
色差判別回路150のタイム・チャート、第4A図は記録モ
ードのフローチャート、第4B図は記録モードのタイム・
チャート、第5A図、第5B図及び第5C図はピクチャー・イ
ン・ピクチャーの表示説明図、第6A図は再生モードのフ
ローチャート、第6B図及び第6C図は再生モードのタイム
・チャート、第7A図はマルチ画面フリーズのフローチャ
ート、第7B図は５×５のマルチ画面の説明図である。 116……画像メモリ、118……Ｓ−Ｐ−Ｓ変換回路、130
……ブランキング信号発生回路、132,134……ラッチ回
路、136……Ｐアドレス発生回路、138……Ｓアドレス発
生回路、150……色差判別回路、162（162a,162b）……
画像メモリ、210……外部入力端子、215……再生用磁気
シート、228,230……画像メモリ回路、236……出力端
子、243……記録用磁気シート、246……同期分離回路、
248……同期信号発生回路、250……基準同期信号発生回
路、252……リセット・スイッチFIG. 1A is a configuration block diagram of an image memory circuit for a luminance signal,
FIG. 1B is a block diagram showing a configuration of an image memory circuit for line-sequential color difference signals, FIG. 2 is a block diagram showing a system configuration of an embodiment of the present invention, and FIG. 3A is a clamp circuit 102 and a color difference circuit shown in FIGS. FIG. 3B is a time chart of the color difference determination circuit 150, FIG. 4A is a flowchart of the recording mode, and FIG. 4B is a time chart of the recording mode.
Charts, FIGS. 5A, 5B and 5C are illustrations for displaying a picture-in-picture, FIG. 6A is a flowchart of a playback mode, FIGS. 6B and 6C are time charts of a playback mode, FIG. The figure shows a flowchart of a multi-screen freeze, and FIG. 7B is an explanatory diagram of a 5 × 5 multi-screen. 116 image memory 118 SPS conversion circuit 130
…… Blanking signal generation circuit, 132, 134… Latch circuit, 136… P address generation circuit, 138… S address generation circuit, 150… Color difference discrimination circuit, 162 (162a, 162b)…
Image memory, 210: External input terminal, 215: Magnetic sheet for reproduction, 228, 230 Image memory circuit, 236: Output terminal, 243: Magnetic sheet for recording, 246: Synchronous separation circuit,
248 synchronization signal generation circuit, 250 reference synchronization signal generation circuit, 252 reset switch

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04N 9/79 - 9/898 H04N 9/74──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. ⁶ , DB name) H04N 9/79-9/898 H04N 9/74

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】色差信号が線順次に配分されている入力ビ
デオ信号から、色差信号をライン単位で間引くことによ
り、各色差信号を２ラインずつ交互に画像メモリに取り
込み、 当該画像メモリから、第１フィールドにおいては各ライ
ンの色差信号を線順次に読み出し、第２フィールドにお
いては第１フィールドで読み出されたライン以外の各ラ
インの色差信号を線順次に読み出すことにより所定の縮
小率で縮小されたビデオ信号を出力する ことを特徴とする画像処理装置。A color difference signal is thinned out in units of lines from an input video signal in which color difference signals are distributed line-sequentially, so that each color difference signal is alternately taken in two lines by two lines. In one field, the color difference signal of each line is read out line-sequentially, and in the second field, the color difference signal of each line other than the line read out in the first field is read out line-sequentially to reduce at a predetermined reduction rate. An image processing device for outputting a video signal.