JPH02135995A - Television receiver - Google Patents
Television receiverInfo
- Publication number
- JPH02135995A JPH02135995A JP29080788A JP29080788A JPH02135995A JP H02135995 A JPH02135995 A JP H02135995A JP 29080788 A JP29080788 A JP 29080788A JP 29080788 A JP29080788 A JP 29080788A JP H02135995 A JPH02135995 A JP H02135995A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- signal
- pulse width
- circuit
- horizontal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 description 13
- 238000000926 separation method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明はＰＡＬ方式或はＳＥＣＡＭ方式のカラー映像信
号を再生するのに使用して好適なテレビジョン受像機に
関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a television receiver suitable for use in reproducing PAL or SECAM color video signals.
〔発明の概要］
本発明はＰＡＬ方式或はＳＥＣＡＭ方式のカラー映像信
号を再生するのに使用して好適なテレビジョン受像機に
関し、映像信号のフィールド周波数を倍にするテレビジ
ョン受像機に於いて、この映像信号の垂直同期期間に存
在する水平同期信号と異なる周期を有するパルスを除去
するパルス除去手段と、この水平同期信号とパルス幅の
異なる所定幅以上のパルスをこの水平同期信号と同じパ
ルス幅とするパルス幅一定手段とを設けることにより、
水平同期信号に同期した安定したクロックパルスを得、
これによりフィールド周波数が２倍のフリッカの改善さ
れた良好な画像を得る様にしたものである。[Summary of the Invention] The present invention relates to a television receiver suitable for use in reproducing color video signals of the PAL system or the SECAM system. , pulse removal means for removing pulses having a period different from that of the horizontal synchronizing signal existing in the vertical synchronizing period of this video signal; By providing a pulse width constant means to set the width as the pulse width,
Obtain a stable clock pulse synchronized with the horizontal synchronization signal,
This makes it possible to obtain a good image with improved flicker and twice the field frequency.
一般にＰＡＬ方式或はＳＥＣＡＭ方式のカラー映像信号
は垂直周波数が５０七の５０フイ一ルド方式であり、こ
のＰＡＬ方式、 ＳＥＣＡＭ方式のカラー映像信号を大
型画面で再生したときにはフリッカを生じ比較的見ずら
くなる不都合がある。そこで先にこのカラー映像信号の
フィールド周波数を２倍にしてフリッカを軽減する様に
したテレビジョン受像機が提案されている。第３図は本
出願人が先に提案したフリッカを軽減するようにしたテ
レビジョン受像機の例であり、この第３図に於いて、（
１）はＰＡＬ方式或はＳＥＣＡＭ方式の様に垂直周波数
が５０七の５０フイ一ルド方式のカラー映像信号が供給
される映像信号入力端子を示し、この映像信号入力端子
（１）に供給されるカラー映像信号を輝度信号と色度信
号とに分離するアナログＹ／Ｃ分離回路（２）及び同期
信号を分離する同期分離回路（３）に夫々奇異する。こ
のアナログＹ／Ｃ分離回路（２）では輝度信号Ｙと色差
信号Ｒ−Ｙ、Ｂ−Ｙ （ここでＲは赤信号、Ｂは青信号
である。）とに分離され、輝度信号Ｙはアナログ−デジ
タル変換回路（４）でデジタル信号に変換された後に、
ノイズリダクション回路（５）とフィールドメモリ（６
Ｙ） （６Ｙ’）の系を通ってデジタル−アナログ変換
回路（７）に供給される。この場合、フィールドメモリ
（６Ｙ） （６Ｙ’）の読み出しコントロール信号Ｍ８
を書き込みコントロール信号Ｍｗの２倍の周波数として
、このデジタル−アナログ変換回路（７）に出力される
輝度信号をフィールド周波数が２倍の輝度信号としＲＧ
Ｂ変換回路（８）に２倍のフィールド周波数のアナログ
輝度信号２Ｙを供給する。またアナログＹ／Ｃ分離回路
（２）で分離された色差信号Ｒ−Ｙ、Ｂ−Ｙをアナログ
スイッチ（９）を介してＲ−Ｙ、Ｂ−Ｙ、Ｒ−Ｙ、Ｂ−
Ｙ・・・・の様にシリアルな色差データとし、これをア
ナログ−デジタル変換回路００でデジタル化し、色差用
のノイズリダクション回路（Ｉυを介してメモリ（６Ｃ
） （６Ｃ’）に供給する。このメモリ（６Ｃ） （６
Ｃ’）は４ビツト構成で８ビツトのシリアルデータをパ
ラレルに４ビット単位でメモリする。このメモリ（６ｃ
）（６Ｃ’）の出力信号をフリッカリダクション回路（
＋２１に８ビツトで入力し、フィールド周波数が２倍の
色差信号２ （Ｒ−Ｙ）、２ （Ｂ−Ｙ）として、この
フリッカリダクション回路０２）よりデジタル−アナロ
グ変換回路（力に出力される。この為メモリ（６ｃ）（
６Ｃ’）の読み出しコントロール信号Ｍ、は書き込みコ
ントロール信号Ｍ。の２倍の周波数とする。このデジタ
ル−アナログ変換回路（７）の出力側に得られるアナロ
グのフィールド周波数が２倍の色差信号２ （Ｒ−Ｙ）
、２ （Ｂ−Ｙ）をＲＧＢ変換回路（８）に供給し、こ
のＲＧＢ変換回路（８）に於いてフィールド周波数が２
倍の赤信号２Ｒ，緑信号２Ｇ及び青信号２Ｂを出力する
如くなす。このＲＧＢ変換回路（８）の出力側に得られ
るフィールド周波数が２倍の赤信号２Ｒ，緑信号２Ｇ及
び青信号２Ｂをカラー陰極線管に供給し、面フリカの軽
減された画像を得る如くしている。また同期分離回路（
３）では垂直同期信号■、と水平同期信号Ｈ３とを分離
し、この水平同期信号Ｈ８を例えば２８ＭＨｚのクロッ
ク信号を発生するＡＦＣ回路側に規準信号として供給す
る。このＡＦＣ回路θ■よりのクロック信号をフリッカ
リダクション回路０のに供給すると共にこのクロック信
号をメモリ（６Ｙ） （６Ｙ’） （６Ｃ） （６Ｃ’
） 、デジタル−アナログ変換回路（７）に夫々供給す
る。また同期分離回路（３）よりの垂直同期信号■ｓを
フリッカリダクション回路０２１に供給する。このフリ
ッカリダクション回路０２１はアナログＹ／Ｃ分離回路
（２）。Generally, PAL or SECAM color video signals are 50-field format with a vertical frequency of 507, and when these PAL or SECAM color video signals are played back on a large screen, flickers occur and are relatively invisible. There is an inconvenience that makes it difficult to use. Therefore, a television receiver has been proposed in which the field frequency of this color video signal is doubled to reduce flicker. FIG. 3 is an example of a television receiver that reduces flicker as previously proposed by the present applicant.
1) indicates a video signal input terminal to which a color video signal of a 50-field system with a vertical frequency of 507, such as the PAL system or SECAM system, is supplied, and is supplied to this video signal input terminal (1). The analog Y/C separation circuit (2) separates a color video signal into a luminance signal and a chromaticity signal, and the synchronization separation circuit (3) separates a synchronization signal. This analog Y/C separation circuit (2) separates the luminance signal Y into color difference signals R-Y and B-Y (here, R is a red signal and B is a blue signal), and the luminance signal Y is analog- After being converted into a digital signal by the digital conversion circuit (4),
Noise reduction circuit (5) and field memory (6)
Y) (6Y') is supplied to the digital-to-analog conversion circuit (7). In this case, read control signal M8 of field memory (6Y) (6Y')
RG is set to have a frequency twice that of the write control signal Mw, and the luminance signal output to this digital-to-analog conversion circuit (7) is set to a luminance signal whose field frequency is twice that of the write control signal Mw.
An analog luminance signal 2Y with twice the field frequency is supplied to the B conversion circuit (8). In addition, the color difference signals R-Y and B-Y separated by the analog Y/C separation circuit (2) are sent through the analog switch (9) to R-Y, B-Y, R-Y, B-
Serial color difference data such as
) (6C'). This memory (6C) (6
C') has a 4-bit configuration and stores 8-bit serial data in parallel in 4-bit units. This memory (6c
) (6C') output signal to the flicker reduction circuit (
+21 in 8 bits and output from this flicker reduction circuit 02 to the digital-to-analog converter circuit as color difference signals 2 (R-Y) and 2 (B-Y) with twice the field frequency. For this purpose, memory (6c) (
The read control signal M of 6C') is the write control signal M. The frequency shall be twice that of . Color difference signal 2 (R-Y) with twice the analog field frequency obtained on the output side of this digital-to-analog conversion circuit (7)
, 2 (B-Y) to the RGB conversion circuit (8), and in this RGB conversion circuit (8), the field frequency is 2.
The red signal 2R, the green signal 2G, and the blue signal 2B are outputted twice as much. A red signal 2R, a green signal 2G, and a blue signal 2B with twice the field frequency obtained at the output side of this RGB conversion circuit (8) are supplied to the color cathode ray tube, so as to obtain an image with reduced surface flicker. . Also, the synchronous separation circuit (
In 3), the vertical synchronizing signal (1) and the horizontal synchronizing signal H3 are separated, and this horizontal synchronizing signal H8 is supplied as a reference signal to the AFC circuit that generates a 28 MHz clock signal, for example. The clock signal from this AFC circuit θ■ is supplied to the flicker reduction circuit 0, and this clock signal is also sent to the memory (6Y) (6Y') (6C) (6C'
) and the digital-to-analog conversion circuit (7), respectively. Further, the vertical synchronization signal ■s from the synchronization separation circuit (3) is supplied to the flicker reduction circuit 021. This flicker reduction circuit 021 is an analog Y/C separation circuit (2).
アナログスイッチ（９）、アナログ−デジタル変換回路
（４）０ω、ノイズリダクション回路（５）（Ｉ ＋）
、カラー陰極線管の水平及び垂直偏向を制御する偏向
回路０４）をコントロールする如くなされている。Analog switch (9), analog-digital conversion circuit (4) 0ω, noise reduction circuit (5) (I +)
, a deflection circuit 04) that controls the horizontal and vertical deflection of the color cathode ray tube.
このフリッカリダクションの動作を第４図Ａ。This flicker reduction operation is shown in Figure 4A.
Ｂ、第５図Ａ、Ｂの画像及び走査線の三次元モデルで説
明するに、ＰＡＬ或はＳＥＣＡＭ方式では垂直周波数が
第４図Ａ、Ｂに示す如くｉフィールド０５）とｉ＋１フ
ィールドＧＯとはインクレース走査され、ｉフィールド
０ω、ｉ＋１フィールドθ６）、ｉ＋２フィールド０７
）・・・・間は５〇七で２０ｍ５であるが、この様な５
０フイ一ルド方式のものでは大画面としたときにはちら
つきが目立つ問題があるのでフィールド周波数を第５図
Ａ、Ｂに示す様に２倍の１００Ｈｚ。B. To explain using the three-dimensional model of the image and scanning line in Figures 5A and B, in the PAL or SECAM system, the vertical frequency is as shown in Figures 4A and B, i field 05) and i+1 field GO. Incrementally scanned, i field 0ω, i+1 field θ6), i+2 field 07
)...The distance is 507 or 20m5, but such 5
Since the 0-field type has the problem of noticeable flickering when used on a large screen, the field frequency is doubled to 100Hz as shown in Figure 5A and B.
１０１１Ｉｓとして大画面としたときの面フリッカを低
減させている。1011Is reduces surface flicker when the screen is large.
ところでフィールド周波数を２倍としたときには垂直ブ
ランキング期間が−となり、水平開期信号Ｈｓに同期し
た例えば２８ＭＨｚのクロック信号を発生するＡＦＣ回
路ａ９に於いて垂直同期信号Ｖｓ部によるＡＦＣのエラ
ーが、この垂直ブランキング期間内で集束せず有効画面
に影響を及ぼす不都合があった。特にビデオテープレコ
ーダの再生信号を再生しているときにはヘッド切換時の
スキューが垂直同期信号ＶｓＯ数水平期間前にあるので
、このスキューが集束する前にこの垂直同期信号Ｖｓ部
が来てしまうので、このビデオテープレコーダの再生時
はこのＡＦＣのエラーが集束するのに更に時間を要し、
有効画面への影響が太き（なる不都合があった。このＡ
ＦＣ回路０りの垂直同期信号部でのＡＦＣエラーの原因
はこの垂直同期信号部に水平同期信号とはパルス幅も周
期も異なる等化パルス、切込パルスが存在するためであ
る。By the way, when the field frequency is doubled, the vertical blanking period becomes -, and an AFC error caused by the vertical synchronization signal Vs section in the AFC circuit a9, which generates a clock signal of, for example, 28 MHz, synchronized with the horizontal opening signal Hs. There is an inconvenience that the image is not focused within this vertical blanking period, which affects the effective screen. Especially when reproducing the playback signal of a video tape recorder, the skew at the time of head switching occurs several horizontal periods before the vertical synchronizing signal VsO, so this vertical synchronizing signal Vs portion arrives before this skew converges. When playing back this video tape recorder, it takes more time for this AFC error to converge,
There was an inconvenience that the effect on the effective screen was large (this A
The cause of the AFC error in the vertical synchronization signal section of the FC circuit 0 is that the vertical synchronization signal section contains equalization pulses and cutting pulses that have different pulse widths and periods from the horizontal synchronization signals.
本発明は斯る点に鑑みこの垂直同期信号部でのＡＦＣ回
路面のＡＦＣエラーを小さくすることを目的とする。In view of this point, the present invention aims to reduce the AFC error in the AFC circuit in the vertical synchronization signal section.
本発明テレビジョン受像機は例えば第１図、第３図に示
す如く映像信号のフィールド周波数を倍にするテレビジ
ョン受像機に於いて、この映像信号の垂直同期期間に存
在する水平同期信号と異なる周期を有するパルスを除去
するパルス除去手段０８）、θ９）、 １２Ｇ、 （３
３）と、この水平同期信号とパルス幅の異なる所定幅以
上のパルスをこの水平同期信号と同じパルス幅とするパ
ルス幅一定手段（２１）とを設けたものである。The television receiver of the present invention is different from the horizontal synchronization signal that exists during the vertical synchronization period of the video signal in the television receiver that doubles the field frequency of the video signal as shown in FIGS. 1 and 3, for example. Pulse removal means 08), θ9), 12G, (3
3), and a pulse width constant means (21) for making pulses having a predetermined width or more different in pulse width from the horizontal synchronizing signal to the same pulse width as the horizontal synchronizing signal.
斯る本発明に依れば垂直同期期間のハーフ水平周期の等
化パルスを除去すると共にこの部分のパルス幅を水平同
期信号と同じにした水平同期信号をＡＦＣ回路側に供給
しているので、この垂直同期期間のＡＦＣエラーは小さ
くなり、このＡＦＣエラーが有効画面に影響することが
な（なりフィールド周波数を２倍としたフリッカの軽減
された良好な映像画面を得ることができる。According to the present invention, the equalization pulse of the half horizontal period of the vertical synchronization period is removed, and a horizontal synchronization signal having the same pulse width as the horizontal synchronization signal in this part is supplied to the AFC circuit. The AFC error during this vertical synchronization period becomes small, and this AFC error does not affect the effective screen (this makes it possible to obtain a good video screen with reduced flicker and twice the field frequency).
以下第１図、第２図及び第３図を参照して本発明テレビ
ジョン受像機の一実施例につき説明しよう。An embodiment of the television receiver of the present invention will be described below with reference to FIGS. 1, 2, and 3.
本例に於いては第３図に於けるテレビジョン受像機の同
期信号分離回路（３）よりの同期信号を第１図に示す如
き水平同期信号処理回路を介してＡＦＣ回路Ｏ■に供給
する様にしたものである。In this example, the synchronizing signal from the synchronizing signal separation circuit (3) of the television receiver shown in FIG. 3 is supplied to the AFC circuit O through the horizontal synchronizing signal processing circuit as shown in FIG. It was made in a similar manner.
この第１図に於いて（２２）は同期信号分離回路（３）
よりの第２図Ａに示す如き水平同期パルス（２２ａ）
。In this Figure 1, (22) is the synchronous signal separation circuit (3)
Horizontal sync pulse (22a) as shown in Figure 2A
.
等化パルス（２２ｂ）及び垂直同期パルス（２２ｃ）よ
り成るコンポジットの同期信号が供給される同期信号入
力端子を示し、この同期信号入力端子（２２）をパルス
幅一定回路（２１）を構成するパルス幅変換回路（２３
）に供給する。このパルス幅変換回路（２３）は入力側
に供給されるパルスのパルス幅が１．４ｕｓ以上４．７
μｓ以下であるかどうかを測定し、このパルスが１．４
ｕｓ以上４６７μｓ以下のパルス幅であるときは出力側
に水平同期パルス（２２ａ）のパルス幅と同じ４．７μ
ｓの一定パルス幅のパルス（２３ａ）を発生する如くな
されたものである。この場合水平同期パルス（２２ａ）
のパルス幅は４．７μｓであり、等化パルス（２２ｂ）
のパルス幅は２．３ｕｓ、垂直同期パルス（２２ｃ）も
それ以上であるので、このパルス幅変換回路（２３）の
出力側には第２図Ｂに示す如く、第２図Ａの水平同期パ
ルス（２２ａ）及び等化パルス（２２ｂ）が夫々−定パ
ルス幅４．７μｓとされ垂直同期パルス（２２ｃ）はそ
のままのパルス（２３ａ）が得られる。この場合パルス
幅が１．４μｓ以下のノイズは除去することができる。This shows a synchronization signal input terminal to which a composite synchronization signal consisting of an equalization pulse (22b) and a vertical synchronization pulse (22c) is supplied, and this synchronization signal input terminal (22) is connected to a pulse forming a constant pulse width circuit (21). Width conversion circuit (23
). This pulse width conversion circuit (23) has a pulse width of 1.4 us or more and 4.7
Measure whether this pulse is less than 1.4 μs.
When the pulse width is greater than or equal to us and less than 467 μs, a pulse width of 4.7 μs, which is the same as the pulse width of the horizontal synchronizing pulse (22a), is applied to the output side.
It is designed to generate a pulse (23a) with a constant pulse width of s. In this case horizontal sync pulse (22a)
The pulse width of is 4.7 μs, and the equalization pulse (22b)
The pulse width of the pulse width is 2.3 us, and the vertical synchronizing pulse (22c) is also longer than that, so the horizontal synchronizing pulse of FIG. (22a) and the equalization pulse (22b) each have a constant pulse width of 4.7 μs, and the vertical synchronizing pulse (22c) remains the same as the pulse (23a). In this case, noise with a pulse width of 1.4 μs or less can be removed.
このパルス幅変換回路（２３）の出力側に得られるパル
ス（２３ａ）をアンド回路（２４）の一方の入力端子に
供給する。The pulse (23a) obtained at the output side of this pulse width conversion circuit (23) is supplied to one input terminal of an AND circuit (24).
またこの同期信号入力端子（２２）に供給された同期信
号をハイレベル時間測定回路（２５）に供給する。Further, the synchronization signal supplied to this synchronization signal input terminal (22) is supplied to a high level time measuring circuit (25).
このハイレベル時間測定回路（２５）はパルスの立上り
よりハイレベル゛°ｌパとなっている時間を測定し、こ
の測定時間が４．７ｕｓ以上となったときに出力信号が
ハイレベル“°１”となり、この入力側に供給される同
期信号がローレベル“０°“のときはこの出力信号がロ
ーレベル“０゛となる如くなされたものである。この場
合同期信号入力端子（２２）に第２図Ａに示す如き同期
信号が供給されたときはこのハイレベル時間測定回路（
２５）の出力側には第２図Ｃに示す如く水平同期パルス
（２２ａ）及び等化パルス（２２ｂ）のパルス幅は４．
７μｓ以下なので、このときの出力信号はローレベル“
０”でアリ、垂直同期パルス（２２ｃ）に於いてこのパ
ルスの立上りより４．７μｓ後にハイレベル“１″とな
り、この垂直同期パルス（２２ｃ）が立下ったときにロ
ーレベル“０”となる信号（２５ａ）が得られる。この
ハイレベル時間測定回路（２５）の出力信号（２５ａ）
をインバータ回路（２６）を介してアンド回路（２４）
の他方の入力端子に供給する。従ってこのアンド回路（
２４）の入力端には第２図Ｃに示す信号（２５ａ）の反
転信号と第２図Ｂに示す如きパルス（２３ａ）が供給さ
れるので、このアンド回路（２４）の出力側には第２図
りに示す如きパルス幅が４．７μｓの一定なパルス（２
４ａ）が得られる。このアンド回路（２４）の出力側に
得られる第２図りに示す如き水平同期パルス（２２ａ）
、等化パルス（２２ｂ）及び垂直同期パルス（２２ｃ
）が夫々−定パルス幅例えば４．７μｓとされたパルス
（２４ａ）をナンド回路ＱＯの一方の入力端子に供給す
る。This high level time measuring circuit (25) measures the time during which the high level is ``1'' from the rise of the pulse, and when this measurement time is 4.7 us or more, the output signal is at the high level ``1''. ”, and when the synchronization signal supplied to this input side is low level “0°”, this output signal is low level “0°”. In this case, the synchronization signal input terminal (22) When a synchronizing signal as shown in FIG. 2A is supplied, this high level time measuring circuit (
25), the horizontal synchronizing pulse (22a) and equalizing pulse (22b) have a pulse width of 4.
Since it is less than 7 μs, the output signal at this time is low level “
0", the vertical synchronization pulse (22c) becomes high level "1" 4.7 μs after the rise of this pulse, and becomes low level "0" when this vertical synchronization pulse (22c) falls. A signal (25a) is obtained.The output signal (25a) of this high level time measuring circuit (25)
AND circuit (24) via the inverter circuit (26)
to the other input terminal. Therefore, this AND circuit (
24) is supplied with an inverted signal of the signal (25a) shown in FIG. 2C and a pulse (23a) as shown in FIG. A constant pulse with a pulse width of 4.7 μs (2
4a) is obtained. A horizontal synchronizing pulse (22a) as shown in the second diagram obtained on the output side of this AND circuit (24)
, equalization pulse (22b) and vertical synchronization pulse (22c
) respectively supply a pulse (24a) having a constant pulse width, for example, 4.7 μs, to one input terminal of the NAND circuit QO.
（２７）は同期分離回路（３）よりの垂直同期信号Ｖｓ
が供給される垂直同期信号入力端子を示し、この垂直同
期信号入力端子（２７）に供給される垂直同期信号Ｖｓ
をハーフ水平周期パルス除去信号発生回路０８）を構成
する８Ｈ（Ｈは１水平期間）の時定数のリトリガブルモ
ノマルチバイブレーク（２８）のセット端子に供給する
と共にカウンタ（２９）のクリア端子に供給する。また
（３０）は４ ｆ、（ｆ、は水平周波数）のクロック信
号が供給されるクロック信号入力端子を示し、このクロ
ック信号入力端子（３０）に供給される４ｆｏのクロッ
ク信号をカウンタ（２９）及びモノマルチバイブレーク
（２８）の夫々のクロック入力端子に供給する。この場
合カウンタ（２９）は３０８ Ｈに相当する１２３２を
カウントする様になされたもので、この１２３２をカウ
イントしたときにこのカウンタ（２９）の出力端子に出
力パルスが得られ、このカウンタ（２９）の出力パルス
によりこのリトリガブルモノマルチバイブレーク（２８
）をセットする様になす。従ってこのモノマルチバイブ
レータ（２８）はカウンタ（２９）の出力パルスにより
垂直同期パルス（２２ｃ）部より４．５Ｈ早く（前の垂
直同期パルスより３０８Ｈの位置）セットされ、その後
再び垂直同期パルス（２２ｃ）によりセットされること
になるので、このモノマルチバイブレーク（２８）の出
力側には第２図已に示す如く初めの垂直同期パルス（２
２ｃ）の４．５Ｈ早く立上り、この初めの垂直同期パル
ス（２２ｃ）の立上りより８Ｈ後に立下がる１２．５Ｈ
間ハイレベル゛°ｌ゛の矩形波信号（２８ａ）が得られ
る。(27) is the vertical synchronization signal Vs from the synchronization separation circuit (3)
The vertical synchronizing signal input terminal (27) is supplied with the vertical synchronizing signal Vs.
is supplied to the set terminal of the retriggerable mono multi-by-break (28) with a time constant of 8H (H is one horizontal period) which constitutes the half horizontal period pulse removal signal generation circuit 08), and also to the clear terminal of the counter (29). supply Further, (30) indicates a clock signal input terminal to which a clock signal of 4f, (f is a horizontal frequency) is supplied, and a clock signal of 4fo supplied to this clock signal input terminal (30) is input to a counter (29). and to each clock input terminal of the mono multi-bi break (28). In this case, the counter (29) is designed to count 1232, which corresponds to 308H, and when this 1232 is counted, an output pulse is obtained at the output terminal of this counter (29), and this counter (29) This retriggerable mono multi-by-break (28
). Therefore, this mono multivibrator (28) is set 4.5H earlier than the vertical synchronization pulse (22c) by the output pulse of the counter (29) (308H position from the previous vertical synchronization pulse), and then again the vertical synchronization pulse (22c) ), so the output side of this mono multi-bi break (28) has the first vertical synchronizing pulse (2) as shown in Figure 2.
2c) rises 4.5H earlier and falls 12.5H 8H after the rise of the first vertical synchronization pulse (22c)
A rectangular wave signal (28a) of high level ゛°l゛ is obtained.
このモノマルチバイブレータ（２８）の出力側に得られ
る矩形波信号（２８ａ）をアンド回路（３１）の一方の
入力端子に供給する如くする。また（３２）はハーフ水
平周期パルス除去信号発生回路００を構成する中間パル
ス発生回路を示し、この中間パルス発生回路（３２）は
１水平期間Ｈを４つの等区間に分は順にＨ，、Ｈ，、Ｈ
，、Ｈ４区間としたとき第２図Ｆに示す如＜Ｈ，及びＨ
１区間がハイレベル“１゛となりＨ，及びＨ４区間がロ
ーレベル“０パとなるハーフ水平周期パルス除去信号（
３２ａ）を得る如くなしたものである。この中間パルス
発生回路（３２）の出力側に得られる第２図Ｆに示す如
きハーフ水平周期パルス除去信号（３２ａ）をアンド回
路（３１）の他方の入力端子に供給する。従ってこのア
ンド回路（３１）の出力側には第２図已に示す如き垂直
同期パルス（２２ｃ）を含むその前後の１２．５Ｈ期間
だけ第２図Ｆに示す如きハーフ水平周期パルス除去信号
（３２ａ）が得られる。このアンド回路（３１）の出力
側に得られる垂直同期パルス（２２ｃ）を含むその前後
の１２．５Ｈ期間だけの第２図Ｆに示す毎きハーフ水平
周期パルス除去信号（３２ａ）をノア回路（３３）の一
方の入力端子に供給する。A rectangular wave signal (28a) obtained at the output side of this mono multivibrator (28) is supplied to one input terminal of an AND circuit (31). Further, (32) shows an intermediate pulse generating circuit constituting the half horizontal period pulse removal signal generating circuit 00, and this intermediate pulse generating circuit (32) divides one horizontal period H into four equal intervals in order of H, , H. ,,H
,,H4 section, as shown in Figure 2F, <H, and H
A half-horizontal periodic pulse removal signal (H) in which one section is at a high level "1" and H4 section is at a low level "0".
32a). A half horizontal period pulse removal signal (32a) as shown in FIG. 2F obtained at the output side of the intermediate pulse generation circuit (32) is supplied to the other input terminal of the AND circuit (31). Therefore, the output side of this AND circuit (31) is supplied with a half horizontal period pulse removal signal (32a) as shown in FIG. 2F for the 12.5H period before and after including the vertical synchronizing pulse (22c) as shown in FIG. ) is obtained. The half horizontal period pulse removal signal (32a) as shown in FIG. 33).
また上述パルス幅一定回路（２１）に於いては弱電界時
には垂直同期パルス（２２ｃ）部でノイズが多くなり、
このパルス幅一定回路が良好に動作しなくなる不都合が
あるので本例に於いては更に垂直同期パルス（２２ｃ）
を除去する如くする。In addition, in the above-mentioned constant pulse width circuit (21), when the electric field is weak, noise increases in the vertical synchronization pulse (22c) part.
Since there is an inconvenience that this constant pulse width circuit does not work well, in this example, the vertical synchronizing pulse (22c) is
Try to remove it.
即ち本例に於いては同期信号分離回路（３）よりの垂直
同期信号Ｖｓをジッタ除去回路（３４）を介して垂直同
期パルス除去信号発生回路θ９）を構成するモノマルチ
バイブレータ（３５）のセット端子に供給すると共にク
ロック信号入力端子（３０）よりの４ｆ。That is, in this example, the vertical synchronization signal Vs from the synchronization signal separation circuit (3) is passed through the jitter removal circuit (34) to a set of mono multivibrators (35) constituting the vertical synchronization pulse removal signal generation circuit θ9). 4f from the clock signal input terminal (30).
のクロック信号をクロック端子に供給する。この場合モ
ノマルチバイブレータ（３５）の時定数を例えば２．５
Ｈとする。従ってこのモノマルチバイブレーク（３５）
の出力側には第２図Ｇに示す如く初め垂直同期パルス（
２２ｃ）の立上りより２．５Ｈ間ハイレベル“Ｉ”とな
る矩形波信号の垂直同期パルス除去信号（３５ａ）が得
られる。このモノマルチバイブレークの出力側に得られ
る矩形波信号の垂直同期パルス除去信号（３５ａ）をノ
ア回路（３３）の他方の入力端子に供給する。したがて
このノア回路（３３）の出力側には第２図Ｈに示す如く
、第２図Ｈに示す如きハーフ水平周期パルス除去信号（
３２ａ）と第２図Ｇに示す如き垂直同期パルス除去信号
（３５ａ）との加算し反転された信号（３３ａ）が得ら
れる。この第２図Ｈに示す如きノア回路（３３）の出力
信号のハーフ水平周期パルス除去信号（３２ａ）と垂直
同期パルス除去信号（３５ａ）との加算し反転された信
号（３３ａ）をナンド回路ＱＯの他方の入力端子に供給
する。従ってこのナンド回路Ｑ０の出力側より導出した
ＡＦＣ回路面への出力端子（３６）には第２図りに示す
如き水平同期パルス（２２ａ） 、等化パルス（２２ｂ
）及び垂直同期パルス（２２ｃ）の夫々が一定幅パルス
とされた信号（２４ａ）と第２図Ｈに示す如きハーフ水
平周期パルス除去信号（３２ａ）及び垂直同期パルス除
去信号（３５ａ）の加算し、反転された信号（３３ａ）
との乗算し反転された第２図■に示す如き垂直同期パル
ス（２２ｃ）の２．５Ｈ期間が除かれた水平周期Ｈで一
定パルス幅の反転された水平同期信号（３６ａ）が得ら
れる。A clock signal is supplied to the clock terminal. In this case, the time constant of the mono-multivibrator (35) is set to 2.5, for example.
Let it be H. Therefore, this mono multi-by break (35)
As shown in Fig. 2G, the vertical synchronizing pulse (
22c), a vertical synchronizing pulse removal signal (35a) of a rectangular wave signal which remains at high level "I" for 2.5H is obtained. The vertical synchronization pulse removal signal (35a) of the rectangular wave signal obtained at the output side of this mono-multi-by-break is supplied to the other input terminal of the NOR circuit (33). Therefore, on the output side of this NOR circuit (33), as shown in FIG. 2H, a half horizontal period pulse removal signal (
32a) and a vertical synchronizing pulse removal signal (35a) as shown in FIG. 2G are added to obtain an inverted signal (33a). The half horizontal period pulse removal signal (32a) and the vertical synchronization pulse removal signal (35a) of the output signal of the NOR circuit (33) as shown in FIG. to the other input terminal. Therefore, the output terminal (36) to the AFC circuit surface derived from the output side of this NAND circuit Q0 has a horizontal synchronizing pulse (22a) and an equalizing pulse (22b) as shown in the second diagram.
) and vertical synchronization pulse (22c) are each made into a constant width pulse (24a), and a half horizontal period pulse removal signal (32a) and a vertical synchronization pulse removal signal (35a) as shown in FIG. 2H are added. , inverted signal (33a)
An inverted horizontal synchronizing signal (36a) having a constant pulse width and a horizontal period H from which the 2.5H period of the vertical synchronizing pulse (22c) is removed is obtained, as shown in FIG.
本例に於いてはこの水平同期信号（３６ａ）をＡＦＣ回
路０３）に規準信号として供給する。この他は第３図と
同様に構成する。In this example, this horizontal synchronizing signal (36a) is supplied to the AFC circuit 03) as a reference signal. Other than this, the configuration is the same as that in FIG. 3.
本例に於いては上述の如く垂直同期期間、本例では初め
の垂直同期パルス（２２ｃ）の立上りより４．５Ｈ前よ
りその後８Ｈ期間の１２．５Ｈ期間のハーフ水平周期の
等化パルス（例えば１本おきの等化パルス）を除去する
と共に垂直同期パルス（２２ｃ）を除去し、パルス幅が
一定とされた水平周期Ｈの規準信号（３６ａ）がＡＦＣ
回路０湯に供給されるので、この垂直同期期間でのＡＦ
Ｃエラーは小さくなり、垂直ブランキング期間内で集束
させることができ、このＡＦＣエラーが有効画面に影響
することがないのでフィールド周波数を２倍としたフリ
ッカの軽減された良好な映像画面を得ることができる利
益がある。In this example, as mentioned above, during the vertical synchronization period, in this example, from 4.5H before the rising edge of the first vertical synchronization pulse (22c), the equalization pulse (for example, A reference signal (36a) with a horizontal period H with a constant pulse width is obtained by removing every other equalization pulse (22c) and removing the vertical synchronization pulse (22c).
Since it is supplied to the circuit 0 hot water, the AF during this vertical synchronization period
The C error is reduced, it can be focused within the vertical blanking period, and this AFC error does not affect the effective screen, so that a good video screen with reduced flicker can be obtained by doubling the field frequency. There are profits that can be made.
尚本発明は上述実施例に限ることなく本発明の要旨を逸
脱することなくその他種々の構成が取り得ることは勿論
である。It goes without saying that the present invention is not limited to the above-described embodiments, and can take various other configurations without departing from the gist of the present invention.
（１）は映像信号入力端子、（３）は同期分離回路、（
６Ｙ）（６Ｙ’） （６Ｃ） （６Ｃ’）はメモリ、０
２）はフリッカリダクション回路、（＋３）はＡＦＣ回
路、θωはハーフ水平周期パルス除去信号発生回路、θ
９）は垂直同期パルス除去信号発生回路、（２１）はパ
ルス幅一定回路、（２２）は同期信号入力端子、（３６
）は出力端子である。(1) is a video signal input terminal, (3) is a synchronous separation circuit, (
6Y) (6Y') (6C) (6C') is memory, 0
2) is a flicker reduction circuit, (+3) is an AFC circuit, θω is a half horizontal period pulse removal signal generation circuit, θ
9) is a vertical synchronization pulse removal signal generation circuit, (21) is a constant pulse width circuit, (22) is a synchronization signal input terminal, and (36) is a pulse width constant circuit.
) is the output terminal.
本発明に依れば垂直同期期間でのＡＦＣエラーを小さく
でき、ＡＦＣエラーが有効画面に影響することがないの
でフィールド周波数を２倍としたフリッカの軽減された
良好な映像画面を得ることができる。According to the present invention, it is possible to reduce the AFC error during the vertical synchronization period, and since the AFC error does not affect the effective screen, it is possible to obtain a good video screen with reduced flicker and twice the field frequency. .
第１図は本発明テレビジョン受像機の一実施例の要部を
示す構成図、第２図、第４図及び第５図は夫々本発明の
説明に供する線図、第３図はテレビジョン受像機の例を
示す構成図である。FIG. 1 is a block diagram showing the essential parts of an embodiment of the television receiver of the present invention, FIGS. 2, 4, and 5 are diagrams for explaining the present invention, and FIG. FIG. 2 is a configuration diagram showing an example of a receiver.
Claims (1)
像機に於いて、 上記映像信号の垂直同期期間に存在する水平同期信号と
異なる周期を有するパルスを除去するパルス除去手段と
、 上記水平同期信号とパルス幅の異なる所定幅以上のパル
スを上記水平同期信号と同じパルス幅とするパルス幅一
定手段とを設けたことを特徴とするテレビジョン受像機
。[Claims] In a television receiver that doubles the field frequency of a video signal, pulse removal means for removing a pulse having a period different from that of a horizontal synchronization signal existing in a vertical synchronization period of the video signal; A television receiver comprising pulse width constant means for setting pulses having a predetermined width or more different in pulse width from the horizontal synchronizing signal to have the same pulse width as the horizontal synchronizing signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29080788A JPH02135995A (en) | 1988-11-17 | 1988-11-17 | Television receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29080788A JPH02135995A (en) | 1988-11-17 | 1988-11-17 | Television receiver |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02135995A true JPH02135995A (en) | 1990-05-24 |
Family
ID=17760741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29080788A Pending JPH02135995A (en) | 1988-11-17 | 1988-11-17 | Television receiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02135995A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0479135A2 (en) * | 1990-09-29 | 1992-04-08 | Canon Kabushiki Kaisha | Image signal processing device |
| EP0769870A1 (en) * | 1995-10-20 | 1997-04-23 | STMicroelectronics S.A. | Synchronizing circuit |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5895483A (en) * | 1981-12-01 | 1983-06-07 | Pioneer Video Corp | Separating circuit for horizontal synchronizing signal |
| JPS58116874A (en) * | 1981-12-29 | 1983-07-12 | Fujitsu Ltd | Generating circuit for horizontal synchronizing signal |
| JPS5925435A (en) * | 1982-07-31 | 1984-02-09 | Nec Home Electronics Ltd | Eliminating circuit of equalizing pulse |
| JPS60117976A (en) * | 1983-11-30 | 1985-06-25 | Hitachi Ltd | Sampling pulse generator |
| JPS62139478A (en) * | 1985-12-13 | 1987-06-23 | Nec Home Electronics Ltd | Horizontal phase locked loop circuit for composite synchronizing signal |
| JPS6318779A (en) * | 1986-07-10 | 1988-01-26 | Brother Ind Ltd | Separating device for horizontal synchronizing signal |
| EP0287168A1 (en) * | 1987-04-16 | 1988-10-19 | Koninklijke Philips Electronics N.V. | Picture display device including a field number conversion circuit |
-
1988
- 1988-11-17 JP JP29080788A patent/JPH02135995A/en active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5895483A (en) * | 1981-12-01 | 1983-06-07 | Pioneer Video Corp | Separating circuit for horizontal synchronizing signal |
| JPS58116874A (en) * | 1981-12-29 | 1983-07-12 | Fujitsu Ltd | Generating circuit for horizontal synchronizing signal |
| JPS5925435A (en) * | 1982-07-31 | 1984-02-09 | Nec Home Electronics Ltd | Eliminating circuit of equalizing pulse |
| JPS60117976A (en) * | 1983-11-30 | 1985-06-25 | Hitachi Ltd | Sampling pulse generator |
| JPS62139478A (en) * | 1985-12-13 | 1987-06-23 | Nec Home Electronics Ltd | Horizontal phase locked loop circuit for composite synchronizing signal |
| JPS6318779A (en) * | 1986-07-10 | 1988-01-26 | Brother Ind Ltd | Separating device for horizontal synchronizing signal |
| EP0287168A1 (en) * | 1987-04-16 | 1988-10-19 | Koninklijke Philips Electronics N.V. | Picture display device including a field number conversion circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0479135A2 (en) * | 1990-09-29 | 1992-04-08 | Canon Kabushiki Kaisha | Image signal processing device |
| EP0769870A1 (en) * | 1995-10-20 | 1997-04-23 | STMicroelectronics S.A. | Synchronizing circuit |
| FR2740288A1 (en) * | 1995-10-20 | 1997-04-25 | Sgs Thomson Microelectronics | SYNCHRONIZATION CIRCUIT |
| US6052153A (en) * | 1995-10-20 | 2000-04-18 | Sgs-Thomson Microelectronics S.A. | Synchronization circuit and methods for screens with scanning circuits that reduce the effects of variations in frequency of an input signal |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0096628B1 (en) | Apparatus for combining a video signal with graphics and text from a computer | |
| US4599611A (en) | Interactive computer-based information display system | |
| US4672434A (en) | Stereoscopic television system and apparatus with 4 to 1 interlace display | |
| JPH0832059B2 (en) | Digital television signal processor | |
| CA1214866A (en) | Progressive scan television receiver with adaptive memory addressing | |
| US4884151A (en) | Recording and/or reproducing apparatus with photo-electric image device | |
| GB2026278A (en) | Television frame synchronizer having a write-inhibit circuit | |
| US4298890A (en) | Digital vertical synchronization system for a television receiver | |
| CA1143830A (en) | Television horizontal afpc with phase detector driven at twice the horizontal frequency | |
| US4870490A (en) | Television receiver | |
| CA1240388A (en) | Digital scan converter | |
| EP0241284B1 (en) | Television display system | |
| JPH02135995A (en) | Television receiver | |
| EP0278733B1 (en) | Video signal recording and reproducing apparatus | |
| KR960003040B1 (en) | Device for generating horizontal scanning periodic signal of pal-system to obtain clear display image | |
| JP2794581B2 (en) | Video signal processing device | |
| JP2716037B2 (en) | Digital television receiver | |
| JP2852256B2 (en) | Digital television signal processor | |
| JP3056555B2 (en) | Reference signal recording and reproduction circuit for time axis error correction | |
| JP2982165B2 (en) | Video signal receiver | |
| JP2705145B2 (en) | Television receiver | |
| JP2571038B2 (en) | Digital television signal processor | |
| JP3662997B2 (en) | Video control signal output device between digital encoder and frame buffer | |
| JP2506927B2 (en) | Non-standard signal detection circuit | |
| JP2876610B2 (en) | Color signal processing circuit |