JPS6020690A - Television receiver - Google Patents

Abstract

PURPOSE:To save memory and simplify peripheral circuits by not writing a part of data in vertical blanking period of video signals in a field memory. CONSTITUTION:Video signals Sv converted to digital signals by an A/D convertor 5 are supplied to memories 16a and 16b for each 1V through a switching circuit 16c and written. At the same time, the video signal written in 1V of just before from the memories 16a and 16b is read continuously twice at period of 1/2V and this is obtained through a switching circuit 16d. Writing and reading in the memories 16a and 16b are controlled by a memory controlling circuit 17. Data of 4-5 horizontal period of vertical blanking period of the video signals Sv are not written in the memories 16a and 16b. Signals CW3 and CW6 of frequency three to six times that of color burst signal Ssc are supplied to the memory controlling circuit 17, and at the same time, vertical synchronizing signal Pv and a signal Pv2 having frequency twice that of the signal Pv is supplied.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、例えばフィールド周波数が２倍の表示がされ
るテレビジョン受像機に適用して好適なテレビジョン受
像機に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a television receiver suitable for application to, for example, a television receiver in which display is performed at twice the field frequency.

背景技術とその問題点 現行のテレビ方式においては、インターレースと呼ばれ
る走査方法が行なわれている。即ち、１枚の画像（フレ
ーム）を２回の垂直走査（フィールド）で送像するもの
で、これは限られた周波数帯域において、観察者の目に
ちらつきを感じさせずに、走査線数をできるだけ多くし
ようとするために考えられたものである。BACKGROUND ART AND PROBLEMS The current television system uses a scanning method called interlace. In other words, one image (frame) is transmitted in two vertical scans (fields), and this allows the number of scanning lines to be increased in a limited frequency band without causing any flicker to the viewer's eyes. The idea was to try to get as many as possible.

しかし、主にヨーロツノクにおけるＣＣＩＲ方式におい
ては、フィールド周波数は５０Ｈｚであシ、この周波数
ではちらつきを完全に除去できるものではなく、特に輝
度の高い画面ではちらつきを感じさせてしまう。However, in the CCIR method mainly used in Europe, the field frequency is 50 Hz, and flickering cannot be completely eliminated at this frequency, and flickering is felt especially on a screen with high brightness.

そこで従来、フィールド周波数が２倍の表示がされるテ
レビジョン受像機が提案されている。第１図はその一例
を示すものである。Therefore, conventionally, a television receiver has been proposed in which display is performed at twice the field frequency. FIG. 1 shows an example.

同図において、（１）はアンテナ、（２）はチューナ、
（３）は中間周波増幅器、（４）は映像検波回路である
。In the figure, (1) is an antenna, (2) is a tuner,
(3) is an intermediate frequency amplifier, and (4) is a video detection circuit.

映像検波回路（４）からは、例えば６２５ライン／フレ
ーム、５０フィールド／秒のＰＡＬ方式の映像信号ＳＶ
が得られる。From the video detection circuit (4), a PAL video signal SV of, for example, 625 lines/frame and 50 fields/second is output.
is obtained.

この映像信号ＳｖはＡ／Ｄ変換器（５）でデジタル信号
に変換された後、変換回路（６）に供給される。This video signal Sv is converted into a digital signal by an A/D converter (5) and then supplied to a conversion circuit (6).

変換回路（６）は、フィールドメモリ（１フィールド期
間（ＩＶ）の画素分の記憶容量を有するランダムアクセ
スメモリ）　（６ａ）及び（６ｂ）、スイッチ回路（６
Ｃ）及び（ｇｄ）よシ構成される。スイッチ回路（６Ｃ
）は１ｖ毎にメモリ（６ａ）及び（６ｂ）側に切換えら
れ、一方スイッチ回路（６ｄ）はこれとは逆側に切換え
られる。また、スイッチ回路（６Ｃ）にて選択された方
のメモリには書き込みクロックツ９ルスが供給されると
共に、スイッチ回路（６ｄ）にて選択されたメモリには
その２倍の周波数の読み出しクロックパルスが供給され
る。The conversion circuit (6) includes field memories (random access memory having a storage capacity for pixels of one field period (IV)) (6a) and (6b), and a switch circuit (6).
C) and (gd). Switch circuit (6C
) is switched to the memory (6a) and (6b) side every 1V, while the switch circuit (6d) is switched to the opposite side. Further, the memory selected by the switch circuit (6C) is supplied with a write clock pulse, and the memory selected by the switch circuit (6d) is supplied with a read clock pulse of twice the frequency. Supplied.

Ａ／Ｄ変換器（５）でデジタル信号に変換された映像信
号Ｓｖは、スイッチ回路（６ｃ）を介して１ｖ毎に１フ
ィールド分ずつメモリ（６ａ）及び（６ｂ）に供給され
て書き込みがなされると共に、メモリ（６ｂ）及び（６
ａ）よシ直前のＩＶに書き込まれた１フィールド分の映
像信号が、↓■の周期をもって２回連続して読み出され
、これがスイッチ回路（６ｄ）を介して得られる。The video signal Sv converted into a digital signal by the A/D converter (5) is supplied to the memories (6a) and (6b) for one field every 1V via the switch circuit (6c), and is written therein. and memory (6b) and (6
a) The video signal for one field written in the immediately preceding IV is read out twice in succession with a period of ↓■, and this is obtained via the switch circuit (6d).

つまシ、このスイッチ回路（６ｄ）よシフイールド周波
数が２倍とされたフィールド２倍速映像信号Ｓｖ′が得
られる。Finally, this switch circuit (6d) provides a field double-speed video signal Sv' in which the field frequency is doubled.

この映像信号Ｓｖ′は、）へ変換器（７）にてアナログ
信号に変換された後信号処理回路（８）に供給される。This video signal Sv' is converted into an analog signal by a converter (7) and then supplied to a signal processing circuit (8).

そして、この信号処理回路（８）よシ赤、緑及び青原色
信号Ｒ，Ｇ及びＢが得られ、夫々受像管（７）に供給さ
れる。Red, green, and blue primary color signals R, G, and B are obtained from this signal processing circuit (8) and supplied to the picture tube (7), respectively.

また、映像検波回路（４）よシ得られる映像信号ＳＶは
同期分離回路α・に供給される。この分離回路α１よシ
得られる垂直同期信号Ｐｖは、逓倍器αめにて２逓倍さ
れて２倍の周波数の信号ｐｖ２とされ、この信号ｐｖ２
が垂直偏向回路（６）を通じて偏向コイル（２）に供給
される。Further, the video signal SV obtained from the video detection circuit (4) is supplied to the synchronization separation circuit α. The vertical synchronizing signal Pv obtained by the separation circuit α1 is doubled by the multiplier α to become a signal pv2 with twice the frequency, and this signal pv2
is supplied to the deflection coil (2) through the vertical deflection circuit (6).

また、分離回路αＱよシ得られる水平同期信号Ｒ（は逓
倍器α→にて２逓倍されて２倍の周波数の信号ｐＨ２と
され、この信号ＰＨ２が水平偏向回路（ト）を通じて偏
向コイルに）に供給される。In addition, the horizontal synchronizing signal R obtained from the separation circuit αQ (is doubled by the multiplier α to become a signal pH2 of twice the frequency, and this signal PH2 is sent to the deflection coil through the horizontal deflection circuit (G)). supplied to

第１図例は以上のように構成され、受像管（９）にはフ
ィールド周波数が２倍とされた原色信号Ｒ，Ｇ及びＢが
供給されるとと共に水平及び垂直偏向走査が２倍速でな
されるので、受像管（９）には、フィールド周波数が２
倍のカラー画像が表示される。The example in Fig. 1 is constructed as described above, and the picture tube (9) is supplied with primary color signals R, G, and B whose field frequencies are doubled, and horizontal and vertical deflection scanning is performed at twice the speed. Therefore, the picture tube (9) has a field frequency of 2.
A color image twice as large is displayed.

従って、上述したＣＣＩＲ方式においても、フィールド
周波数は２倍の１００Ｈｚとなり、ちらつきを感じるこ
とがなくなる。Therefore, even in the CCIR method described above, the field frequency is doubled to 100 Hz, and no flicker is perceived.

ところで、この第１図例においては、メモリ（６ａ）及
び（６ｂ）に映像信号ＳＶの１フィールド分が全て書き
込まれるものである。従って、メモリ（６ａ）及び（６
ｂ）の記憶容量は、例えば３１３水千期間船要である。In the example shown in FIG. 1, one field of the video signal SV is entirely written into the memories (6a) and (6b). Therefore, memories (6a) and (6
The storage capacity of b) is, for example, 313 million years.

ここで、映像信号ＳＶは６２５ライン／７レーム、５０
フィールド／秒のインターレース方式の映像信号であシ
、サンブリ′ング周波数が３ｆｓｃ（ｆｓｃは色副搬送
波周波数）で、１サンプル８ビツトのデジタル処理によ
シ変換を実現しようとする場合、メモ’）　（６ｍ）及
び（６ｂ）の夫々の記憶容量は、中２，１３１，５４２
　［：ビット〕 必要である。Here, the video signal SV is 625 lines/7 frames, 50
Note: If you are using an interlaced video signal with a field/second rate, the sampling frequency is 3 fsc (fsc is the color subcarrier frequency), and you are trying to perform conversion using digital processing of 8 bits per sample, please note: The storage capacity of (6m) and (6b) is 2,131,542
[:bit] Required.

この値は２Ｍビット（−２，０９７，１５２ビツト）に
近く、おおよそ３４，３９０ビツト（４〜５水千期間分
）のデータを圧縮することによシ、上述したメモリ（６
ａ）及び（６ｂ）は、夫々調ビットのメモリで構成する
ことができる。This value is close to 2 Mbits (-2,097,152 bits), and by compressing data of approximately 34,390 bits (4 to 5 million periods), the memory
A) and (6b) can each be configured with a key bit memory.

講ビットのメモリの場合には、例えば１６にヒツトのメ
モリを１２８個用いることで構成でき、上述した１サン
プル８ビツトの各ビットに対応して１６にビットのメモ
リが１６個当てられる。１６＝２’でアシ、この２Ｍビ
ットのメモリの場合には、ラッチ等のメモリの周辺回路
は有効に使用される。これに対して、第１図例に示すメ
モ！Ｊ　（６ａ）及び（６ｂ）のように２Ｍビットを越
えるメモリの場合には、１サンプル８ビツトの各ビット
に対応して、１６にヒツトのメモリが１７個当てられる
ことになる。この場合、メモリの個数が増すだけでなく
、ラッチ等の周辺回路も増すこととな）、回路構成が複
雑となる。In the case of a typical bit memory, for example, it can be configured by using 128 16 bit memories, and 16 16 bit memories are allocated corresponding to each bit of the 8 bits per sample mentioned above. 16=2', and in the case of this 2 Mbit memory, peripheral circuits of the memory such as latches are effectively used. In contrast, the memo shown in the example in Figure 1! In the case of a memory exceeding 2M bits like J (6a) and (6b), 17 hit memories are allocated to 16 corresponding to each bit of 8 bits in one sample. In this case, not only the number of memories increases, but also peripheral circuits such as latches increase), making the circuit configuration complicated.

発明の目的 本発明は斯る点に鑑みてなされたもので、メモリの節約
を図ると共に、周辺回路を簡単化するようにしたもので
ある。OBJECTS OF THE INVENTION The present invention has been made in view of these points, and is intended to save memory and simplify peripheral circuits.

発明の概要 本発明は上記目的を達成するため、映像信号の垂直ブラ
ンキング期間の一部データをフィールドメモリに書き込
まないようにしたものである。Summary of the Invention In order to achieve the above object, the present invention prevents some data of the vertical blanking period of a video signal from being written into the field memory.

本発明はこのように構成され、フィールビメモリは、書
き込まれない一部デー゛夕の分だけ節約されると共に、
これに伴って周辺回路も簡単となるＯ実施例 以下、第２図を参照しながら、本発明の一実施例につい
て説明しよう。この第２図において、第１図と対応する
部分には同一符号を付し、その詳細説明は省略する。The present invention is configured in this way, and the field memory is saved by the portion of data that is not written, and
O Embodiment Accordingly, the peripheral circuit is also simplified. Hereinafter, an embodiment of the present invention will be described with reference to FIG. 2. In FIG. 2, parts corresponding to those in FIG. 1 are designated by the same reference numerals, and detailed explanation thereof will be omitted.

同図において、映像検波回路（４）よシ得られる映像信
号ＳＶは、〜う変換器（５）において、例えば３ｆｓｃ
（ｆｓｃは色副搬送波周波数）のサンプリング周波数で
１サングル８ビツトのデジタル信号に変換される。デジ
タル信号に変換された映像信号ＳＶは、袈換回路αＱに
供給される。In the same figure, the video signal SV obtained from the video detection circuit (4) is processed at a converter (5) of, for example, 3 fsc.
One sample is converted into an 8-bit digital signal at a sampling frequency of (fsc is the color subcarrier frequency). The video signal SV converted into a digital signal is supplied to the switching circuit αQ.

変換回路αＱは、フィールドメモリ（記憶容量が例えば
２Ｍピット、１フィールド期間よシ４〜５水千期間だけ
少ない画素分の記憶容量に相当）　（１６ａ）及び（１
６ｂ）、スイッチ回路（１６ｃ）及び（１６ｄ）にて構
成される。スイッチ回路（１６ｃ）は１ｖ毎にメモリ（
１６ｍ）及び（１６ｂ）側に切換えられ、一方スイッチ
回路（１６ｄ）はこれとは逆側に切換えられる。また、
スイッチ回路（１６ｅ）にて選択された方のメモリには
書き込みクロックＡ？ルスが供給されると共に、スイッ
チ回路（１６ｄ）にて選択されたメモリにはその２倍の
周波数の読み出しクロツクノクルスが供給される。The conversion circuit αQ is a field memory (having a storage capacity of, for example, 2M pits, which corresponds to the storage capacity of a pixel that is 4 to 5 thousand periods shorter than one field period) (16a) and (1
6b), switch circuits (16c) and (16d). The switch circuit (16c) connects the memory (
16m) and (16b), while the switch circuit (16d) is switched to the opposite side. Also,
The memory selected by the switch circuit (16e) receives the write clock A? At the same time, the memory selected by the switch circuit (16d) is supplied with a read clock signal having twice the frequency.

〜を変換器（５）でデジタル信号に変換された映像信号
ＳＶは、スイッチ回路（１６ｃ）を介して１ｖ毎にメモ
リ（１６ｍ）及び（１６ｂ）に供給されて書き込みがな
されると共に、メモリ（１６ｂ）及び（１６ｍ）よシ直
前の１ｖに書き込まれた映像信号が＋Ｖの周期をもって
２回連続して読み出され、これがスイッチ回路（１６ｄ
）を介して得られる。つまシ、このスイッチ回路（１６
ｄ）よシフイールド周波数が２倍とされたフィールド２
倍速映像信号８ｖ’Ａ！得られる。The video signal SV converted into a digital signal by the converter (5) is supplied to the memories (16m) and (16b) every 1V via the switch circuit (16c), and is written in the memory (16m) and (16b). 16b) and (16m), the video signal written to 1V immediately before the switch circuit (16d) is read out twice in succession with a cycle of +V.
). Tsumashi, this switch circuit (16
d) Field 2 with double field frequency
Double speed video signal 8v'A! can get.

メモリ（１６ｍ）及び（１６ｂ）への書き込み、読み出
しはメモリコントロール回路（ロ）によって制御され、
メモ！ｊ　（１６ａ）及び（１６ｂ）には映像信号Ｓｖ
の垂直ブランキング期間の４〜５水千期間分のデータが
書き込まれないようにされる。Writing to and reading from memories (16m) and (16b) is controlled by a memory control circuit (b),
Memo! j (16a) and (16b) have video signals Sv
Data for four to five thousand vertical blanking periods is prevented from being written.

メモリコントロール回路αカには、カラーバースト信号
Ｓｓｃ　（周波数ｆｓｃ）の３倍及び６倍の周波数の信
号ＣＷ３及びＣＷ６が供給されると共に、垂直同期信号
ＰＶ及びこれの２倍の周波数を有する信号ｐｖ２が供給
される。The memory control circuit α is supplied with signals CW3 and CW6 having frequencies three times and six times the color burst signal Ssc (frequency fsc), as well as a vertical synchronizing signal PV and a signal pv2 having a frequency twice this. is supplied.

即ち、映像検波回路（４）よシ得られる映像信号Ｓマは
パーストゲート回路（ト）に供給される。また、この映
像信号ＳＶは同期分離回路（ト）に供給される。この同
期分離回路（ト）よシ得られる水平同期信号Ｐ。That is, the video signal S obtained by the video detection circuit (4) is supplied to the burst gate circuit (g). Further, this video signal SV is supplied to a synchronization separation circuit (g). Horizontal synchronization signal P obtained by this synchronization separation circuit (t).

は遅延線（ホ）を介してパース）ｅ−）回路（１時にダ
ート信号として供給される。このパーストゲート回路（
ハ）からはカラーバースト信号Ｓｓｃが得られ、これが
ＰＬＬ回路（２１）に供給される。そして、このＰＬＬ
回路（２１）よシカラーバースト信号５８ｃ（周波数／
ｇｃ）にロックされ、これの３倍及び６倍の周波数を有
する信号ＣＷ３及びＣＷ６が得られ、メモリコントロー
ル回路αηに供給される。is supplied as a dart signal through the delay line (e-) circuit (1 o'clock).This burst gate circuit (
A color burst signal Ssc is obtained from c) and is supplied to the PLL circuit (21). And this PLL
The circuit (21) receives the shicolor burst signal 58c (frequency/
gc), and signals CW3 and CW6 having frequencies three times and six times that of this are obtained and supplied to the memory control circuit αη.

また、同期分離回路（６）よシ得られる垂直同期信号Ｐ
Ｖは逓倍器αルに供給され、これよシ垂直同期信号Ｐｖ
の２倍の周波数を有する信号ｐｖ２が得られる。Also, the vertical synchronization signal P obtained from the synchronization separation circuit (6)
V is supplied to the multiplier α, which in turn generates the vertical synchronization signal Pv
A signal pv2 having twice the frequency is obtained.

この垂直同期信号ｐｖ及び信号ｐｖ２はメモリコントロ
ール回路αカに供給される。The vertical synchronization signal pv and signal pv2 are supplied to the memory control circuit α.

メモリコントロール回路（ロ）は、例えば第３図に示す
ように構成される。The memory control circuit (b) is configured as shown in FIG. 3, for example.

端子（２２、（ハ）、（２４）及び（ハ）には夫々上述
した信号ＣＷ３、ＣＷ６．　Ｐ　ｖ及びｐｖ２が供給さ
れる。また、同図において、（２ｅ及び（５）は、夫々
書き込みアドレス信号ＷＡＤ及び読み出しアドレス信号
ＲＡＤを形成するためのカウンタである。また、（至）
は、スイッチ回路（１６ｅ）で選択された側のメモリに
は書き込みアドレス信号ｗＡＤを、スイッチ回路（１６
ｄ）で選択された側のメモリには読み出しアドレス信号
ＲＡＤを切換え供給するためのスイッチ回路であシ、ス
イッチ回路（１６ｃ）及び（１６ｄ）と連動して切換え
られる。The terminals (22, (c), (24) and (c) are supplied with the above-mentioned signals CW3, CW6. This is a counter for forming the address signal WAD and the read address signal RAD.
The switch circuit (16e) sends the write address signal wAD to the memory selected by the switch circuit (16e).
There is a switch circuit for switching and supplying the read address signal RAD to the memory on the side selected in step d), which is switched in conjunction with the switch circuits (16c) and (16d).

また、（２）及び−は、夫々カウンタ（ハ）及び■への
りロツクノ臂ルスの供給を制御するための制御回路であ
る。Further, (2) and - are control circuits for controlling the supply of the forward lock arm to the counter (c) and (2), respectively.

この第３図において、端子（財）に供給される垂直同期
信号Ｐｖ（第４図Ｂに図示）はカウンタ（ハ）のクリア
端子ＣＬＲに供給され、このカウンタ（ハ）は信号ＰＶ
毎にクリアされる。また、この信号Ｐマは制御回路−に
供給され、この信号ＰＹが供給された直後から、端子（
社）に供給された信号ｃＷ５はカウンタ００のクロック
端子ＣＫに供給される（第４図り参照）。In this FIG. 3, the vertical synchronizing signal Pv (shown in FIG. 4B) supplied to the terminal is supplied to the clear terminal CLR of the counter (C), and this counter (C) is connected to the signal PV
Cleared every time. Also, this signal P is supplied to the control circuit -, and immediately after this signal PY is supplied, the terminal (
The signal cW5 supplied to the counter 00 is supplied to the clock terminal CK of the counter 00 (see the fourth diagram).

このカウンタ（イ）のカウント値は書き込みアドレス信
号ｗＡＤとしてスイッチ回路（ハ）に供給されると共に
、制御回路−に供給される。制御回路−においては、例
えばそのカウント値がメモリ（１６ｍ）及び（１６ｂ）
の記憶容量に対応するサンプル数（１６×１０２４　ｘ
　１６）と同じになったとき、第４図Ｃに示すように信
号Ｐｖ’が発生され、この後端子＠に供給される信号皇
がカウンタ（ハ）のクロック端子ＣＫに供給されないよ
うにされる（第４図り参照）。とのようにカウンタ弼の
クロック端子αには、垂直ブランキング期間の４〜５水
千期間は信号ＣＷ３が供給されないので、この期間、新
たな書き込みアドレス信号ＷＡＤは発生されない。従っ
て、メモリ（１６ａ）及び（１６ｂ）には、その記憶容
量（２Ｍビット）分しか映像信号Ｓｖは書き込まれず、
第４図人に示すように、垂直ブランキング期間の４〜５
水千期間分のデータは書き込まれない。The count value of this counter (A) is supplied as a write address signal wAD to the switch circuit (C) and also to the control circuit -. In the control circuit, for example, the count value is stored in the memories (16m) and (16b).
The number of samples corresponding to the storage capacity of (16 x 1024 x
16), the signal Pv' is generated as shown in FIG. (See diagram 4). Since the signal CW3 is not supplied to the clock terminal α of the counter 2 during the 4th to 5th period of the vertical blanking period, no new write address signal WAD is generated during this period. Therefore, the video signal Sv is written into the memories (16a) and (16b) only for their storage capacity (2M bits),
As shown in Figure 4, vertical blanking period 4-5
Data for a period of 1,000 days will not be written.

また、この第３図において、端子（ハ）に供給される信
号Ｐｖ２　（第４図Ｅに図示）は、カウンタ（５）のク
リア端子ＣＬＲに供給され、このカウンタ（至）は信号
Ｐｖ２毎にクリアされる。また、この信号ｐｖ２は制御
回路（至）に供給され、この信号ＰＶ２の供給された直
後から、端子（ハ）に供給された信号図はカウンタ（５
）のクロック端子ＣＫに供給される（第４図Ｇ参照）。In addition, in this FIG. 3, the signal Pv2 (shown in FIG. 4 E) supplied to the terminal (C) is supplied to the clear terminal CLR of the counter (5), and this counter (to) is cleared. Further, this signal pv2 is supplied to the control circuit (to), and immediately after this signal PV2 is supplied, the signal diagram supplied to the terminal (c) is changed to the counter (5).
) (see FIG. 4G).

このカウンタ（５）のカウント値は読み出しアドレス信
号ＲＡＤとしてスイッチ回路（至）に供給されると共に
、制御回路（至）に供給される。制御回路ＯＱｌにおい
ても、そのカウント値がメモリ（１６ａ）及び（１６ｂ
）の記憶容量に対応するサングル数と同じになったとき
、第４図Ｆに示すように信号ｐｖ２が発生され、この後
端子（ハ）に供給される信号ＣＷ６がカウンタ（２７）
のクロック端子ＣＫに供給され・ないようにされる（第
４図Ｇ参照）。このようにカウンタ（５）のクロック端
子ＣＫには垂直ブランキング期間の４〜５水千期間、信
号（Ｗ６　、が供給されないので、この期間、読み出し
アドレス信号ＲＡＤは同じものとされる。結局、スイッ
チ回路（１６ｄ）からは、第４図Ｈに示すような、フィ
ールド２倍速映像信号ＳＸが得られる。The count value of this counter (5) is supplied as a read address signal RAD to the switch circuit (TO) and also to the control circuit (TO). In the control circuit OQl, the count value is also stored in the memories (16a) and (16b).
), the signal pv2 is generated as shown in FIG.
(See FIG. 4G). In this way, since the signal (W6) is not supplied to the clock terminal CK of the counter (5) for the 4th to 5th period of the vertical blanking period, the read address signal RAD remains the same during this period. A double field speed video signal SX as shown in FIG. 4H is obtained from the switch circuit (16d).

また、第２図において、スイッチ回路（１６ｄ）よシ得
られる映像信号Ｓｖ１は、Ｄ／Ａ変換器（７）にてアナ
ログ信号に変換された後信号処理回路（８）に供給され
る。そして、この信号処理回路（８）より赤、緑及び青
原色信号Ｒ，Ｇ及びＢが得られ、夫々受像管（９）に供
給される。Further, in FIG. 2, the video signal Sv1 obtained from the switch circuit (16d) is converted into an analog signal by the D/A converter (7) and then supplied to the signal processing circuit (8). Red, green, and blue primary color signals R, G, and B are obtained from this signal processing circuit (8) and supplied to the picture tube (9), respectively.

また、Ｄ／、変換器（７）よシ得られる映像信号Ｓｖ本
は水平同期分離回路（６）に供給される。この分離回路
（至）よシ得られる水平同期信号ＰＨ２（通常の２倍の
周波数を有する）は水平偏向回路（ト）を通じて偏向コ
イルα１に供給される。Further, the video signal Sv obtained from the D/converter (7) is supplied to the horizontal synchronization separation circuit (6). The horizontal synchronizing signal PH2 (having twice the normal frequency) obtained by this separation circuit is supplied to the deflection coil α1 through the horizontal deflection circuit.

その他は第１図例と同様に構成される。The rest of the structure is the same as the example shown in FIG.

本例は以上のように構成され、受像管（９）にはフィー
ルド周波数が２倍とされた原色信号Ｒ，Ｇ、Ｂ　′が供
給されると共に、水平、垂直偏向歩査が２倍速でなされ
るので、受像管（９）には、フィールド周波数の２倍と
されたカラー画像が表示される。この場合、垂直ブラン
キング期間の４〜５水千期間分の原色信号Ｒ，Ｇ、Ｂは
供給されないが、ブランキング期間内であるので画面上
には影響を与えない。This example is constructed as described above, and the primary color signals R, G, and B' whose field frequencies are doubled are supplied to the picture tube (9), and the horizontal and vertical deflection steps are performed at twice the speed. Therefore, a color image at twice the field frequency is displayed on the picture tube (9). In this case, the primary color signals R, G, and B for 4 to 5 minutes of the vertical blanking period are not supplied, but since this is within the blanking period, they do not affect the screen.

斯る、本例によれば、メモリ（１６ｍ）及び（１６ｂ）
には映像信号ＳＶの４〜５水千期間分のデータが書き込
まれないようにされるので、これらメモリ（１６ａ）及
び（１６ｂ）の容量を節約することができ、例えば２Ｍ
ピットの記憶容量のもので構成することができる。その
ため、周辺回路も簡単化することができる。According to this example, the memories (16m) and (16b)
Since data for 4 to 5 million periods of the video signal SV is not written to the memory SV, the capacity of these memories (16a) and (16b) can be saved, for example, 2M.
It can be configured with a pit storage capacity. Therefore, the peripheral circuits can also be simplified.

尚、上述実施例では映像信号が６２５ライン／フレーム
、５０フィールド／秒のＰＡＬ方式の映像信号の場合に
つき説明したが、本発明はとれに限らず、映像信号が他
の方式のものでも同様に適用することができる。In the above embodiment, the video signal is a PAL video signal of 625 lines/frame and 50 fields/sec, but the present invention is not limited to this, and the present invention can be similarly applied even if the video signal is of other formats. Can be applied.

また、上述実施例では、フィールドメモリを２個（１６
ａ）（１６ｂ）用いる例を示したが、例えば１個のメモ
リにおいて書き込み、読み出しを時分割で行ない、フィ
ールド周波数が２倍とされた映像信号を得るようになさ
五たものにも、本発明を同様に適用することができる。In addition, in the above embodiment, two field memories (16
Although an example of using a) (16b) has been shown, the present invention can also be applied to, for example, writing and reading in one memory in a time-division manner to obtain a video signal with twice the field frequency. can be applied similarly.

また、・上述実施例では、フィールド周波数を２倍にす
るものであるが、これに限らず、３倍、４倍、・・・に
フィールド周波数を変換するものにも、本発明を同様に
適用することができる。In addition, in the above embodiment, the field frequency is doubled, but the present invention is not limited to this, and the present invention can be similarly applied to converting the field frequency to 3 times, 4 times, etc. can do.

また、上述実施例では、フィールドメモリ（１６＆λ（
１６ｂ）として、窩ピットの記憶容量のものを用い、４
〜５水千期間分のデータが書き込まれないようにしたも
のであるが、これに限られず、映像信号、サンプル周波
数等の違いで、これらの値が変えられることは勿論であ
る。Furthermore, in the above embodiment, the field memory (16&λ(
As 16b), the storage capacity of the fossa pit is used, and 4
Although the data for a period of 5000 to 5000 hours is not written, the present invention is not limited to this, and it goes without saying that these values can be changed depending on the video signal, sample frequency, etc.

発明の効果 以上述べた本発明によれば、映像信号の垂直プラキング
期間の一部データをフィールトメそりに書き込まないよ
うにしたものである。従って本発明によれば、フィール
ドメモリは、書き込まれない一部データの分だけ節約さ
れると共に、これに伴って周辺回路も簡単とすることが
できる。Effects of the Invention According to the present invention described above, part of the data of the vertical plugging period of the video signal is not written to the field measurement. Therefore, according to the present invention, the field memory can be saved by the portion of data that is not written, and the peripheral circuitry can also be simplified accordingly.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はテレビジョン受像機の一例を示す構成図、第２
図は本発明の一実施例を示す構成図、第３図はメモリコ
ントロール回路の具体例を示す構成図、第４図は第３図
例の説明のための図である。 α・は変換回路、（１６ａ）及び（１６ｂ　）は夫々フ
ィールドメモリ、α力はメモリコントロール回路である
。 第３図 １４図 手続補正書 昭和５９年１　月　１７日 昭和５８年特許願第　１２９６５８号 ２、発明の名称　ｆ　ｖ　ｅ　ｙヨ、受、う機３、補正
をする者 事件との関係　特許出願人 住所　東京部品用区北品用６丁目７番３５号名称（２１
８）　ソニー株式会社 代表取締役　大　賀　典　雄 烏 ６、補正により増加する発明の数 ７、補　正　の　月象　明＃ｌ舊の発明の詳細な説明の
欄１１）　ＢＡａ書中、第４頁６行［受像管（ｎＪ　ト
アルな「受像管（９）」に訂正する。 （２）　同、第６頁８行「〜当てられる。」の後に下記
を加入する。 「即ち、１６サンプル毎にデータを各々１６個のメモリ
に順次蓄積し、出力は逆に１６サンプル毎に１６個のメ
モリから順々に行なうことによってデータ処理を可能と
するものである。そして、」 （３）同、第９頁４行「４〜５」とあるな「およそ５」
に訂正する。 ＋４１　同、第１１頁１４行〜１５行「サンプル数（１
６Ｘ１０２４Ｘ１６）Ｊとあるを「数（ｘｓｘｘｏｚ４
）ｊに訂正する。 （５）同、第１２頁１８行「サンプル数」とあるな「数
」に訂正する。 以上Figure 1 is a configuration diagram showing an example of a television receiver;
3 is a block diagram showing an embodiment of the present invention, FIG. 3 is a block diagram showing a specific example of a memory control circuit, and FIG. 4 is a diagram for explaining the example shown in FIG. .alpha. is a conversion circuit, (16a) and (16b) are field memories, respectively, and .alpha. is a memory control circuit. Figure 3 Figure 14 Procedural Amendment Document January 17, 1980 Patent Application No. 129658 2, Title of invention Address: 6-7-35, Kitashinyo, Tokyo Parts Ward Name (21
8) Sony Corporation Representative Director Nori Ohga 6, Number of inventions increased by amendment 7, Column for detailed explanation of the invention of the amendment 11) BAa, page 4 6 Correct the line [Kinescope (nJ) to the total “Kinescope (9)”. (2) Add the following after “~ can be guessed.” on page 6, line 8. “In other words, the data for every 16 samples is stored in each of the 16 memories sequentially, and conversely, data processing is made possible by sequentially storing the output from the 16 memories for every 16 samples. Page 4 line ``4-5'' says ``approximately 5''
Correct. +41 Same, page 11, lines 14-15 “Number of samples (1
6X1024X16)J is the number (xsxxoz4
) Correct it to j. (5) Same, page 12, line 18, ``number of samples'' is corrected to ``number.''that's all

Claims (1)

【特許請求の範囲】[Claims] インターレース方式の映像信号を受信し、フィールドメ
モリを用いて上記映像信号のフィールド周波数を変換し
た後受像管に供給するようにしたテレビジョン受像機に
おいて、メモリコントロール回路を設け、このメモリコ
ントロール回路の制御によシ、上記映像信号の垂直ブラ
ンキング期間の一部データを上記フィールドメモリに書
き込まないようにし、上記フィールドメモリ及びその周
辺回路を簡単化したことを特徴とするテレビジョン受像
機〇In a television receiver that receives an interlaced video signal, converts the field frequency of the video signal using a field memory, and then supplies it to a picture tube, a memory control circuit is provided, and the memory control circuit is controlled. A television receiver characterized in that part of the data of the vertical blanking period of the video signal is not written in the field memory, and the field memory and its peripheral circuits are simplified.