JP2790121B2 - 受信機 - Google Patents
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- Japan
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- circuit
- signal
- clock
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- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Circuits Of Receivers In General (AREA)
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
Description
【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータ(以下「マイコン」という)を使用して構成された
受信機に関する。 【0002】 【従来の技術】図5はFMラジオ受信機の一例を示すも
のである。 【0003】同図において、アンテナ1で捕らえたFM
放送信号(日本国では76〜90MHz)はフロントエ
ンド2に供給される。このフロントエンド2から出力さ
れる中間周波信号は中間周波アンプ3を介してFM検波
回路4に供給される。そして、このFM検波回路4から
出力される合成波信号はマルチプレックスデコーダ(ス
テレオ復調器)5に供給され、このマルチプレックスデ
コーダ5より導出される出力端子6L及び6Rには、夫
々左音声信号及び右音声信号が出力される。 【0004】また、7はPLL回路であり、従来周知の
ようにフロントエンド2からの局部発振信号Foutが
分周器で1/Nに分周されたのち基準発振信号と比較さ
れ、その比較誤差信号がローパスフィルタを介してフロ
ントエンド2に同調電圧Vtとして供給される構成とさ
れている。また、8はマイコンよりなるコントローラで
ある。このコントローラ8には数MHz、例えば4MH
zのクロック信号を発生するクロック信号発生器を構成
する水晶振動子9が接続されると共に、この水晶振動子
9の一端及び他端は、夫々コンデンサ10及び11を介
して接地される。また、コントローラ8にはキー入力装
置12が接続され、このキー入力装置12のキースイッ
チを操作することにより選局等が行なわれる。選局時に
は、コントローラ8よりPLL回路7に分周比1/Nの
N値のデータが供給され、これにより分周比1/Nが変
えられて選局がなされる。この場合、実際にはコントロ
ーラ8よりPLL回路7にはN値データがクロック信号
と共に供給され、最後にラッチ信号が供給されてPLL
回路7にN値のデータがラッチされ、分周比1/Nが変
えられて選局がなされる。 【0005】また、コントローラ8には表示装置13が
接続され、この表示装置13には選局時等に表示データ
が供給され、これにより選局チャンネル等が表示され
る。この場合も実際には、コントローラ8より表示装置
13に表示データがクロック信号と共に供給され、最後
にラッチ信号が供給されて表示装置13に表示データが
ラッチされ、表示がなされる。 【0006】また、コントローラ8より中間周波アンプ
3には、例えば狭帯域と広帯域の切換信号が供給され
て、帯域が制御される。 【0007】 【発明が解決しようとする課題】この図5例に示すよう
なFMラジオ受信機においては、受信時にもコントロー
ラ8のクロック発振が連続して行なわれているので、そ
の高調波がフロントエンド2に飛び込み、ビート妨害を
生じるおそれがあった。そのため従来は、信号系とデジ
タル系の基板を離して配置する等の制約があった。ま
た、クロック信号により電源電圧が変動し、この電源電
圧の変動が出力音声信号にノイズとして含まれ、音質が
劣化する問題があった。 【0008】本発明は斯る点に鑑み、音質の向上を図る
と共に、基板配置等の自由度が増すようにするものであ
る。 【0009】 【課題を解決するための手段】本発明は、クロック発振
器を有するマイクロコンピュータ8からPLL回路7に
供給される選局データまたは表示器13へ供給される表
示データに基づいて選局中か否かを判断する判断手段2
5,26を備え、選局終了後には、判断手段25,26
の制御により上記クロック発振器の発振が自動的に停止
されると共に、判断手段25,26は、PLL回路7ま
たは表示器13に供給されるラッチ信号を積分した出力
に基づいて、選局中か否かを判断するようにしたもので
ある。 【0010】上述構成においては、選局終了時にはマイ
クロコンピュータ8のクロック発振が自動的に停止され
るので、受信時にはクロック発振が停止された状態とな
る。そのため、受信時には、クロック信号の高調波がフ
ロントエンド2に飛び込むこともなく、また、クロック
信号による電源電圧の変動もない。 【0011】 【発明の実施の形態】以下、図1を参照しながら本発明
の一実施例について説明する。この図1において図5と
対応する部分には同一符号を付し、その詳細説明は省略
する。 【0012】同図において、クロック発振器を構成する
水晶振動子9及びコンデンサ10の接続点はNPN形ト
ランジスタ21のコレクタに接続され、このトランジス
タ21のエミッタは接地される。また、キー入力装置1
2は複数のキースイッチを有して構成され、夫々の一端
はコントローラ8に接続されると共に、夫々の他端は電
源端子+Bに接続される。 【0013】また、キー入力装置12の各キースイッチ
の一端はオア回路22の入力側に供給され、このオア回
路22の出力側は積分器23を構成する抵抗器23a及
びコンデンサ23bの直列回路を介して接地される。2
3cはスピードアップ用のダイオードであり、抵抗器2
3aに並列に接続される。この積分器23の出力側、即
ち抵抗器23a及びコンデンサ23bの接続点はノア回
路24の入力側に接続される。 【0014】また、コントローラ8より表示装置13に
供給されるラッチ信号Slは積分器25を構成する抵抗
器25a及びコンデンサ25bの直列回路を介して接地
される。25cはスピードアップ用のダイオードであ
り、抵抗器25aに並列に接続される。この積分器25
の出力側、即ち抵抗器25a及びコンデンサ25bの接
続点はノア回路24の入力側に接続される。 【0015】また、ノア回路24の出力側は積分器26
を構成する抵抗器26a及びコンデンサ26bの直列回
路を介して接地される。26cはスピードアップ用のダ
イオードであり、抵抗器26aに並列に接続される。こ
の積分器26の出力側はトランジスタ21のベースに接
続される。 【0016】また、積分器26の出力側に得られる信号
は、中間周波アンプ3に供給されるデータをラッチする
ラッチ回路27にラッチ信号として供給され、低レベル
“0”から高レベル“1”と変化するタイミングでラッ
チ動作がなされるように構成される。その他は図5例と
同様に構成される。 【0017】本例において、例えばキー入力装置12の
チャンネルアップキーあるいはチャンネルダウンキーが
押される場合についてその動作を説明する。 【0018】この場合、チャンネルアップキーあるいは
チャンネルダウンキーが押されると、オア回路22の出
力信号S1は、図2Aに示すように押されている期間だ
け高レベル“1”となる。そのため、積分器23の出力
信号S2は、同図Bに示すように変化する。また、チャ
ンネルアップキーあるいはチャンネルダウンキーが押さ
れると、コントローラ8からPLL回路7にはN値デー
タが連続的に供給され、これにより分周比1/Nが変え
られて順次選局がなされる。 【0019】また、このとき、コントローラ8から表示
装置13に表示データが連続して供給され、これにより
選局チャンネルが順次表示される。そのため、コントロ
ーラ8より表示装置13に供給されるラッチ信号Slは
図2Cに示すように連続して複数個出力される。図示の
場合は、4個出力される場合である。このようにラッチ
信号Slが連続して複数個出力されるとき、積分器25
の出力信号S3は、同図Dに示すように変化する。その
ため、ノア回路24のしきい値をVthとすると、ノア
回路24の出力信号S4は、同図Eに示すようになり、
積分器26の出力信号S5は、同図Fに示すように変化
する。 【0020】したがって、チャンネルアップキーあるい
はチャンネルダウンキーが押された時点t1 から選局が
終了した直後の時点t2 までの期間T1 はトランジスタ
21がオフとなるので、クロック発振が続けられ、一方
その他の期間はトランジスタ21がオンとなって水晶振
動子9の一端が接地されるので、クロック発振は停止さ
れる。 【0021】また、時点t2 で積分器26の出力信号S
5が低レベル“0”から高レベル“1”に変化するの
で、ラッチ回路27のラッチ動作はこの時点t2 で行な
われ、クロック信号の停止時にも中間周波アンプ3への
データが変化しないようになされる。 【0022】また本例において、例えばキー入力装置1
2のプリセットキーが押される場合についてその動作を
説明する。 【0023】この場合、プリセットキーが押されると、
オア回路22の出力信号S1は図3Aに示すように押さ
れている期間だけ高レベル“1”となる。そのため、積
分器23の出力信号S2は、同図Bに示すように変化す
る。また、プリセットキーが押されると、コントローラ
8からPLL回路7にはプリセットされているN値デー
タが供給され、これにより分周比1/Nが変えられてプ
リセットされたチャンネルの選局がなされる。 【0024】また、このとき、コントローラ8から表示
装置13に表示データが供給され、これにより選局チャ
ンネルが表示される。そのため、コントローラ8より表
示装置13に供給されるラッチ信号Slは図3Cに示す
ように1個だけとなる。このようにラッチ信号Slが出
力されるとき、積分器25の出力信号S3は、同図Dに
示すように変化する。そのため、ノア回路24のしきい
値をVthとすると、ノア回路24の出力信号S4は、
同図Eに示すようになり、積分器26の出力信号S5
は、同図Fに示すように変化する。 【0025】したがって、プリセットキーが押された時
点t3 から選局が終了した直後の時点t4 までの期間T
2 はトランジスタ21がオフとなるので、クロック発振
が続けられ、一方その他の期間はトランジスタ21がオ
ンとなって水晶振動子9の一端が接地されるので、クロ
ック発振は停止される。 【0026】また、時点t4 で積分器26の出力信号S
5が低レベル“0”から高レベル“1”に変化するの
で、ラッチ回路27のラッチ動作はこの時点t4 で行な
われる。 【0027】また本例においては、キー入力装置12の
他のキースイッチが押される場合にも、押された時点か
ら所定期間は、トランジスタ21がオフとなりクロック
発振が続けられるので、コントローラ8の動作は何等支
障なく行なわれる。 【0028】このように本例によれば、選局終了時には
コントローラ8のクロック発振が自動的に停止されるの
で、受信時にはクロック発振が停止された状態となる。
したがって、受信時にはクロック信号の高調波がフロン
トエンド2に飛び込むことがなくビート妨害を生じるお
それがなくなる。これにより、信号系とデジタル系の基
板を離して配置する等の制約がなくなり、設計の自由度
が増すこととなる。また、受信時にはクロック発振が停
止された状態となるので、クロック信号による電源電圧
の変動がなく、その変動が出力音声信号にノイズとして
含まれることもなくなるので、音質が向上する。 【0029】つぎに、図4は本発明の他の実施例を示す
ものである。 【0030】同図において、31はクロック発振器を構
成する水晶振動子であり、この水晶振動子31の一端は
アンド回路32の入力側に接続されると共にその他端は
コントローラ8に接続される。また、アンド回路32の
出力側はインバータ33を介して水晶振動子31の他端
に接続され、このインバータ33と並列に抵抗器34が
接続される。また、積分器26の出力信号S5はインバ
ータ35を介してアンド回路32に供給される。 【0031】本例は以上のように構成され、その他は図
示せずも図1例と同様に構成される。本例においても、
出力信号S5が低レベル(図2のT1 及び図3のT2 の
期間参照)となるときにはインバータ35の出力信号は
高レベル“1”となりクロック発振が続けられ、一方出
力信号S5が高レベルとなるときにはインバータ35の
出力信号は低レベル“0”となりクロック発振は停止さ
れる。 【0032】このように本例においても、選局終了時
(図2の時点t2 及び図3の時点t4参照)にはコント
ローラ8のクロック発振が自動的に停止されるので、図
1例と同様の作用効果を得ることができる。 【0033】なお、上述実施例のラッチ回路27はクロ
ック停止時に中間周波アンプ3へのデータが変化してし
まうのを防止するためのものであり、このデータがメモ
リに記憶されており変化するおそれがないものにおいて
は不要である。また、上述実施例においてはコントロー
ラ8より表示装置13に供給されるラッチ信号を利用し
たものであるが、コントローラ8よりPLL回路7に供
給されるラッチ信号を利用してもよい。また、上述実施
例は、本発明をFMラジオ受信機に適用したものである
が、本発明はAMラジオ受信機、テレビジョン受像機等
にも同様に適用することができる。 【0034】 【発明の効果】以上述べた本発明によれば、選局終了時
にマイコンのクロック発振が自動的に停止され、受信時
にはクロック発振が停止された状態となる。したがっ
て、受信時にはクロック信号の高調波の飛び込みによる
ビート妨害が生じることもなく、これにより基板配置等
の自由度が増す利益がある。また、受信時にはクロック
信号による電源電圧の変動もなく、その変動によるノイ
ズを防止することができ、音質の向上を図ることができ
る。
ータ(以下「マイコン」という)を使用して構成された
受信機に関する。 【0002】 【従来の技術】図5はFMラジオ受信機の一例を示すも
のである。 【0003】同図において、アンテナ1で捕らえたFM
放送信号(日本国では76〜90MHz)はフロントエ
ンド2に供給される。このフロントエンド2から出力さ
れる中間周波信号は中間周波アンプ3を介してFM検波
回路4に供給される。そして、このFM検波回路4から
出力される合成波信号はマルチプレックスデコーダ(ス
テレオ復調器)5に供給され、このマルチプレックスデ
コーダ5より導出される出力端子6L及び6Rには、夫
々左音声信号及び右音声信号が出力される。 【0004】また、7はPLL回路であり、従来周知の
ようにフロントエンド2からの局部発振信号Foutが
分周器で1/Nに分周されたのち基準発振信号と比較さ
れ、その比較誤差信号がローパスフィルタを介してフロ
ントエンド2に同調電圧Vtとして供給される構成とさ
れている。また、8はマイコンよりなるコントローラで
ある。このコントローラ8には数MHz、例えば4MH
zのクロック信号を発生するクロック信号発生器を構成
する水晶振動子9が接続されると共に、この水晶振動子
9の一端及び他端は、夫々コンデンサ10及び11を介
して接地される。また、コントローラ8にはキー入力装
置12が接続され、このキー入力装置12のキースイッ
チを操作することにより選局等が行なわれる。選局時に
は、コントローラ8よりPLL回路7に分周比1/Nの
N値のデータが供給され、これにより分周比1/Nが変
えられて選局がなされる。この場合、実際にはコントロ
ーラ8よりPLL回路7にはN値データがクロック信号
と共に供給され、最後にラッチ信号が供給されてPLL
回路7にN値のデータがラッチされ、分周比1/Nが変
えられて選局がなされる。 【0005】また、コントローラ8には表示装置13が
接続され、この表示装置13には選局時等に表示データ
が供給され、これにより選局チャンネル等が表示され
る。この場合も実際には、コントローラ8より表示装置
13に表示データがクロック信号と共に供給され、最後
にラッチ信号が供給されて表示装置13に表示データが
ラッチされ、表示がなされる。 【0006】また、コントローラ8より中間周波アンプ
3には、例えば狭帯域と広帯域の切換信号が供給され
て、帯域が制御される。 【0007】 【発明が解決しようとする課題】この図5例に示すよう
なFMラジオ受信機においては、受信時にもコントロー
ラ8のクロック発振が連続して行なわれているので、そ
の高調波がフロントエンド2に飛び込み、ビート妨害を
生じるおそれがあった。そのため従来は、信号系とデジ
タル系の基板を離して配置する等の制約があった。ま
た、クロック信号により電源電圧が変動し、この電源電
圧の変動が出力音声信号にノイズとして含まれ、音質が
劣化する問題があった。 【0008】本発明は斯る点に鑑み、音質の向上を図る
と共に、基板配置等の自由度が増すようにするものであ
る。 【0009】 【課題を解決するための手段】本発明は、クロック発振
器を有するマイクロコンピュータ8からPLL回路7に
供給される選局データまたは表示器13へ供給される表
示データに基づいて選局中か否かを判断する判断手段2
5,26を備え、選局終了後には、判断手段25,26
の制御により上記クロック発振器の発振が自動的に停止
されると共に、判断手段25,26は、PLL回路7ま
たは表示器13に供給されるラッチ信号を積分した出力
に基づいて、選局中か否かを判断するようにしたもので
ある。 【0010】上述構成においては、選局終了時にはマイ
クロコンピュータ8のクロック発振が自動的に停止され
るので、受信時にはクロック発振が停止された状態とな
る。そのため、受信時には、クロック信号の高調波がフ
ロントエンド2に飛び込むこともなく、また、クロック
信号による電源電圧の変動もない。 【0011】 【発明の実施の形態】以下、図1を参照しながら本発明
の一実施例について説明する。この図1において図5と
対応する部分には同一符号を付し、その詳細説明は省略
する。 【0012】同図において、クロック発振器を構成する
水晶振動子9及びコンデンサ10の接続点はNPN形ト
ランジスタ21のコレクタに接続され、このトランジス
タ21のエミッタは接地される。また、キー入力装置1
2は複数のキースイッチを有して構成され、夫々の一端
はコントローラ8に接続されると共に、夫々の他端は電
源端子+Bに接続される。 【0013】また、キー入力装置12の各キースイッチ
の一端はオア回路22の入力側に供給され、このオア回
路22の出力側は積分器23を構成する抵抗器23a及
びコンデンサ23bの直列回路を介して接地される。2
3cはスピードアップ用のダイオードであり、抵抗器2
3aに並列に接続される。この積分器23の出力側、即
ち抵抗器23a及びコンデンサ23bの接続点はノア回
路24の入力側に接続される。 【0014】また、コントローラ8より表示装置13に
供給されるラッチ信号Slは積分器25を構成する抵抗
器25a及びコンデンサ25bの直列回路を介して接地
される。25cはスピードアップ用のダイオードであ
り、抵抗器25aに並列に接続される。この積分器25
の出力側、即ち抵抗器25a及びコンデンサ25bの接
続点はノア回路24の入力側に接続される。 【0015】また、ノア回路24の出力側は積分器26
を構成する抵抗器26a及びコンデンサ26bの直列回
路を介して接地される。26cはスピードアップ用のダ
イオードであり、抵抗器26aに並列に接続される。こ
の積分器26の出力側はトランジスタ21のベースに接
続される。 【0016】また、積分器26の出力側に得られる信号
は、中間周波アンプ3に供給されるデータをラッチする
ラッチ回路27にラッチ信号として供給され、低レベル
“0”から高レベル“1”と変化するタイミングでラッ
チ動作がなされるように構成される。その他は図5例と
同様に構成される。 【0017】本例において、例えばキー入力装置12の
チャンネルアップキーあるいはチャンネルダウンキーが
押される場合についてその動作を説明する。 【0018】この場合、チャンネルアップキーあるいは
チャンネルダウンキーが押されると、オア回路22の出
力信号S1は、図2Aに示すように押されている期間だ
け高レベル“1”となる。そのため、積分器23の出力
信号S2は、同図Bに示すように変化する。また、チャ
ンネルアップキーあるいはチャンネルダウンキーが押さ
れると、コントローラ8からPLL回路7にはN値デー
タが連続的に供給され、これにより分周比1/Nが変え
られて順次選局がなされる。 【0019】また、このとき、コントローラ8から表示
装置13に表示データが連続して供給され、これにより
選局チャンネルが順次表示される。そのため、コントロ
ーラ8より表示装置13に供給されるラッチ信号Slは
図2Cに示すように連続して複数個出力される。図示の
場合は、4個出力される場合である。このようにラッチ
信号Slが連続して複数個出力されるとき、積分器25
の出力信号S3は、同図Dに示すように変化する。その
ため、ノア回路24のしきい値をVthとすると、ノア
回路24の出力信号S4は、同図Eに示すようになり、
積分器26の出力信号S5は、同図Fに示すように変化
する。 【0020】したがって、チャンネルアップキーあるい
はチャンネルダウンキーが押された時点t1 から選局が
終了した直後の時点t2 までの期間T1 はトランジスタ
21がオフとなるので、クロック発振が続けられ、一方
その他の期間はトランジスタ21がオンとなって水晶振
動子9の一端が接地されるので、クロック発振は停止さ
れる。 【0021】また、時点t2 で積分器26の出力信号S
5が低レベル“0”から高レベル“1”に変化するの
で、ラッチ回路27のラッチ動作はこの時点t2 で行な
われ、クロック信号の停止時にも中間周波アンプ3への
データが変化しないようになされる。 【0022】また本例において、例えばキー入力装置1
2のプリセットキーが押される場合についてその動作を
説明する。 【0023】この場合、プリセットキーが押されると、
オア回路22の出力信号S1は図3Aに示すように押さ
れている期間だけ高レベル“1”となる。そのため、積
分器23の出力信号S2は、同図Bに示すように変化す
る。また、プリセットキーが押されると、コントローラ
8からPLL回路7にはプリセットされているN値デー
タが供給され、これにより分周比1/Nが変えられてプ
リセットされたチャンネルの選局がなされる。 【0024】また、このとき、コントローラ8から表示
装置13に表示データが供給され、これにより選局チャ
ンネルが表示される。そのため、コントローラ8より表
示装置13に供給されるラッチ信号Slは図3Cに示す
ように1個だけとなる。このようにラッチ信号Slが出
力されるとき、積分器25の出力信号S3は、同図Dに
示すように変化する。そのため、ノア回路24のしきい
値をVthとすると、ノア回路24の出力信号S4は、
同図Eに示すようになり、積分器26の出力信号S5
は、同図Fに示すように変化する。 【0025】したがって、プリセットキーが押された時
点t3 から選局が終了した直後の時点t4 までの期間T
2 はトランジスタ21がオフとなるので、クロック発振
が続けられ、一方その他の期間はトランジスタ21がオ
ンとなって水晶振動子9の一端が接地されるので、クロ
ック発振は停止される。 【0026】また、時点t4 で積分器26の出力信号S
5が低レベル“0”から高レベル“1”に変化するの
で、ラッチ回路27のラッチ動作はこの時点t4 で行な
われる。 【0027】また本例においては、キー入力装置12の
他のキースイッチが押される場合にも、押された時点か
ら所定期間は、トランジスタ21がオフとなりクロック
発振が続けられるので、コントローラ8の動作は何等支
障なく行なわれる。 【0028】このように本例によれば、選局終了時には
コントローラ8のクロック発振が自動的に停止されるの
で、受信時にはクロック発振が停止された状態となる。
したがって、受信時にはクロック信号の高調波がフロン
トエンド2に飛び込むことがなくビート妨害を生じるお
それがなくなる。これにより、信号系とデジタル系の基
板を離して配置する等の制約がなくなり、設計の自由度
が増すこととなる。また、受信時にはクロック発振が停
止された状態となるので、クロック信号による電源電圧
の変動がなく、その変動が出力音声信号にノイズとして
含まれることもなくなるので、音質が向上する。 【0029】つぎに、図4は本発明の他の実施例を示す
ものである。 【0030】同図において、31はクロック発振器を構
成する水晶振動子であり、この水晶振動子31の一端は
アンド回路32の入力側に接続されると共にその他端は
コントローラ8に接続される。また、アンド回路32の
出力側はインバータ33を介して水晶振動子31の他端
に接続され、このインバータ33と並列に抵抗器34が
接続される。また、積分器26の出力信号S5はインバ
ータ35を介してアンド回路32に供給される。 【0031】本例は以上のように構成され、その他は図
示せずも図1例と同様に構成される。本例においても、
出力信号S5が低レベル(図2のT1 及び図3のT2 の
期間参照)となるときにはインバータ35の出力信号は
高レベル“1”となりクロック発振が続けられ、一方出
力信号S5が高レベルとなるときにはインバータ35の
出力信号は低レベル“0”となりクロック発振は停止さ
れる。 【0032】このように本例においても、選局終了時
(図2の時点t2 及び図3の時点t4参照)にはコント
ローラ8のクロック発振が自動的に停止されるので、図
1例と同様の作用効果を得ることができる。 【0033】なお、上述実施例のラッチ回路27はクロ
ック停止時に中間周波アンプ3へのデータが変化してし
まうのを防止するためのものであり、このデータがメモ
リに記憶されており変化するおそれがないものにおいて
は不要である。また、上述実施例においてはコントロー
ラ8より表示装置13に供給されるラッチ信号を利用し
たものであるが、コントローラ8よりPLL回路7に供
給されるラッチ信号を利用してもよい。また、上述実施
例は、本発明をFMラジオ受信機に適用したものである
が、本発明はAMラジオ受信機、テレビジョン受像機等
にも同様に適用することができる。 【0034】 【発明の効果】以上述べた本発明によれば、選局終了時
にマイコンのクロック発振が自動的に停止され、受信時
にはクロック発振が停止された状態となる。したがっ
て、受信時にはクロック信号の高調波の飛び込みによる
ビート妨害が生じることもなく、これにより基板配置等
の自由度が増す利益がある。また、受信時にはクロック
信号による電源電圧の変動もなく、その変動によるノイ
ズを防止することができ、音質の向上を図ることができ
る。
【図面の簡単な説明】
【図1】本発明の一実施例を示す構成図である。
【図2】一実施例の説明のための図である。
【図3】一実施例の説明のための図である。
【図4】本発明の他の実施例を示す構成図である。
【図5】従来例の構成図である。
【符号の説明】
2 フロントエンド、3 中間周波アンプ、4 FM検
波回路、5 マルチプレックスデコーダ、7 PLL回
路、8 コントローラ、9 水晶振動子、12キー入力
装置、13 表示装置、23,25,26 積分器
波回路、5 マルチプレックスデコーダ、7 PLL回
路、8 コントローラ、9 水晶振動子、12キー入力
装置、13 表示装置、23,25,26 積分器
Claims (1)
- (57)【特許請求の範囲】 1.受信信号をPLL回路の発振出力に基づいて中間周
波信号に変換するフロントエンド回路と、 上記フロントエンド回路が出力する中間周波信号を検波
する検波回路と、 選局状態を表示する表示器と、 選局指示を行うキー入力手段と、 上記キー入力手段からの選局指示に基づいて、上記PL
L回路の発振周波数を制御すると共に、上記表示器での
表示を対応した状態に制御するマイクロコンピュータ
と、 上記マイクロコンピュータに供給するクロックを発生す
るクロック発振器と、上記マイクロコンピュータから上
記PLL回路に供給される選局データまたは表示器へ供
給される表示データに基づいて選局中か否かを判断する
判断手段とを備え、 上記判断手段で選局が終了したことを判断したとき、上
記PLL回路での発振状態及び上記表示器での表示状態
をラッチさせるラッチ信号を供給すると共に、上記クロ
ック発振器の発振を停止させるようにしたことを特徴と
する受信機。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8135025A JP2790121B2 (ja) | 1996-05-29 | 1996-05-29 | 受信機 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8135025A JP2790121B2 (ja) | 1996-05-29 | 1996-05-29 | 受信機 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62043433A Division JPS63209318A (ja) | 1987-02-26 | 1987-02-26 | 受信機 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0927760A JPH0927760A (ja) | 1997-01-28 |
JP2790121B2 true JP2790121B2 (ja) | 1998-08-27 |
Family
ID=15142182
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8135025A Expired - Fee Related JP2790121B2 (ja) | 1996-05-29 | 1996-05-29 | 受信機 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2790121B2 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6233400Y2 (ja) * | 1980-07-23 | 1987-08-26 |
-
1996
- 1996-05-29 JP JP8135025A patent/JP2790121B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0927760A (ja) | 1997-01-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |