KR960000523B1

KR960000523B1 - 수신기

Info

Publication number: KR960000523B1
Application number: KR1019880001902A
Authority: KR
Inventors: 가즈히로 사또
Original assignee: 소니 가부시끼가이샤; 오오가 노리오
Priority date: 1987-02-26
Filing date: 1988-02-24
Publication date: 1996-01-08
Also published as: AU1364188A; EP0303715A4; KR880010584A; WO1988006820A1; AU614952B2; US5008955A; DE3889166T2; EP0303715A1; JPS63209318A; DE3889166D1; EP0303715B1

Abstract

내용 없음.

Description

수신기

제1도는 종래의 일실시예를 도시하는 구성도.

제2도는 본 발명의 일실시예를 도시하는 회로도.

제3a도 내지 3f도, 제4a도 내지 4f도는 본 발명의 외의 실시예를 도시하는 구성도.

제5도는 종래예의 구성도.

* 도면의 주요부분에 대한 부호의 설명

2 : 전단부 3 : 중간 주파 앰프

4 : FM 검파 회로 5 : 멀티플렉스 디코더

7 : PLL 회로 8 : 제어기

9 : 수정 진동자 12 : 키 입력장치

13 : 표시장치 23, 25 및 26 : 적분기

본 발명은 마이크로컴퓨터에서 출력되는 선국 데이터에 의해 선국을 하도록 한 수신기에 관해, 특히 선국 조작의 종료시에 마이크로컴퓨터의 클럭 펄스발진기의 동작을 자동적으로 정지하므로서 수신시의 S/N비를 증대시키도록 한 수신기에 관한 것이다.

제1도에 도시되는 FM 라디오 수신기의 종래 기술의 예에 대해서 설명을 한다.

동일한 도면에 있어서, 안테나(1)로 포착한 FM 방송신호(일본국에서는 7690MHz)는 전단부(2)에 공급된다. 이 전단부(2)에서 출력되는 중간 주파 신호는 중간 주파 앰프(3)를 거쳐서 FM 검파 회로(4)에 공급된다. 그래서, 이 FM 검파기(4)에서 출력되는 스테레오 합성파 신호는 스테레오 멀티플렉스 디코더(스테레오 복조기)(5 )에 공급되어, 이 스테레오 멀티플렉스 디코더(5)로부터 도출되는 출력단자(6L) 및 (6R)에는, 각각 좌음성 신호 및 우음성 신호가 출력된다.

또한, (7)은 PLL 페이스 록크드 루프 회로이며 종래 주지하는 바와 같이(상세한 것은 도시하지 않음)전단부(2)로부터의 국부 발진 신호 Fout가 PLL 회로내의 1/N 분주기에서 1/N로 분주된 후 기준 발진 신호와 비교되어, 그 비교 오차 신호가 저역 통과 필터를 거쳐서 전단부(2)에 동조 제어 전압 Vt으로서 공급되는 구성으로 되어 있다. 또한, (8)은 마이크로컴퓨터로 형성되는 제어기이다. 이 제어기(8)에 의해 PLL 회로(7)의 1/N 분주기의 분주비를 제어하는 것은 미합중국 특허 제4592078“업/다운 카운터 제어 회로”호에 기재되는 방식을 사용할 수가 있으므로 상세한 설명은 생략한다. 이 제어기(8)에는 수MHz, 예를들면 4MHz의 클럭 신호를 발생하는 클럭 신호 발생기를 구성하는 수정 진동자(9)가 접속됨과 동시에, 이 수정 진동자(9)의 일단 및 타단은, 각각 콘덴서(10) 및 (11)를 거쳐서 접지된다. 또한, 제어기(8)에는 키 입력장치(12)가 접속되어, 이 키 입력장치(12)의 키 스위치를 조작하므로서 선국등이 행해진다. 선국시에는, 제어기(8)로부터 PLL 회로(7)에 분주비 1/N의 N값의 데이타가 공급되어, 이것에 의해 분주비 1/N이 바뀌어서 선국이 이루어진다. 이 경우, 실제로는 제어기(8)로부터 PLL 회로(7)에는 수신용 주파수에 대응한 N값 데이타가 클럭 신호에 동기하여 공급되어, 소정의 비트 N값 데이타가 전송된 후에 래치 신호가 공급되어서 PLL 회로(7)의 1/N 분주기에 접속된 데이터 레지스터에 N값의 데이타가 래치되어, 분주비 1/N이 바뀌어서 선국이 행해진다.

또한, 제어기(8)에는 표시장치(13)가 접속되어, 이 표시장치(13)에는 선국시 등에 표시 데이타가 공급되어, 이것에 의해 선국 채널등이 표시된다. 이 경우도 실제로는, 제어기(8)로부터 표시장치(13)에 표시 데이타가 클럭 신호와 함께 공급되어, 마지막에 래치 신호가 공급되어서 표시장치(13)에 표시 데이타가 래치되어, 표시가 행해진다.

또한, 제어기(8)로부터 중간 주파 앰프(3)에는 예를들면 협대역과 광대역의 전환 신호가 공급되어서, 대역폭이 제어된다.

이 제1도 예에 도시하는 바와 같은 FM 라디오 수신기에 있어서는, 수신시에도 제어기(8)의 클럭 발진이 연속하여 행해지고 있으므로, 4MHz의 클럭 신호의 고주파가 전단부(2)에 입력되어, 수신 주파수와의 사이에서 비트 방해를 발생시킬 우려가 있었다. 그로 인하여 종래는 신호계와 마이크로컴퓨터 등의 디지탈계의 기판을 분리하여 배치하는 등의 제약이 있었다. 또한, 클럭 신호에 의해 전원 전압이 변동하여, 이 전원 전압의 변동이 출력 음성 신호에 잡음으로서 포함되어, 음질이 열화하는 문제가 있었다.

본 발명은 이같은 점을 감안하여, 수신 상태에 있어서 S/N비를 개선함과 동시에, 기판배치 등의 자유도가 증가하도록 하는 것이다.

본 발명의 일예에 의하면, 마이크로컴퓨터(8)로 부터의 선국 데이타 또는 표시 데이타 등에 의거하여 선국중인가 아닌가를 판단하는 판단 회로와 스위칭 회로를 구비하고, 선국 조작의 종료시에는, 판단 회로의 출력 신호에 의해 스위칭 회로를 제어하여 마이크로컴퓨터(8)의 클럭 발진기의 동작을 자동적으로 정지하도록 한 것이다.

따라서, 상술하는 구성에 의하면, 선국 조작의 종료시에는 마이크로컴퓨터(8)의 클럭 발진이 자동적으로 정지되므로(수신시에는) 클럭 발진이 정지된 상태로 된다. 그로 인하여, 수신시에는 클럭 신호의 고주파가 전단부(2)에 입력되어서 비트 방해를 일으키는 일이 없고, 또한 클럭 신호에 의한 전원 전압의 변동도 없는 수신기를 제공할 수가 있다.

다음에, 제2도를 참조하면서 본 발명이 일실시예에 대해서 설명을 한다. 이 제2도에 있어서 제1도와 대응하는 부분에는 동일 부호를 붙여서, 그 상세한 설명을 생략한다.

동일 도면에 있어서, 클럭 발진기를 구성하는 수정 진동자(9) 및 콘덴서(10)의 접속점은 NPN형 트랜지스터(21)의 콜렉터에 접속되어, 이 트랜지스터(21)의 에미터는 접지된다.

또한, 키 입력장치(12)는 복수의 키 스위치를 가지고 구성되어, 각각의 일단은 제어기(8)에 접속됨과 동시에, 각각의 타단은 전원단자 +B에 접속된다.

또한, 키 입력장치(12)의 각 키 스위치 -단은 OR 회로(22)의 입력측에 공급되어, 이 OR 회로(22)의 출력측은 적분기(23)를 구성하는 저항기(23a) 및 콘덴서(23b)의 직렬 회로를 거쳐서 접지된다. (23c)은 스피드 업용의 다이오드이며, 저항기(23a)에 병렬로 접속된다. 이 적분기(23)의 출력측, 즉 저항기(23a) 및 콘덴서(23b)의 접속점은 NOR 회로(24)의 입력측에 접속된다.

또한, 제어기(8)에서 표시장치(13)에 공급되는 래치 신호 S_e는 적분기(25)를 구성하는 저항기(25a) 및 콘덴서(25b)의 직렬 회로를 거쳐서 접지된다. (25c)는 스피드 업용의 다이오드이며, 저항기(25a)에 병렬로 접속된다. 이 적분기(25)의 출력측, 즉 저항기(25a) 및 콘덴서(25b)의 접속점은 NOR 회로(24)의 입력측에 접속된다.

또한, NOR 회로(24)의 출력측은 적분기(26)를 구성하는 저항기(26a) 및 콘덴서(26b)의 직렬 회로를 거쳐서 접지된다. (26c)는 스피드 업용의 다이오드이며, 저항기(26a)에 병렬로 접속된다. 이 적분기(26)의 출력측은 스위칭 트랜지스터(21)의 베이스에 접속된다.

또한, 적분기(26)의 출력측에 얻어지는 신호는, 중간 주파 앰프(3)에 공급되는 데이타를 래치하는 래치회로(27)에 래치 신호로서 공급되어, 저수준“0”에서 고수준“1”로 변화하는 타이밍으로 래치 동작이 이루어지도록 구성된다.

기타는 제1도 예와 동일하게 구성된다.

본 예에 있어서, 예를들면 키 입력장치(12)의 채널 업 키 혹은 채널 다운 키의 조작에 의해 선국하는 경우에 대해서, 그 동작을 설명한다.

이 경우, 채널 업 키 혹은 채널 다운 키가 눌려지면 OR 회로(22)의 출력 신호 S₁는, 제3a도에 도시하는 바와 같이 눌려져 있는 기간만큼 고수준“1”로 된다. 그 때문에, 적분기(23)의 출력 신호 S₂는, 동일한 B도에 도시하는 바와 같이 변화한다. 또한, 채널 업 키 혹은 채널 다운 키가 눌러지면, 제어기(8)로부터 PLL 회로(7)에는 N값 데이타가 연속적으로 공급되어, 이것에 의해 분주비 1/N가 바꿔져서 차례로 선국이 이루어진다. 또한, 이때, 제어기(8)에서 표시장치(13)에 표시 데이타가 연속해서 공급되어, 이에 의해 선국 채널이 차례로 표시된다. 이로 인하여 제어기(8)로부터 표시장치(13)에 공급되는 래치 신호 S_e는 제3c도에 도시하는 바와 같이 연속하여 복수개 출력된다. 도시하는 경우는 4개 출력되는 경우이다. 이와같이 래치 신호 S_e가 연속해서 복수개 출력될때, 적분기(25)의 출력 신호 S₃는, 제3d도에 도시하는 바와 같이 변화한다. 그로 인하여, NOR 회로(24)의 역치를 Vth라 하면, NOR 회로(24)의 출력 신호 S₄, 제3e도에 도시하는 바와 같이 되어, 적분기(26)의 출력 신호 S₅는, 제3f도에 도시하는 바와 같이 변화한다.

따라서, 채널 업 키 혹은 채널 다운 키가 눌려진 시점 t₁에서 선국이 종료한 직후의 시점 t₂까지의 기간 T₁은 스위칭 트랜지스터(21)가 오프로 되므로, 클럭 발진기의 동작이 계속되어, 한편 기타의 기간은 트랜지스터(21)가 온으로 되어 수정 진동자(9)의 일단이 접지되므로, 클럭 발진기의 동작은 정지된다.

또한, 시점 t₂에서 적분기(26)의 출력 신호 S₅가 저수준“0”에서 고수준“1”로 변화하므로, 래치 회로(27)의 래치 동작은 이 시점 T₂에서 행해져, 클럭 신호의 정지시에도 중간 주파 앰프(3)로의 데이타가 변화하지 아니하도록 된다.

또한 본 예에 있어서, 예를들면 키 입력장치(12)의 프리세트 키가 눌려지는 경우에 대해서 그 동작을 설명한다. 이 경우, 프리세트 키가 눌려지면 OR회로(22)의 출력 신호 S₁는, 제3a도에 도시하는 바와 같이 울려져 있는 기간만 고수준“1”로 된다. 그로 인하여, 적분기(23)의 출력 신호 S₂는, 제3b도에 도시하는 바와 같이 변화한다. 또한, 프리세트 키가 눌려지면, 제어기(8)에서 PLL 회로(7)에는 프리세트 되어 있는 N값 데이타가 공급되어, 이에 의해 분주비 1/N가 바뀌어서 프리세트된 채널의 선국이 행해진다. 또한, 이때, 제어기(8)에서 표시장치(13)에 표시 데이타가 공급되어, 이에 의해 선국 채널이 표시된다. 그로 인하여, 제어기(8)로부터 표시장치(13)에 공급되는 래시 신호 S_e는 제3c도에 도시하는 바와 같이 1개만으로 된다. 이와같이 래치 신호 S_e가 출력될때, 적분기(25)의 출력 신호 S₃는, 제3d도에 도시하는 바와 같이 변화한다. 그로 인하여, NOR 회로(24)의 역치를 Vth로 하면, NOR 회로(24)의 출력 신호 S₄는, 제3EE HDP 도시하는 바와 같이, 되어, 적분기(26)의 출력 신호 S₅는 제3FEHDP 도시하는 바와 같이 변화한다.

따라서, 프리세트 키가 눌려진 시점 t₃에서 선국이 종료한 진후의 시점 T₄까지의 기간 T₂는 스위칭 트랜지스터(21)가 오프로 되므로, 클럭 발진기의 동작이 계속되어, 한편 기타의 기간은 트랜지스터(21)가 온으로 되어 수정 진동자(9)의 일단이 접지되므로, 클럭 발진은 정지된다.

또한, 시점 t₄에서 적분기(26)의 출력 신호 S₅가 저수준“0”에서 고수준“1”로 변화하므로, 래치 회로(27)의 래치 동작은 이 시점 t₄에서 행해진다.

또한 본 예에 있어서는, 키 입력 장치(12)의 다른 키 스위치가 눌려지는 경우에도, 눌려진 시점에서 소정 기간은, 스위칭 트랜지스터(21)가 오프로 되어 클럭 신호의 발진이 계속되므로, 제어기(8)의 동작은 하등의 지장없이 행해진다.

이와같이 본 예에 의하면, 선국 조작의 종료시에는 제어기(8)의 클럭 신호의 발진이 자동적으로 정지되어, 수신시에는 클럭 신호 발진이 정지된 상태로 된다. 따라서, 수신시에는 클럭 신호의 고주파가 전단부(2)에 입력되지 않고 비트 방해를 일으킬 우려가 없어진다. 이에 따라, 신호계와 디지탈계의 기판을 분리하여 배치하는등의 제약이 없어져, 설계의 자유도가 증가하게 된다 또한, 수신시에는 클럭 신호의 발진이 정지된 상태로 되므로, 클럭 신호에 의한 전원 전압의 변동이 없고, 그 변동이 출력 음성 신호에 잡음으로서 포함이 되는 일도 없어지므로, 음질이 향상한다.

다음에, 제5도는 본 발명 외의 실시예를 도시하는 것이다. 제5도에 있어서, (31)은 클럭 발진기를 구성하는 수정 진동자이며, 이 수정 진동자(31)의 일단은 AND 회로(32)의 입력측에 접속이 됨과 동시에 그 타단은 제어기(8)에 접속된다. 또한, AND 회로(32)의 출력측은 인버터(33)를 거쳐서 수정 진동자(31)의 타단에 접속이 되어, 이 인버터(33)와 병렬로 저항기(34)가 접속된다. 또한, 적분기(26)의 출력 신호 S₅는 인버터(35)를 거쳐서 AND 회로(32)에 공급된다.

본 예는 이상과 같이 구성되어, 기타는 도시하지 아니하나 제1도 예와 동일하게 구성된다.

본 예에 있어서도, 출력 신호 S₅가 저수준(제3도의 T₁및 제4도의 T₂의 기간 참조)로 될때에는 인버터(35)의 출력 신호는 고수준“1”로 되어 클럭 발진이 계속되어 한편 출력 신호 S₅가 고수준으로 될때에는 인버터(35)의 출력 신호는 저수준“0”으로 되어 클럭 발진은 정지된다.

이와같이 본 예에 있어서도, 선국 종료시(제3도의 시점 t₂및 제4도의 시점 t₄참조)에는 제어기(8)의 클럭 신호의 발진이 자동적으로 정지되므로, 제2도 예와 동일한 작용 효과를 얻을 수가 있다.

또한, 상술하는 실시예의 래치 회로(27)는 클럭 정지시에 중간 주파 앰프(3)로의 데이타가 변화해버리는 것을 방지하기 위한 것이며, 이 데이타가 메모리에 기억되어 잇으며, 변화할 우려가 없는 것에 있어서는 불필요하다. 또한, 상술하는 실시예에 있어서는 제어기(8)에서 표시장치(13)에 공급되는 래치 신호를 이용한 것이나, 제어기(8)에서 PLL 회로(7)에 공급되는 래치 신호를 이용하여도 좋다. 또한, 선국 데이타의 고쳐잡기 종료를 마이크로컴퓨터 자신이 판단하여 클럭을 정지시켜도 좋다.

또한, 상술하는 실시예는, 본 발명을 FM 라디오 수신기에 적용한 것이나, 본 발명은 AM 라디오 수신기, 텔레비젼 수상기 등에도 동일하게 적용할 수가 있다.

이상으로 기술한 본 발명에 의하면, 선국 조작의 종료시에 마이크로컴퓨터의 클럭 신호의 발진이 자동적으로 정지되어, 수신시에는 클럭 신호의 발진이 정지된 상태로 된다. 따라서, 수신시에는 클럭 신호의 고주파의 뛰어드는데에 의한 비트 방해가 발생하는 일도 없고, 이것에 의해 기판배치 등의 자유도가 증가하는 이익이 있다. 또한, 수신시에는 클럭 신호에 의한 전원 전압의 변동도 없고, 그 변동에 의한 잡음을 방지할 수도 있다.

Claims

선국 데이타 및 클럭 신호를 발생하는 마이크로컴퓨터와, 상기 클럭 신호에 동기한 선국 데이타가 공급되어서 희망하는 방송 주파수에 동조하는 동조 수단과, 상기 동조 수단이 선국중인가 아닌가를 검출하는 검출 회로와 이 검출 회로의 출력에 의해 상기 동조 수단의 선국 동작이 종료하였을때 상기 마이크로컴퓨터의 클럭 신호의 발생을 자동적으로 정지시키는 스위칭 회로로 형성되는 것을 특징으로 하는 수신기.