JP2786028B2 - Erroneous write protection circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は誤書き込み防止回路に関
し、特に不揮発性半導体記憶装置例えば紫外線消去型Ｅ
Ｐ−ＲＯＭの誤書き込み防止回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an erroneous write protection circuit, and more particularly to a nonvolatile semiconductor memory device such as an ultraviolet erasing type E.
The present invention relates to a P-ROM erroneous write prevention circuit.
【０００２】[0002]
【従来の技術】従来の紫外線消去型ＥＰ−ＲＯＭを、図
３に示す。図４は図３の従来の紫外線消去型ＥＰ−ＲＯ
Ｍにおけるプログラム時の動作波形図である。2. Description of the Related Art A conventional ultraviolet erasing EP-ROM is shown in FIG. FIG. 4 shows the conventional ultraviolet erasing EP-RO of FIG.
FIG. 9 is an operation waveform diagram at the time of programming in M.
【０００３】この紫外線消去型ＥＰ−ＲＯＭは、図３に
示すように、半導体記憶部（以下、メモリセルと称す）
１，２，３，４と、メモリセル１と２又はメモリセル３
と４のどちらかを選択するデコーダ回路９，１０と、プ
ログラム時に選択されたメモリセルのゲートへ高電圧を
発生し印加する回路（以下、チャージポンプと称す）１
１，１２と、チャージポンプ１１，１２の電源として使
用するＶpp端子との接続を電気的に行なうＰチャネルト
ランジスタ即ちスイッチ７，８と、プログラム時に選択
されたメモリセルのゲート（以下ワード線と称す）の高
電圧がデコーダ９，１０へ印加されないように高電圧を
カットするＮチャネルディプレッショントランジスタ
５，６を有する。As shown in FIG. 3, the ultraviolet erasing type EP-ROM has a semiconductor memory (hereinafter, referred to as a memory cell).
1, 2, 3, 4 and memory cells 1 and 2 or memory cell 3
And 4, and a circuit (hereinafter referred to as a charge pump) 1 for generating and applying a high voltage to the gate of the memory cell selected at the time of programming.
P-channel transistors or switches 7 and 8 for electrically connecting the Vpp terminals 1 and 12 used as the power supplies of the charge pumps 11 and 12, and the gates of the memory cells selected during programming (hereinafter referred to as word lines). N-channel depletion transistors 5 and 6 that cut off the high voltage so that the high voltage is not applied to the decoders 9 and 10.
【０００４】又、プログラム時、メモリセルのドレイン
（以下データ線と称す）へ書き込みデータによっ高電圧
を印加するか、高電圧を印加しないかを制御する回路
（以下書き込み回路１３，１４と称す）を有する。この
書き込み回路１３，１４は外部信号ＰＧＭで制御され
る。Further, at the time of programming, a circuit (hereinafter referred to as write circuits 13 and 14) for controlling whether a high voltage is applied to a drain (hereinafter referred to as a data line) of a memory cell in accordance with write data according to write data. ). The write circuits 13 and 14 are controlled by an external signal PGM.
【０００５】又、メモリセル２のプログラム終了後、メ
モリセル１へのプログラムが始められるまでの間に誤書
き込み防止回路４１が働く。この誤書き込み防止回路４
１は外部信号ＰＧＭを入力とするインバータ１６と、こ
のインバータ１６の出力信号を遅らせる抵抗２０と容量
２１とが接続され、抵抗２０と容量２１で遅れた信号は
インバータ１７へ入力される。インバータ１７の出力信
号はＮＡＮＤゲート１８の一方へ入力され、ＮＡＮＤゲ
ート１８の他方は外部信号ＰＧＭが入力される。After the programming of the memory cell 2 is completed, the erroneous write prevention circuit 41 operates until the programming of the memory cell 1 is started. This erroneous write prevention circuit 4
Reference numeral 1 denotes an inverter 16 that receives an external signal PGM, a resistor 20 and a capacitor 21 that delay the output signal of the inverter 16, and a signal delayed by the resistor 20 and the capacitor 21 is input to the inverter 17. The output signal of the inverter 17 is input to one of the NAND gates 18, and the other of the NAND gate 18 is input with the external signal PGM.
【０００６】インバータ１８の出力信号はインバータ１
９へ入力され、インバータ１９の出力信号は、高電圧カ
ット用のトランジスタ５，６のゲートへ入力されると同
時に、電圧のレベルを変換するレベルシフタ１５へ入力
される。レベルシフタ１５の出力信号はスイッチ用トラ
ンジスタ７，８のゲートへ入力される構成を有してい
る。[0006] The output signal of the inverter 18 is the inverter 1
9 and the output signal of the inverter 19 is input to the gates of the high-voltage cutting transistors 5 and 6, and at the same time, to the level shifter 15 that converts the voltage level. The output signal of the level shifter 15 is input to the gates of the switching transistors 7 and 8.
【０００７】図４のプログラム時の動作波形図を参照
し、図３の従来の紫外線消去型ＥＰ−ＲＯＭの説明をす
る。The conventional ultraviolet erasing EP-ROM shown in FIG. 3 will be described with reference to an operation waveform diagram at the time of programming shown in FIG.
【０００８】デコーダ１０が選択され（ｔ０の時）、電
源電圧レベル（以下Ｖccレベルと称す）がＮチャネルデ
ィプレッショントランジスタ６のソースへ印加される。
この時、Ｎチャネルディプレッショントランジスタ６の
ゲートレベルはＶccレベルであり、ワード線ＣはＶccレ
ベルとなる。The decoder 10 is selected (at t0), and the power supply voltage level (hereinafter referred to as Vcc level) is applied to the source of the N-channel depletion transistor 6.
At this time, the gate level of the N-channel depletion transistor 6 is at the Vcc level, and the word line C is at the Vcc level.
【０００９】次にｔ１の時、外部信号ＰＧＭが接地レベ
ル（ＧＮＤレベルと称す）となり、接続点ＥもＧＮＤレ
ベルとなる。Next, at time t1, the external signal PGM becomes the ground level (referred to as GND level), and the connection point E also becomes the GND level.
【００１０】接続点ＥがＧＮＤレベルになることによ
り、Ｎチャネルディプレッショントランジスタ６のゲー
ト及びレベルシフタ１５の出力がＧＮＤレベルとなる。
レベルシフタ１５の出力がＧＮＤレベルとなることによ
り、Ｐチャネルトランジスタ８がＯＮとなり、チャージ
ポンプ１２が動作を始め、ワード線Ｃは高電圧となる。
この時、書き込み回路１３が動作を始め、データ線Ａへ
高電圧（約８Ｖ前後）を印加するためのデータが外部か
ら入力された場合、メモリセル２へ外部からのデータ情
報が書き込まれる（メモリセル２の閾値レベルが８〜９
Ｖになる）。When the connection point E goes to the GND level, the gate of the N-channel depletion transistor 6 and the output of the level shifter 15 go to the GND level.
When the output of the level shifter 15 goes to the GND level, the P-channel transistor 8 turns on, the charge pump 12 starts operating, and the word line C goes to a high voltage.
At this time, when the write circuit 13 starts operating and data for applying a high voltage (approximately 8 V) to the data line A is externally input, external data information is written to the memory cell 2 (memory). Cell 2 has a threshold level of 8 to 9
V).
【００１１】外部信号ＰＧＭがＶccレベルとなりプログ
ラム終了となった時（ｔ２の時）、書き込み回路１３が
動作を止め、データ線Ａへ高電圧を印加しなくなる。こ
の時抵抗２０と容量２１のディレイ回路のため接続点Ｅ
は、ＧＮＤレベルの状態であり、ワード線Ｃはｔ１〜ｔ
２と同じ状態で高電位が保持され、メモリセル２はＯＮ
状態であるため、データ線Ａはメモリセル２によってデ
ィスチャージされる。When the external signal PGM goes to the Vcc level and the program ends (at time t2), the write circuit 13 stops operating and the high voltage is not applied to the data line A. At this time, the connection point E due to the delay circuit of the resistor 20 and the capacitor 21 is used.
Is at the GND level, and the word line C is at t1 to t.
2, the high potential is held in the same state as the memory cell 2, and the memory cell 2 is turned on.
In this state, the data line A is discharged by the memory cell 2.
【００１２】外部信号ＰＧＭがＶccレベルとなった後、
抵抗２０と容量２１とによるディレイ回路のディレイ値
分、接続点Ｄが遅れてＶccレベルとなる（ｔ３の時）。After the external signal PGM becomes the Vcc level,
The connection point D is delayed to the Vcc level by the delay value of the delay circuit formed by the resistor 20 and the capacitor 21 (at time t3).
【００１３】接続点ＤがＶccレベルとなると、接続点Ｅ
もＶccレベルとなる。接続点ＥがＶccレベルとなること
により、レベルシフタ１５の出力が高電位（Ｖpp端子と
同じレベル）となり、Ｐチャネルトランジスタ８がＯＦ
Ｆとなり、チャージポンプ１２が動作を止めると同時
に、Ｎチャネルディプレッショントランジスタ６のゲー
トがＶccレベルとなることにより、ワード線Ｃの電荷が
デコーダ１０側へ流れ込み、ワード線ＣはＶccレベルと
なる。ワード線ＣがＶccレベルとなることにより、メモ
リセル２がＯＦＦとなり、データ線Ａのディスチャージ
を止める。When the connection point D reaches the Vcc level, the connection point E
Also at the Vcc level. When the connection point E is at the Vcc level, the output of the level shifter 15 becomes high potential (the same level as the Vpp terminal), and the P-channel transistor 8 is turned off.
At F, the charge pump 12 stops operating and at the same time, the gate of the N-channel depletion transistor 6 goes to the Vcc level, so that the charge of the word line C flows to the decoder 10 side, and the word line C goes to the Vcc level. . When the word line C goes to the Vcc level, the memory cell 2 is turned off, and the discharge of the data line A is stopped.
【００１４】この時、抵抗２０と容量２１のディレイ回
路のディレイ値が小さい場合、データ線Ａの電荷は、メ
モリセル２によるディスチャージが充分行なえない。そ
のため、データ線Ａが高電位の状態（約７〜８Ｖ）（ｔ
３〜ｔ４の間）で保持され、次のアドレスが入力されデ
コーダ９が選択された場合、前記で説明した動作と同じ
タイミングでメモリセル１が選択される（ｔ４の時）。At this time, if the delay value of the delay circuit including the resistor 20 and the capacitor 21 is small, the charge of the data line A cannot be sufficiently discharged by the memory cell 2. Therefore, the data line A is in a high potential state (about 7 to 8 V) (t
When the next address is input and the decoder 9 is selected, the memory cell 1 is selected at the same timing as the operation described above (at time t4).
【００１５】この時、ワード線Ｂは電源電圧が印加され
ているので、メモリセル１がＯＮ状態となり、データ線
Ａの電荷がメモリセル１によってディスチャージされ
る。しかし、メモリセル１のゲートレベルはＶccレベル
なので電流を流せる能力が小さく、データ線Ａの電荷は
充分にディスチャージされない（データ線Ａは高電位の
状態がつづく）。この状態で、外部信号ＰＧＭがＧＮＤ
レベルとなり（ｔ５の時）、ワード線Ｂが上記で説明し
た動作と同じタイミングで高電位となる。At this time, since the power supply voltage is applied to the word line B, the memory cell 1 is turned on, and the charge of the data line A is discharged by the memory cell 1. However, since the gate level of the memory cell 1 is at the Vcc level, the ability to allow current to flow is small, and the electric charge of the data line A is not sufficiently discharged (the data line A is kept at a high potential state). In this state, the external signal PGM is set to GND.
Level (at time t5), and the word line B becomes high potential at the same timing as the operation described above.
【００１６】この時、メモリセル１のゲート（ワード線
Ｂ）及びドレイン（データ線Ａ）のレベルは高電位の状
態なので、書き込み回路１３に入力されるデータにかか
わらず、メモリセル１への書き込みが行なわれる。At this time, since the level of the gate (word line B) and drain (data line A) of the memory cell 1 is in a high potential state, writing to the memory cell 1 is performed irrespective of data input to the writing circuit 13. Is performed.
【００１７】[0017]
【発明が解決しようとする課題】この図３の従来の紫外
線消去型ＥＰ−ＲＯＭの誤書き込み防止回路４１はプロ
グラム終了後（外部信号ＰＧＭがＶccレベルとたった
時）、ワード線を高電圧の状態で保持するため、抵抗２
０と容量２１とのディレイ回路を使用しているが、抵抗
２０と容量２１との抵抗値，容量値が拡散時小さくなっ
た時、又は電源電圧を高くした時、抵抗２０と容量２１
とのディレイ回路のディレイ値が小さくなる。After the program is completed (when the external signal PGM is at the Vcc level), the word line of the conventional ultraviolet erasing type EP-ROM shown in FIG. To maintain the state, the resistance 2
Although the delay circuit of 0 and the capacitor 21 is used, when the resistance value and the capacitance value of the resistor 20 and the capacitor 21 are reduced during diffusion or when the power supply voltage is increased, the resistor 20 and the capacitor 21 are used.
And the delay value of the delay circuit becomes smaller.
【００１８】ディレイ値が小さくなった場合、プログラ
ム終了後、ワード線を高電圧の状態で保持する時間が短
かくなり、書き込み終了後のデータ線のディスチャージ
が充分行なえない。ディスチャージが充分行なえなかっ
たデータ線に接続するデータ情報を書き込んでいないメ
モリセルが次のアドレスで選択され、ワード線が高電位
になった時、データ情報を書き込んでいないメモリセル
のデータ線が高電位及びワード線が高電位と書き込みの
条件が整い、書き込みを行なわないデータが外部から入
力されたにもかかわらず、書き込まれてしまい、誤書き
込みが発生するという問題点がある。When the delay value becomes small, the time for holding the word line in a high voltage state after the program is completed becomes short, and the data line cannot be sufficiently discharged after the write is completed. When a memory cell to which data information is not written is connected to a data line to which discharge has not been sufficiently performed and is selected at the next address, and the word line becomes high potential, the data line of the memory cell to which data information is not written becomes high. There is a problem in that the potential and the word line are set to a high potential and the conditions for writing are set, and data to be written is not written even though it is input from the outside, resulting in erroneous writing.
【００１９】本発明の目的は、このような問題点を解決
し、誤書き込みが発生しないようにした誤書き込み防止
回路を提供することにある。An object of the present invention is to provide an erroneous write prevention circuit which solves such a problem and prevents erroneous write.
【００２０】[0020]
【課題を解決するための手段】そのため、本発明は、プ
ログラム時書き込みを示す外部信号に同期して、アドレ
ス選択されたメモリセルのゲートが接続されたワード線
に高電圧を印加および放電する制御を行い、次アドレス
選択のメモリセルの誤書き込みをプログラム時に防止す
る誤書き込み防止回路において、メモリセルのドレイン
を接続しアドレス選択されるデータ線を全て入力接続し
これらデータ線のうちアドレス選択されたデータ線にプ
ログラム時書き込みデータに対応して印加された高電圧
が基準電圧以下に放電されたことを感知しその感知信号
を出力する差動増幅器と、前記誤書き込みをプログラム
時に防止する前記データ線の放電レベルを前記基準電圧
として生成する基準電圧生成回路と、前記外部信号に対
応して前記ワード線に高電圧を印加しこの高電圧をプロ
グラム後に前記感知信号に対応して放電する制御を行う
制御信号を出力する論理回路とを備えている。For Means for Solving the Problems] As the present invention is flop
Address in synchronization with an external signal indicating programming
Word line to which the gate of the selected memory cell is connected
Control to apply and discharge high voltage to the next address
Prevent erroneous writing of selected memory cells during programming
Erroneous write protection circuit
And input connection of all data lines to be selected.
Of these data lines, select the data line whose address is selected.
High voltage applied corresponding to write data during programming
Is detected below the reference voltage
A differential amplifier for outputting, programming the erroneous write
Prevent the discharge level of the data line from the reference voltage
A reference voltage generating circuit for generating a pair to the external signal
In response, a high voltage is applied to the word line, and the high voltage is applied to the word line.
Control is performed in response to the sensing signal
And a logic circuit for outputting a control signal.
【００２１】[0021]
【実施例】図１は本発明の一実施例の誤書き込み防止回
路を含むメモリの回路図、図２は図１の各部の動作を示
す波形図である。FIG. 1 is a circuit diagram of a memory including an erroneous write protection circuit according to one embodiment of the present invention, and FIG. 2 is a waveform diagram showing the operation of each section in FIG.
【００２２】図１，図２において、本実施例は、図３の
従来例の誤書き込み防止回路４１と異なり、誤書き込み
防止回路４０のように、電源電圧とＧＮＤレベルとの間
に抵抗２７，２８を直列に接続し、抵抗２７と抵抗２８
の接続点ＩをＮチャネルトランジスタ２６のゲートへ入
力とする。In FIG. 1 and FIG. 2, this embodiment is different from the prior art erroneous write prevention circuit 41 of FIG. 28 are connected in series, and a resistor 27 and a resistor 28 are connected.
Is input to the gate of the N-channel transistor 26.
【００２３】又、ソースをＶccレベルへ接続し、ゲート
とドレインをＮチャネルトランジスタ２６のドレインへ
接続するＰチャネルトランジスタ２５とＰチャネルトラ
ンジスタ２４は、カレントミラー構成とし、Ｐチャネル
トランジスタ２５及びＰチャネルトランジスタ２４の２
つのトランジスタの大きさは同じ大きさとする。[0023] Further, a source connected to the Vcc level, the P-channel transistor 25 and P-channel transistors 2 4 connecting the gate and drain to the drain of the N-channel transistor 26, a current mirror configuration, the P-channel transistor 25 and P-channel 2 of the transistor 2 4
The size of the two transistors is the same.
【００２４】又、ソースをＧＮＤレベルへ接続し、ゲー
トをデータ線へ接続し、さらにドレインをＰチャネル２
４のドレインへ接続するＮチャネルトランジスタ２２，
２３と、Ｎチャネルトランジスタ２６は、同じトランジ
スタのサイズとする。Further, the source is connected to the GND level, the gate is connected to the data line, and the drain is connected to the P-channel 2.
N-channel transistor 22 connected to the drain of
23 and the N-channel transistor 26 have the same transistor size.
【００２５】接続点Ｆは、外部信号ＰＧＭが入力される
ＮＡＮＤ回路２９へ入力され、ＮＡＮＤ回路２９の出力
信号はインバータ３０へ入力される。このインバータ３
０の出力は、図３の従来例の接続点Ｅと同じ働きをす
る。The connection point F is input to the NAND circuit 29 to which the external signal PGM is input, and the output signal of the NAND circuit 29 is input to the inverter 30. This inverter 3
The output of 0 has the same function as the conventional connection point E of FIG.
【００２６】その他、本実施例（図１）の誤書き込み回
路４０以外の回路及び動作は、図３の従来例と同じであ
る。Other circuits and operations other than the erroneous write circuit 40 of the present embodiment (FIG. 1) are the same as those of the conventional example of FIG.
【００２７】本実施例の誤書き込み回路の接続点Ｉの電
圧は、Ｖccレベル×｛抵抗２８の抵抗値／（抵抗２８の
抵抗値＋抵抗２７の抵抗値）｝となり、本実施例では、
１．５Ｖになるように抵抗２８，２７を設定する。The voltage at the connection point I of the erroneous write circuit of this embodiment is Vcc level × {resistance value of resistor 28 / (resistance value of resistor 28 + resistance value of resistor 27)}.
The resistances 28 and 27 are set to 1.5V.
【００２８】次に、本実施例の不揮発性半導体記憶装置
の誤書き込み防止回路の動作を、図２の各接続点の動作
を示す波形図を参照し説明する。Next, the operation of the erroneous write protection circuit of the nonvolatile semiconductor memory device according to the present embodiment will be described with reference to the waveform diagram of FIG.
【００２９】デコーダ１０が選択され（ｔ０の時）、Ｖ
ccレベルがＮチャネルディプレッショントランジスタ６
のソースへ印加される。この時、Ｎチャネルディプレッ
ショントランジスタ６のゲートレベルはＶccレベルであ
り、ワード線ＣはＶccレベルとなる。When the decoder 10 is selected (at time t0), V
cc level is N channel depletion transistor 6
To the source. At this time, the gate level of the N-channel depletion transistor 6 is at the Vcc level, and the word line C is at the Vcc level.
【００３０】次にｔ１の時、外部信号ＰＧＭがＧＮＤベ
ベルとなり、接続点ＨもＧＮＤレベルとなる。接続点Ｈ
がＧＮＤレベルになることにより、Ｎチャネルディプレ
ッショントランジスタ６のゲート及びレベルシフタ１５
の出力が、ＧＮＤレベルとなる。レベルシフタ１５の出
力がＧＮＤレベルとなることにより、Ｐチャネルトラン
ジスタ８がＯＮとなり、チャージポンプ１２が動作を始
め、ワード線Ｃは高電圧となる。Next, at time t1, the external signal PGM becomes the GND bevel, and the connection point H also becomes the GND level. Connection point H
To the GND level, the gate of the N-channel depletion transistor 6 and the level shifter 15
Becomes the GND level. When the output of the level shifter 15 goes to the GND level, the P-channel transistor 8 turns on, the charge pump 12 starts operating, and the word line C goes to a high voltage.
【００３１】この時、書き込み回路１３が動作を始め、
データ線Ａへ高電圧（約８Ｖ前後）を印加するためのデ
ータが外部から入力された場合、メモリセル２へ外部か
らのデータ情報が書き込まれる（メモリセル２の閾値レ
ベルが８〜９Ｖになる）。At this time, the write circuit 13 starts operating,
When data for applying a high voltage (approximately 8 V) to the data line A is externally input, external data information is written to the memory cell 2 (the threshold level of the memory cell 2 becomes 8 to 9 V). ).
【００３２】また、Ｎチャネルトランジスタ２２，２
３，２６とＰチャネルトランジスタ２４，２５とで差動
増幅器を構成しているため、接続点Ｉのレベル１．５Ｖ
よりデータ線Ａが高電位（約８Ｖ前後）で高いレベルと
なっているので、接続点ＦはＧＮＤレベルとなる。The N-channel transistors 22 and 2
3 and 26 and the P-channel transistors 24 and 25 constitute a differential amplifier.
Since the data line A is at a higher level at a higher potential (about 8 V), the connection point F is at the GND level.
【００３３】外部信号ＰＧＭがＶccレベルとなりプログ
ラム終了となった時（ｔ２の時）、書き込み回路１３が
動作を止め、データ線Ａへ高電圧を印加しなくなる。こ
の時、接続点Ｆはデータ線Ａが高電位であるため、ＧＮ
Ｄレベルが出力され、接続点ＨもＧＮＤレベルであり、
ワード線Ｃはｔ１〜ｔ２と同じ状態で高電位が保持さ
れ、メモリセル２はＯＮ状態のため、データ線Ａはメモ
リセル２によってディスチャージされる。When the external signal PGM becomes the Vcc level and the program ends (at time t2), the writing circuit 13 stops operating and the high voltage is not applied to the data line A. At this time, since the data line A is at a high potential, the connection point F
D level is output, and the connection point H is also at GND level,
The word line C is kept at the high potential in the same state as t1 to t2, and the data line A is discharged by the memory cell 2 because the memory cell 2 is in the ON state.
【００３４】データ線Ａがメモリセル２によってディス
チャージされ、データ線Ａのレベル＜接続点Ｉのレベル
１．５Ｖの状態までデータ線Ａのレベルが低くなった時
（ｔ３の時）、接続点ＦはＶccレベルとなり、接続点Ｈ
もＶccレベルとなる。接続点ＨがＶccレベルとなること
により、レベルシフタ１５の出力が高電位（Ｖpp端子と
同じレベル）となり、Ｐチャネルトランジスタ８がＯＦ
Ｆとなり、チャージポンプ１２が動作を止めると同時
に、Ｎチャネルディプレッショントランジスタ６のゲー
トがＶccレベルとなることにより、ワード線Ｃの電荷が
デコーダ１０側へ流れ込み、ワード線ＣはＶccレベルと
なる。When the data line A is discharged by the memory cell 2 and the level of the data line A becomes lower than the level of the data line A <the level of 1.5 V at the connection point I (at t3), the connection point F Becomes the Vcc level, and the connection point H
Also at the Vcc level. When the connection point H goes to the Vcc level, the output of the level shifter 15 becomes a high potential (the same level as the Vpp terminal), and the P-channel transistor 8 is turned off.
At F, the charge pump 12 stops operating and at the same time, the gate of the N-channel depletion transistor 6 goes to the Vcc level, so that the charge of the word line C flows to the decoder 10 side, and the word line C goes to the Vcc level. .
【００３５】ワード線ＣがＶccレベルとなることによ
り、メモリセル２がＯＦＦとなり、データ線Ａのディス
チャージを止める。又、この時のデータ線Ａのレベルは
接続点Ｉのレベル１．５Ｖより小さいレベルとなってい
る。When the word line C goes to the Vcc level, the memory cell 2 is turned off, and the discharge of the data line A is stopped. At this time, the level of the data line A is lower than the level 1.5 V of the connection point I.
【００３６】次のアドレスが入力されデコーダ９が選択
された場合、前記で説明した動作と同じタイミングでメ
モリセル１が選択されＯＮする（ｔ４）。When the next address is input and the decoder 9 is selected, the memory cell 1 is selected and turned on at the same timing as the operation described above (t4).
【００３７】メモリセル１が選択されデータ線Ａのレベ
ルはＧＮＤレベル近傍となり、前記で説明した動作と同
じタイミングでワード線Ｂが高電位になる（ｔ５）。When the memory cell 1 is selected, the level of the data line A becomes close to the GND level, and the word line B becomes high potential at the same timing as the operation described above (t5).
【００３８】この時、書き込み回路１３が動作を始め、
データ線Ａへ高電圧を印加しないためのデータが外部か
ら入力された場合、メモリセル１のワード線Ｂは高電
位，データ線ＡはＧＮＤレベル近傍のため、メモリセル
１への書き込み条件が成立しないため、メモリセル１へ
の誤書き込みはない。At this time, the write circuit 13 starts operating,
When data for not applying a high voltage to the data line A is input from outside, the word line B of the memory cell 1 has a high potential and the data line A is near the GND level, so that the condition for writing to the memory cell 1 is satisfied. Therefore, there is no erroneous write to the memory cell 1.
【００３９】[0039]
【発明の効果】以上説明したように、本発明は、従来の
誤書き込み防止回路のようにディレイ回路を設けディレ
イ回路のディレイ値分だけデータ線の放電を行なうので
はなく、抵抗による基準電圧生成を行い、この基準電圧
以下までデータ線の放電を行なう回路を設けることによ
り、プログラム時のメモリセルへの誤書き込みが無くな
るという効果を有している。As described above, according to the present invention, instead of providing a delay circuit and discharging the data line by the delay value of the delay circuit as in the conventional erroneous write protection circuit, a reference voltage is generated by a resistor. By providing a circuit for discharging the data line to the reference voltage or lower, there is an effect that erroneous writing to the memory cell at the time of programming is eliminated.
【００４０】尚本発明は、紫外線消去型ＥＰ−ＲＯＭの
メモリセルに対して説明を行ったが、電気的消去型ＥＰ
−ＲＯＭのメモリセルに対しても同じ効果が得られる。Although the present invention has been described with respect to the memory cell of the ultraviolet erasing type EP-ROM, the electric erasing type EP-ROM is described.
The same effect can be obtained for a memory cell of a ROM.
【図１】本発明の一実施例の誤書き込み防止回路を含む
メモリの回路図である。FIG. 1 is a circuit diagram of a memory including an erroneous write protection circuit according to one embodiment of the present invention.
【図２】図１の各部の動作を示す波形図である。FIG. 2 is a waveform chart showing the operation of each unit in FIG.
【図３】従来の誤書き込み防止回路を含むメモリの回路
図である。FIG. 3 is a circuit diagram of a memory including a conventional erroneous write protection circuit.
【図４】図３の各部の動作を示す波形図である。FIG. 4 is a waveform chart showing an operation of each unit in FIG. 3;
１，２，３，４ 紫外線消去型ＥＰ−ＲＯＭのメモリ
セル ５，６ Ｎチャネルディプレッショントランジスタ ７，８，２４，２５ Ｐチャネル電界効果トランジス
タ ９，１０ デコーダ回路 １１，１２ チャージポンプ １３，１４ 書き込み回路 １５ レベルシフタ １６，１７，１９，３０ インバータ ２０，２７，２８ 抵抗体 ２１ 容量 １８，２９ ＮＡＮＤ回路 ２２，２３，２６ Ｎチャネル電界効果トランジスタ Ｖcc 電源電位 Ｖpp 書き込み用高レベル電位 ＰＧＭ 書き込み用外部信号 ４０，４１ 誤書き込み防止回路 データ 外部から入力される情報信号1,2,3,4 ultraviolet erasable EP-ROM memory cell 5, 6 N-channel depletion transistor 7,8,24,25 P-channel field effect transistors 9 and 10 write decoder circuits 11 and 12 charge pump 13 Circuit 15 Level shifter 16, 17, 19, 30 Inverter 20, 27, 28 Resistor 21 Capacitor 18, 29 NAND circuit 22, 23, 26 N-channel field-effect transistor Vcc Power supply potential Vpp High-level potential for writing PGM External signal for writing 40 , 41 Erroneous write protection circuit Data Information signal input from outside
Claims (1)
同期して、アドレス選択されたメモリセルのゲートが接
続されたワード線に高電圧を印加および放電する制御を
行い、次アドレス選択のメモリセルの誤書き込みをプロ
グラム時に防止する誤書き込み防止回路において、 メモリセルのドレインを接続しアドレス選択されるデー
タ線を全て入力接続しこれらデータ線のうちアドレス選
択されたデータ線にプログラム時書き込みデータに対応
して印加された高電圧が基準電圧以下に放電されたこと
を感知しその感知信号を出力 する差動増幅器と、前記誤書き込みをプログラム時に防止する前記データ線
の放電レベルを前記基準電圧として 生成する基準電圧生
成回路と、前記外部信号に対応して前記ワード線に高電圧を印加し
この高電圧をプログラム後に前記感知信号に対応して放
電する制御を行う制御信号を出力 する論理回路とを備え
たことを特徴とする誤書き込み防止回路。1. An external signal indicating write at the time of programming is provided.
Synchronously, the gate of the addressed memory cell is
Control to apply and discharge high voltage to the connected word line
Erroneous programming of the memory cell of the next address selection.
In an erroneous write prevention circuit that prevents data at the time of programming, the drain of the memory cell is connected to
Input lines, and select an address among these data lines.
Supports write data during programming on selected data line
The applied high voltage was discharged below the reference voltage
And a differential amplifier for sensing the error and outputting the sensing signal, and the data line for preventing the erroneous writing during programming.
A reference voltage generating circuit for generating a discharge level of the reference voltage as the reference voltage, and applying a high voltage to the word line in response to the external signal.
After programming, release this high voltage in response to the sensing signal.
And a logic circuit for outputting a control signal for controlling powering.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19334691A JP2786028B2 (en) | 1991-08-02 | 1991-08-02 | Erroneous write protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19334691A JP2786028B2 (en) | 1991-08-02 | 1991-08-02 | Erroneous write protection circuit |
Publications (2)
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|---|---|
| JPH0536290A JPH0536290A (en) | 1993-02-12 |
| JP2786028B2 true JP2786028B2 (en) | 1998-08-13 |
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Family Cites Families (1)
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|---|---|---|---|---|
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-
1991
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