JP2778276B2 - 逐次比較型ａ／ｄ変換装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は逐次変換型Ａ／Ｄ変換装
置に関する。

【０００２】

【従来の技術】図６は従来の逐次比較型Ａ／Ｄ変換装置
の構成を示すブロック図である。図６においてＡ／Ｄ変
換装置601 は10ビットＡ／Ｄ変換装置であり、このＡ／
Ｄ変換装置601 はマルチプレクサ102 、サンプルホール
ド103 、10ビットＤ／Ａ変換器104 、比較器105 、変換
結果格納レジスタ109 、制御部610 、アナログ入力端子
ＡＩＮ０〜ＡＩＮ７、変換基準電位入力端子ＶＲＥＦ及
び変換終了信号出力端子ＥＯＣにより構成される。

【０００３】制御部610 は比較器105 の出力信号664 を
入力とし、アナログ入力端子の選択信号667,668,669 、
サンプルホールド信号665 、タイミング信号666 及び変
換終了信号ＥＯＣを出力する逐次比較型Ａ／Ｄ変換制御
部である。

【０００４】マルチプレクサ102 は制御部610 から出力
されたアナログ入力端子選択信号667,668,669 により、
アナログ入力端子ＡＩＮ０〜ＡＩＮ７のうちの１つを選
択し、その端子電位を信号661 に出力する。アナログ入
力端子選択信号667,668,669と選択されるアナログ入力
端子との関係を下記表１に示す。

【０００５】サンプルホールド１０３ は制御部６１０
から出力されるサンプルホールド信号６６５ が
“Ｈ”の期間中信号６６１ の電位をサンプル、“Ｌ”
の期間中は“Ｈ”の期間中にサンプルした電位をホール
ドする。サンプルホールド１０３はサンプルホールドの
結果を信号６６２ に出力する。Ｄ／Ａ変換器１０４は
制御部６１０ から出力される１０ビットデータ６５０
のディジタル値をＤ／Ａ変換し、得られたアナログ値
を信号６６３ に出力する１０ビット分解能をもつＤ／
Ａ変換器である。Ｄ／Ａ変換器１０４ は変換基準電位
ＶＲＥＦを基準にして変換を行い、１０ビットデータ６
５０ が３ＦＦＨのときにＶＲＥＦと同電位を、また０
００Ｈのときに接地電位を出力する。比較器１０５ は
第１の入力信号６６２ と第２の入力信号６６３ とを
比較して、信号６６２ の電位が信号６６３ の電位よ
り大きい場合は、信号６６４ を“Ｈ”にし、それ以外
の場合は“Ｌ”とする。変換結果格納レジスタ１０９
は、タイミング信号６６６が“Ｈ”の期間中、１０ビッ
トデータ６５０ を内部レジスタにとり込み、“Ｌ”の
期間中、とり込んだデータを保持する。変換結果格納レ
ジスタ１０９はその保持内容をＡ／Ｄ変換装置６０１
の外部に読み出すことが可能である。

【０００６】

【表１】

【０００７】次に、Ａ／Ｄ変換装置601 の変換動作につ
いて、先ず図７を参照して説明する。図７はＡ／Ｄ変換
装置601 の逐次変換動作の一例を示すタイミングチャー
ト図である。図７においてＣＬＫは制御部610 内部のク
ロック信号である。Ａ／Ｄ変換装置601 は１回の変換を
期間〜期間(11)のＣＬＫ11周期の期間で行う。期間
はアナログ入力信号のサンプル期間である。期間にお
いてアナログ入力端子選択信号667,668,669 はいずれも
“Ｌ”、サンプルホールド信号665 は“Ｈ”のため、マ
ルチプレクサ102 は表１に従いアナログ入力端子ＡＩＮ
０を選択し、それを受けてサンプルホールド103 はアナ
ログ入力端子ＡＩＮ０の電位をサンプリングする。以
後、期間から(11)では、サンプルホールド信号665 は
“Ｌ”となるため、サンプルホールド103は期間でサ
ンプルした電位をホールドする。

【０００８】期間から(11)は逐次変換動作を行う期間
で、帰還回路としてのＤ／Ａ変換器104 の出力電位663
とサンプルホールド103 からの出力電位662 とが一致す
るようにＤ／Ａ変換器104 の入力データ650 を最上位ビ
ットから順に１ビットずつ比較設定し、これを最下位ビ
ットまで繰り返している。

【０００９】逐次比較動作について説明すると、期間
において、制御部610 は入力データ650 の最上位ビット
をセットし、その他のビットをリセットする。入力デー
タ650 をうけてＤ／Ａ変換器104 は変換基準電位ＶＲＥ
Ｆの１／２のレベルを出力する。比較器105 は第１の入
力信号662の電位と、第２の入力信号663 の電位とを比
較し、比較結果を信号664 に出力する。信号664 は第１
の入力信号662 の電位が第２の入力信号663 の電位以上
の場合は“Ｈ”を出力し、それ以外の場合は“Ｌ”を出
力する。制御部610 は比較器105 の出力信号664 が
“Ｈ”のとき、入力データ650 の最上位ビットはセット
したままに、信号664 が“Ｌ”のとき、入力データ650
の最上位ビットをリセットする。図７においては、期間
での比較器105 の出力信号664 が“Ｈ”となるため、
入力データ650の最上位ビットはセットされたままとな
る。

【００１０】次に、期間において、制御部610 は入力
データ650の最上位ビットを保持したまま、入力データ
のビット８をセットする。入力データ650 をうけて、Ｄ
／Ａ変換器104 の出力電位663 は変化する。以後、期間
と同様に、サンプルホールド103 の出力電位662 とＤ
／Ａ変換器104 の出力電位663 とを比較し、この比較結
果よりビット８のセット又はリセットを行う。図７に示
すように、比較器105の出力信号664 が“Ｌ”となるた
め、入力データ650 のビット８はリセットされる。以
後、期間〜(11)においても同様に逐次比較を繰り返
し、最終的に期間(11)でのサンプルホールド103 の出力
電位662 と、Ｄ／Ａ変換器104 の出力電位663 との比較
結果より入力データ650 の最下位ビットが決定し、１回
のＡ／Ｄ変換が終了する。変換終了に伴い、制御部610
は変換終了信号ＥＯＣ及び変換結果格納レジスタ109 の
書き込みタイミング信号を一定期間“Ｈ”とする。

【００１１】以上がＡ／Ｄ変換装置601 の１変換の動作
である。制御部610 は、１変換ごとにアナログ入力端子
選択信号667,668,669 を図８に示すように制御するた
め、表１に従い、アナログ入力端子ＡＩＮ０からＡＩＮ
７を順次変換する。

【００１２】次に、上述したＡ／Ｄ変換装置をマイコン
制御システムに搭載した場合について説明する。

【００１３】マイコン制御システムにおけるＡ／Ｄ変換
装置の主な役割は、制御対象の動作状態を示すアナログ
量をディジタル値に変換してマイコンに取り込むための
インターフェースとしての機能である。マイコン側では
取り込んだ動作状態を示すディジタル値から、制御対象
が制御通り動作しているかを判別し、制御通り動作して
いない場合は、制御対象への帰還制御を行う。

【００１４】マイコン側では以上説明したような一連の
処理を行うために、Ａ／Ｄ変換装置の変換終了信号ＥＯ
ＣによりＡ／Ｄ変換装置用の割り込み処理ルーチンを起
動し、図９のフローチャート図に示す処理をソフトウエ
アで行う。

【００１５】即ち、Ａ／Ｄ変換器をアクセスし（ステッ
プＳＴ１）、変換値を読み出し（ステップＳＴ２）、変
換値と予め設定してある許容値の上限及び下限と比較し
（ステップＳＴ３，４）、変換値が許容範囲内にあるか
否かを判別する。変換値が許容範囲内にある場合は、制
御が正常に行われているとみなし、制御対象に対する制
御をそのまま継続する（ステップＳＴ５）。変換値が許
容範囲外であった場合、制御を正常に戻すために、制御
対象に対して帰還制御を行う（ステップＳＴ６）。

【００１６】なお、本処理ルーチンは割り込み処理で行
われるため、マイコンでは図９の処理以外に割り込み分
岐処理及び割り込みからの復帰処理が伴う。

【００１７】

【発明が解決しようとする課題】しかしながら、通常の
マイコン制御に用いられる制御系は比較的安定であるた
め、制御量が許容値の範囲外となることはまれである。

【００１８】それにも拘らず、従来のＡ／Ｄ変換装置を
使用したマイコンシステムでは、上述のように、Ａ／Ｄ
変換終了時毎にマイコン側で図９に示す許容範囲内か否
かの判別を行う必要があった（ステップＳＴ３，４）。
そして、許容範囲内か否かの判別には、前述の如く、マ
イコン側で割り込み分岐処理、Ａ／Ｄ変換装置より変換
値の読み出し、変換値と許容値の比較及び割り込みから
の復帰処理が伴うため、これがマイコンでの他の処理を
妨げる要因となっていた。このためマイコンのみかけ上
の処理能力の低下をもたらしていた。

【００１９】また、従来のＡ／Ｄ変換装置では、各アナ
ログ入力信号に対するＡ／Ｄ変換の時間的間隔が１回の
変換時間とアナログ入力端子数の積により決定される。
例えば、図６の従来のＡ／Ｄ変換装置において、１回の
変換時間が20μｓであった場合、８本のアナログ入力端
子を有するため、各アナログ入力信号に対する変換の間
隔は 160μｓとなる。よって、このＡ／Ｄ変換装置を用
いたマイコン制御システムではアナログ入力信号の変化
に対する帰還処理の時間差が最悪で 160μｓとなってし
まう。このため、これ以上の高速応答を要求する分野の
制御対象に対しては、より高速のＡ／Ｄ変換装置を用意
しなければならなかった。しかし、高速のＡ／Ｄ変換装
置は高価であるため、マイコン制御システムのコスト上
昇をもたらすことになる。

【００２０】

【課題を解決するための手段】本発明に係る逐次比較型
Ａ／Ｄ変換装置は、外部から入力されるアナログ値を一
時蓄えるサンプルホールド回路と、Ｄ／Ａ変換器と、前
記サンプルホールド回路から出力するアナログ値とＤ／
Ａ変換器のアナログ出力値とを比較する比較器と、この
比較器が出力する比較結果から逐次比較値を生成する逐
次比較制御回路と、第１の比較値を生成する第１の比較
値生成手段と、第２の比較値を生成する第２の比較値生
成手段と、前記Ｄ／Ａ変換器の入力値として前記逐次比
較値、前記第１の比較値、及び前記第２の比較値のいず
れかを選択する選択手段とを有し、前記選択手段が前記
第１の比較値を前記Ｄ／Ａ変換器の入力に選択したとき
に前記サンプルホールド回路の出力及び前記Ｄ／Ａ変換
器の出力の比較結果より前記サンプルホールド回路の出
力が前記Ｄ／Ａ変換器の出力より大きいときには前記逐
次比較制御回路の逐次比較制御を続行し、小さいときに
は前記逐次比較制御回路の逐次比較制御を停止する手段
と、前記選択手段が前記第２の比較値を前記Ｄ／Ａ変換
器の入力に選択したときに前記サンプルホールド回路の
出力及び前記Ｄ／Ａ変換器の出力の比較結果よりサンプ
ルホールド回路の出力が前記Ｄ／Ａ変換器の出力より小
さいときには前記逐次比較制御回路の逐次比較制御を続
行し、大きいときには前記逐次比較制御回路の逐次比較
制御を停止する手段と、前記選択手段が前記逐次比較値
を前記Ｄ／Ａ変換器の入力に選択したときに前記逐次比
較制御回路の逐次比較制御を継続する手段とを有するこ
とを特徴とする。

【００２１】

【作用】本発明においては、第１及び第２の比較値とし
て、夫々上限値及び下限値を設定した場合に、選択手段
が、前記第１の比較値を前記Ｄ／Ａ変換器の入力に選択
したときに前記サンプルホールド回路の出力と前記Ｄ／
Ａ変換器の出力との比較結果から前記逐次比較制御回路
の逐次比較制御が停止され、前記第２の比較値を前記Ｄ
／Ａ変換器の入力に選択したときに前記サンプルホール
ド回路の出力と前記Ｄ／Ａ変換器の出力との比較結果か
ら前記逐次比較制御回路の逐次比較制御が停止され、前
記逐次比較値を前記Ｄ／Ａ変換器の入力に選択したとき
に前記逐次比較制御回路の逐次比較制御を継続する。

【００２２】このため、アナログ入力が許容範囲内か否
かをＡ／Ｄ変換装置の内部で判別することができる。こ
れにより、このＡ／Ｄ変換装置をマイコン制御システム
に使用した場合には、マイコン側で変換値の読み出し及
び許容値との比較を行う必要がない。従って、マイコン
処理の負荷低減及び処理能力の向上を図ることができ
る。また、許容範囲内であればＡ／Ｄ変換を省略するこ
とができ、処理を高速化することができる。

【００２３】

【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。

【００２４】図１は本発明の第１の実施例の構成を示す
ブロック図である。図１においてＡ／Ｄ変換装置101 は
10ビットＡ／Ｄ変換装置で、サンプルホールド103 、10
ビットＡ／Ｄ変換器104 、比較器105 、マルチプレクサ
106 、上限値設定レジスタ107 、下限値設定レジスタ10
8 、変換結果格納レジスタ109 、制御部110 、アナログ
入力端子ＡＩＮ、変換基準電位入力端子ＶＲＥＦ、変換
終了信号出力端子ＥＯＣより構成される。

【００２５】制御部110 は比較器105 の出力信号164 を
入力し、サンプルホールド信号165、タイミング信号166
、変換終了信号170 、データ選択信号171,172,173 、1
0ビットデータ150 を出力する逐次比較型Ａ／Ｄ変換制
御部である。サンプルホールド103 は制御部110 から出
力するサンプルホールド信号165 が“Ｈ”の期間中、信
号161 の電位をサンプルし、“Ｌ”の期間中にその電位
をホールドする。

【００２６】Ｄ／Ａ変換器104 は10ビット分解能のＤ／
Ａ変換器で、マルチプレクサ106 で出力される10ビット
データ153 のディジタル値をＤ／Ａ変換し、信号163 に
出力する。Ｄ／Ａ変換器104 は変換基準電位ＶＲＥＦを
基準にして変換を行う。比較器105 は第１の入力信号16
2と、第２の入力信号163との電位を比較し、その比較結
果を信号164 に出力する。第１の入力信号162 の電位が
第２の入力信号163 の電位以上の場合、信号164 は
“Ｈ”になり、第１の入力信号の電位162 が第２の入力
信号163 の電位より小さい場合、信号164 は“Ｌ”にな
る。変換結果格納レジスタ109 はタイミング信号166 が
“Ｈ”の期間中、10ビットデータ150 を内部のレジスタ
に書き込み、“Ｌ”の期間中その値を保持する。変換結
果格納レジスタ109 の値はＡ／Ｄ変換装置101 の外部へ
読み出すことが可能である。

【００２７】上限値設定レジスタ107 はＡ／Ｄ変換装置
101 の外部から書き込み可能な10ビット幅のレジスタ
で、レジスタの値を常に10ビットデータ151 に出力して
いる。下限値設定レジスタ108はＡ／Ｄ変換装置101 の
外部から書き込み可能な10ビット幅のレジスタで、レジ
スタの値を常に10ビットデータ152 に出力している。マ
ルチプレクサ106 はデータ選択信号171,172,173によ
り、10ビットデータ150,151,152 の中から１つを選択
し、10ビットデータ153 として出力する。なお、データ
選択信号171,172,173 とこのマルチプレクサ106におい
て選択されるデータとの関係を下記表２に示す。

【００２８】

【表２】

【００２９】次に、本実施例のＡ／Ｄ変換装置の動作に
ついて説明する。本実施例のＡ／Ｄ変換装置は上限値設
定レジスタ107 にアナログ入力ＡＩＮに対する許容値の
上限値を、下限値設定レジスタ108 にアナログ入力ＡＩ
Ｎに対する許容値の下限値を設定することで、Ａ／Ｄ変
換装置自身が変換時にアナログ入力と許容値とを比較
し、許容値範囲外のときにのみ実際にＡ／Ｄ変換を行っ
ている。

【００３０】アナログ入力値が許容値内か、又は許容値
外かの判断はアナログ入力値と上限値設定レジスタ107
との比較、及びアナログ入力値と下限値設定レジスタ10
8との比較の２つの処理で行われる。以下に上述の２つ
の処理の動作について説明する。(a)アナログ入力値と上限値設定レジスタとの比較 アナログ入力値と上限値設定レジスタ107の比較時、制
御部110 はデータ選択信号171,173 を“Ｌ”に、データ
選択信号172 を“Ｈ”にする。データ選択信号171,172,
173 の状態をうけてマルチプレクサ106 は前記表２に示
すようにデータ151 を出力する。 従って、Ｄ／Ａ変換器
104 には上限値設定レジスタ107 の値が伝送され、比較
器105 はアナログ入力値と上限値設定レジスタ107 のＤ
／Ａ変換値との比較を開始する。比較の結果は信号164
に出力される。制御部110 は信号164 が“Ｈ”のとき、
アナログ入力値が許容上限値を超えているとみなし、信
号165 が“Ｌ”のときはアナログ入力値が許容上限値以
下であるとみなす。(b)アナログ入力値と下限値設定レジスタとの比較 アナログ入力値と下限値設定レジスタ108の比較時、制
御部110 はデータ選択信号171,172 を“Ｌ”に、データ
選択信号173 を“Ｈ”にする。データ選択信号171,172,
173 の状態を受けてマルチプレクサ106 は前記表２に示
すようにデータ152 を出力する。従って、Ｄ／Ａ変換器
104 には下限値設定レジスタ108 の値が伝送され、比較
器105 はアナログ入力値と下限値設定レジスタ108 のＤ
／Ａ変換値との比較を開始する。比較の結果は信号164
に出力される。制御部110 は信号164 が“Ｈ”のとき、
アナログ入力値が許容下限値を超えているとみなし、信
号165 が“Ｌ”のとき、アナログ入力値が許容下限値以
下であるとみなす。

【００３１】以上がアナログ入力値と上限値設定レジス
タ107との比較及びアナログ入力値と下限値設定レジス
タ108との比較であり、前記２つの比較結果より本発明
のＡ／Ｄ変換装置は図２、図３及び図４に示す３種類の
動作状態をもつ。ここで、予め上限値設定レジスタ107
に300Hが、下限値設定レジスタ108 に180Hが設定されて
いるとする。

【００３２】図２は本実施例のＡ／Ｄ変換装置101 の第
１の動作状態である。図２においては、期間でサンプ
ルホールド信号165 を“Ｈ”としてアナログ入力端子Ａ
ＩＮの電位をサンプルする。期間ではデータ選択信号
171,173 が“Ｌ”、信号172が“Ｈ”となるため、前述
(a)の如く、データ153 には上限値設定レジスタ107の値
300Hが設定される。期間でサンプルしたアナログ入力
端子ＡＩＮの電位とＤ／Ａ変換器104の出力電位との比
較の結果、信号164 は“Ｌ”となったため、制御部110
はアナログ入力値が許容上限値以下であるとみなす。期
間でアナログ入力値が許容上限値以下であったため、
制御部110 は期間でデータ選択信号171,172 を“Ｌ”
に、データ選択信号173 を“Ｈ”に設定する。従って、
前述(b)の如くデータ153 には下限値設定レジスタ108
の値180Hが設定される。期間でサンプリングしたアナ
ログ入力端子ＡＩＮの電位とＤ／Ａ変換器の出力電位と
の比較の結果は“Ｈ”となったため、制御部110 はアナ
ログ入力値が許容下限値より大きいとみなす。期間及
び期間での比較の結果から、アナログ入力値は許容範
囲内にあるため、逐次変換動作を行わないで１回の処理
を終了する。

【００３３】図３は本実施例のＡ／Ｄ変換装置101 の第
２の動作状態を示す。図３の期間は、図２と同様で、
アナログ入力端子ＡＩＮの電位をサンプルし、期間で
上限値設定レジスタ107 の値300Hと比較を行う。比較の
結果、信号164 は“Ｈ”となったため、制御部110 はア
ナログ入力値が許容上限値を超えているとみなし、制御
部110 はここで比較動作を終了し、期間から期間(12)
においてアナログ入力値のＡ／Ｄ変換を行う。

【００３４】図４は本実施例のＡ／Ｄ変換装置101 の第
３の動作状態である。図４において、期間におけるア
ナログ入力値のサンプル動作及び期間における比較動
作は図２の場合と同様であり、期間でも同様に下限値
設定レジスタ108 の値180Hとの比較を行う。比較の結
果、信号164は“Ｌ”となったため、制御部110 はアナ
ログ入力値が許容下限値以下であるとみなす。期間で
アナログ入力値が許容範囲外であったため、期間から
期間(13)でアナログ入力値のＡ／Ｄ変換を行う。以上説
明したように、本実施例のＡ／Ｄ変換装置はＡ／Ｄ変換
装置内部でアナログ入力値が許容範囲内であるか否かを
判断することが可能であり、許容範囲の上限値及び下限
値が任意に設定可能である。このためＡ／Ｄ変換装置を
マイコン制御システムで用いる場合、従来マイコン側で
行っていた許容範囲の判別を省略できる。

【００３５】次に、図５を参照して、本発明の第２の実
施例について説明する。図５において、Ａ／Ｄ変換装置
501 は10ビットＡ／Ｄ変換装置であり、マルチプレクサ
502、サンプルホールド103 、10ビットＤ／Ａ変換器104
、比較器105 、マルチプレクサ106 、上限値設定レジ
スタ群507 、下限値設定レジスタ群508 、変換結果格納
レジスタ109 、制御部510 、アナログ入力端子ＡＩＮ０
〜ＡＩＮ７、変換基準電位入力端子ＶＲＥＦ、変換終了
信号出力端子ＥＯＣから構成される。ここで、サンプル
ホールド103 、10ビットＤ／Ａ変換器104 、比較器105
、マルチプレクサ106 、変換結果格納レジスタ109 は
第１の実施例と同様である。マルチプレクサ502 は制御
部510 が出力するアナログ入力端子選択信号567,568,56
9 によりアナログ入力端子ＡＩＮ０〜ＡＩＮ７のいずれ
か１つの端子を選択し、その端子電位を信号561 に伝送
する。

【００３６】上限値設定レジスタ群507 は内部に８つの
10ビットレジスタをもち、アナログ入力端子選択信号56
7,568,569 により１つのレジスタを選択し、そのレジス
タ値をデータ551 に出力する。下限値設定レジスタ群50
8 も内部に８つの10ビットレジスタをもち、アナログ入
力端子選択信号567,568,569 により１つのレジスタを選
択し、そのレジスタの値をデータ552 に出力する。上限
値設定レジスタ群507の内部の８つのレジスタをＲＥＧ1
0〜ＲＥＧ17とし、下限値設定レジスタ群508の内部の８
つのレジスタをＲＥＧ20〜ＲＥＧ27とした場合のアナロ
グ入力端子選択信号567,568,569 と、上限値設定レジス
タ群507から選択されるレジスタと、下限値設定レジス
タ群508から選択されるレジスタと、選択されるアナロ
グ入力端子との関係を下記表３に示す。

【００３７】

【表３】

【００３８】本実施例が第１の実施例と相違する点は、
第１の実施例のＡ／Ｄ変換装置が１入力チャネル型だっ
たのに対し、本実施例はこれを多入力チャネル型Ａ／Ｄ
変換装置に適用した点である。本実施例ではアナログ入
力端子ＡＩＮ０〜ＡＩＮ７の夫々に上限値設定レジスタ
及び下限値設定レジスタを用意しているため、各アナロ
グ入力端子に対して別々の許容範囲を設定できる。

【００３９】

【発明の効果】以上説明したように本発明に係るＡ／Ｄ
変換装置は、Ａ／Ｄ変換装置内部でアナログ入力が許容
範囲内か又は許容範囲外かを判別し、許容範囲内であれ
ばそのアナログ入力に対するＡ／Ｄ変換を行わないとい
う機能をもっている。従って、従来のＡ／Ｄ変換装置の
ようにマイコン制御システムで使用した場合、毎回マイ
コン側で変換値の読み出し及び許容値との比較を行う必
要がない。このため、マイコンの処理に対する負荷を低
減することができ、マイコンの処理能力の向上を図るこ
とができる。また、許容範囲内であればＡ／Ｄ変換を省
き、別のアナログ入力信号に対する処理に移行できるた
め、従来のように、毎回Ａ／Ｄ変換を行っていた場合よ
りも高速に許容範囲外のアナログ入力信号の発見とそれ
に対する帰還制御を行うことが可能である。

【００４０】従って、本発明に係るＡ／Ｄ変換装置を使
用することによって、マイコン制御システムは従来のも
のより大幅に制御能力の向上を図ることができるという
優れた効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るＡ／Ｄ変換装置を
示すブロック図である。

【図２】同じくそのＡ／Ｄ変換装置の動作を示すタイミ
ングチャート図である。

【図３】同じくそのＡ／Ｄ変換装置の動作を示すタイミ
ングチャート図である。

【図４】同じくそのＡ／Ｄ変換装置の動作を示すタイミ
ングチャート図である。

【図５】本発明の第２の実施例に係るＡ／Ｄ変換装置を
示すブロック図である。

【図６】従来のＡ／Ｄ変換装置を示すブロック図であ
る。

【図７】同じくこの従来のＡ／Ｄ変換装置の動作を示す
タイミングチャート図である。

【図８】同じくこの従来のＡ／Ｄ変換装置の動作を示す
タイミングチャート図である。

【図９】従来のマイコンにおける処理プログラムを示す
フローチャート図である。

【符号の説明】

101,501,601 ；Ａ／Ｄ変換装置 103 ；サンプルホールド 104 ；Ｄ／Ａ変換器 105 ；比較器 106 ；マルチプレクサ 107 ；上限値設定レジスタ 108 ；下限値設定レジスタ 109 ；変換結果格納レジスタ 110,510,610；制御部 150,151,152,153,550,551,552,553,650；10ビットデー
タ 502,602 ；マルチプレクサ 507 ；上限値設定レジスタ群 508 ；下限値設定レジスタ群 561,661 ；マルチプレクサの選択出力 162,562,662 ；サンプルホールド103 の出力 163,563,663 ；Ｄ／Ａ変換器104 の出力 164,564,664 ；比較器105 の出力 165,565,665 ；サンプルホールド信号 166,566,666 ；タイミング信号 171,172,173,571,572,573 ；データ選択信号 567,568,569,667,668,669 ；アナログ入力端子選択信号 ＡＩＮ，ＡＩＮ０，ＡＩＮ１，ＡＩＮ２，ＡＩＮ３，Ａ
ＩＮ４，ＡＩＮ５，ＡＩＮ６，ＡＩＮ７；アナログ入力
端子 ＶＲＥＦ；変換基準電位入力端子 ＥＯＣ；変換終了信号出力端子 ＣＬＫ；内部クロック信号

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 外部から入力されるアナログ値を一時蓄
   えるサンプルホールド回路と、Ｄ／Ａ変換器と、前記サ
   ンプルホールド回路から出力するアナログ値とＤ／Ａ変
   換器のアナログ出力値とを比較する比較器と、この比較
   器が出力する比較結果から逐次比較値を生成する逐次比
   較制御回路と、第１の比較値を生成する第１の比較値生
   成手段と、第２の比較値を生成する第２の比較値生成手
   段と、前記Ｄ／Ａ変換器の入力値として前記逐次比較
   値、前記第１の比較値、及び前記第２の比較値のいずれ
   かを選択する選択手段とを有し、前記選択手段が前記第
   １の比較値を前記Ｄ／Ａ変換器の入力に選択したときに
   前記サンプルホールド回路の出力及び前記Ｄ／Ａ変換器
   の出力の比較結果より前記サンプルホールド回路の出力
   が前記Ｄ／Ａ変換器の出力より大きいときには前記逐次
   比較制御回路の逐次比較制御を続行し、小さいときには
   前記逐次比較制御回路の逐次比較制御を停止する手段
   と、前記選択手段が前記第２の比較値を前記Ｄ／Ａ変換
   器の入力に選択したときに前記サンプルホールド回路の
   出力及び前記Ｄ／Ａ変換器の出力の比較結果よりサンプ
   ルホールド回路の出力が前記Ｄ／Ａ変換器の出力より小
   さいときには前記逐次比較制御回路の逐次比較制御を続
   行し、大きいときには前記逐次比較制御回路の逐次比較
   制御を停止する手段と、前記選択手段が前記逐次比較値
   を前記Ｄ／Ａ変換器の入力に選択したときに前記逐次比
   較制御回路の逐次比較制御を継続する手段とを有するこ
   とを特徴とする逐次比較型Ａ／Ｄ変換装置。