JP2776642B2 - Chattering elimination circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、チャタリングによるデ
ィジタル回路の誤動作を防止するために設けるチャタリ
ング除去回路に関し、特に、ディジタル回路内に複数個
のチャタリング除去回路を組込む場合に好適のチャタリ
ング除去回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chattering elimination circuit provided to prevent malfunction of a digital circuit due to chattering, and more particularly to a chattering elimination circuit suitable for incorporating a plurality of chattering elimination circuits in a digital circuit. .
【０００２】[0002]
【従来の技術】ディジタル回路においては、入力信号の
反転時に発生するチャタリングによる誤動作を防止する
ために、チャタリング除去回路が使用される。2. Description of the Related Art In a digital circuit, a chattering elimination circuit is used in order to prevent a malfunction due to chattering that occurs when an input signal is inverted.
【０００３】図７は従来のチャタリング除去回路を示す
回路図である。FIG. 7 is a circuit diagram showing a conventional chattering elimination circuit.
【０００４】チャタリング除去回路は、セット端子Ｓ及
びリセット端子Ｒを備えた２個のフリップフロップ回路
３２，３３、２入力アンドゲート３１、２入力ノアゲー
ト３５及びインバータ３４により構成されている。The chattering elimination circuit is composed of two flip-flop circuits 32 and 33 having a set terminal S and a reset terminal R, a two-input AND gate 31, a two-input NOR gate 35, and an inverter 34.
【０００５】入力信号ＩＮ３は、フリップフロップ回路
３２の信号入力端子Ｄに与えられると共に、アンドゲー
ト３１及びノアゲート３５に与えられるようになってい
る。このフリップフロップ回路３２の信号出力端子Ｑ
は、フリップフロップ回路３３の信号入力端子Ｄに接続
されている。そして、このフリップフロップ回路３３の
信号出力端子Ｑから出力された信号は、アンドゲート３
１及びノアゲート３５に与えられると共に、出力信号Ｏ
ＵＴ３として外部に出力されるようになっている。The input signal IN3 is supplied to a signal input terminal D of the flip-flop circuit 32, and is also supplied to an AND gate 31 and a NOR gate 35. The signal output terminal Q of the flip-flop circuit 32
Is connected to the signal input terminal D of the flip-flop circuit 33. The signal output from the signal output terminal Q of the flip-flop circuit 33 is
1 and the NOR gate 35, and the output signal O
The data is output to the outside as UT3.
【０００６】アンドゲート３１の出力端はフリップフロ
ップ回路３２，３３のセット端子Ｓに接続されている。
また、ノアゲート３５の出力端はフリップフロップ回路
３２，３３のリセット端子Ｒに接続されている。更に、
フリップフロップ回路３２，３３のクロック入力端子Ｃ
Ｌには、サンプリング信号Ｃ４が入力されるようになっ
ている。更にまた、フリップフロップ回路３２，３３の
反転クロック入力端子ＣＬＢには、インバータ３４を介
してサンプリング信号Ｃ４を反転した信号が与えられる
ようになっている。The output terminal of the AND gate 31 is connected to the set terminals S of the flip-flop circuits 32 and 33.
The output terminal of the NOR gate 35 is connected to the reset terminal R of the flip-flop circuits 32 and 33. Furthermore,
Clock input terminal C of flip-flop circuits 32 and 33
The sampling signal C4 is input to L. Further, the inverted clock input terminal CLB of the flip-flop circuits 32 and 33 is supplied with a signal obtained by inverting the sampling signal C4 via the inverter 34.
【０００７】図８は、上述の如く構成されたチャタリン
グ除去回路の動作を示すタイミングチャート図である。FIG. 8 is a timing chart showing the operation of the chattering elimination circuit configured as described above.
【０００８】先ず、時間ｔ8 においては、入力信号ＩＮ
３が“Ｌ”（低レベル）であるため、フリップフロップ
回路３２，３３のセット入力端子Ｓにはアンドゲート３
１から“Ｌ”が入力される。また、リセット入力端子Ｒ
にはノアゲート３５から“Ｈ”（高レベル）が入力され
る。このため、出力信号ＯＵＴ３は“Ｌ”になる。First, at time t 8 , the input signal IN
3 is “L” (low level), the AND gate 3 is connected to the set input terminal S of the flip-flop circuits 32 and 33.
“L” is input from 1. Also, the reset input terminal R
, "H" (high level) is input from the NOR gate 35. Therefore, the output signal OUT3 becomes “L”.
【０００９】次に、入力信号ＩＮ３が“Ｈ”になると、
時間ｔ9 におけるサンプリング信号Ｃ４の立上がりに同
期して、フリップフロップ回路３２の出力信号Ｅが
“Ｈ”になる。そして、サンプリング信号Ｃ４が次に立
上がる時間ｔ10において、出力信号ＯＵＴ３は、“Ｈ”
になる。Next, when the input signal IN3 becomes "H",
In synchronization with the rise of the sampling signal C4 at time t 9, the output signal E of the flip-flop circuit 32 becomes "H". Then at time t 10 the sampling signal C4 is then rises, the output signal OUT3 is, "H"
become.
【００１０】入力信号ＩＮ３が“Ｌ”になった後、時間
ｔ13においてサンプリング信号Ｃ４が立上がると、フリ
ップフロップ回路３２の出力信号Ｅが“Ｌ”になる。そ
して、次にサンプリング信号Ｃ４が立上がる時間ｔ14に
同期して、出力信号ＯＵＴ３は“Ｌ”になる。[0010] After the input signal IN3 is turned to "L", the the sampling signal C4 rises at time t 13, the output signal E of the flip-flop circuit 32 becomes "L". And then in synchronization with the time t 14 to the sampling signal C4 rises, the output signal OUT3 becomes "L".
【００１１】ところで、入力信号ＩＮ３の“Ｈ”の期間
がサンプリング信号Ｃ４のクロック周期よりも短い場合
は、例えばサンプリング信号Ｃ４が立上がる時間ｔ15に
おいてフリップフロップ回路３２の出力信号Ｅが“Ｈ”
になるものの、時間ｔ16において入力信号ＩＮ３が立下
がると共にノアゲート３５の出力信号Ｇが“Ｈ”にな
り、フリップフロップ回路３２，３３がリセットされ
る。このため、出力信号ＯＵＴ３は“Ｌ”のままであ
る。By the way, the input signal IN3 "H" when the period of shorter than the clock period of the sampling signal C4, for example at time t 15 the sampling signal C4 rises the output signal E of the flip-flop circuit 32 "H"
Although becomes, the input signal IN3 at time t 16 becomes an output signal G of the NOR gate 35 is "H" with falls, the flip-flop circuits 32 and 33 are reset. Therefore, the output signal OUT3 remains “L”.
【００１２】また、入力信号ＩＮ３の“Ｌ”の期間がサ
ンプリング信号Ｃ４のクロックパルスの立上がりの２回
分よりも短い場合は、例えばサンプリング信号Ｃ４が立
上がる時間ｔ11においてフリップフロップ回路３２の出
力信号Ｅが“Ｌ”になるものの、時間ｔ12において入力
信号ＩＮ３が立上がると共にアンドゲート３１の出力信
号Ｆが“Ｈ”になり、フリップフロップ回路３２，３３
がセットされる。このため、出力信号ＯＵＴ３は“Ｈ”
のままである。Further, if the duration of the "L" of the input signal IN3 is shorter than the rise of twice the clock pulse of the sampling signal C4, for example the output signal of the flip-flop circuit 32 at time t 11 the sampling signal C4 rises although E becomes "L", the output signal F of the aND gate 31 along with the input signal IN3 rises at time t 12 becomes "H", the flip-flop circuits 32 and 33
Is set. Therefore, the output signal OUT3 becomes “H”.
Remains.
【００１３】このように、チャタリング除去回路は、入
力信号が変化してから出力信号が変化する迄の時間（以
下、入力受付時間という）がサンプリング信号Ｃ４の立
上がりクロック２回分よりも短い場合、換言すると入力
信号ＩＮ３のパルス幅又はパルス間隔がサンプリング信
号Ｃ４の立上がりクロック２回分よりも短い場合には、
出力の状態値が変化しない。従って、入力信号の状態値
の変化に伴う前記入力受付時間内のチャタリング等のノ
イズによる誤動作を回避することができる。As described above, the chattering elimination circuit operates in a case where the time from when the input signal changes to when the output signal changes (hereinafter referred to as input reception time) is shorter than two rising clocks of the sampling signal C4. Then, when the pulse width or pulse interval of the input signal IN3 is shorter than two rising clocks of the sampling signal C4,
Output state value does not change. Therefore, it is possible to avoid malfunction due to noise such as chattering during the input reception time due to a change in the state value of the input signal.
【００１４】この場合に、フリップフロップ回路の段数
又はサンプリング信号Ｃ４のクロック周波数（即ち、サ
ンプリング周波数）を変化させることにより、入力受付
時間を変化させることができる。サンプリング周波数を
Ａ（Ｈｚ）、フリップフロップ回路の段数をｘとする
と、入力受付時間の最大値はｘ／Ａ秒、最小値は（ｘ−
１）／Ａ秒である。In this case, the input reception time can be changed by changing the number of stages of the flip-flop circuit or the clock frequency of the sampling signal C4 (ie, the sampling frequency). Assuming that the sampling frequency is A (Hz) and the number of flip-flop circuits is x, the maximum value of the input reception time is x / A seconds and the minimum value is (x−A).
1) / A second.
【００１５】図９は、この従来のチャタリング除去回路
を２個使用したディジタル回路の１例を示す回路図であ
る。このディジタル回路は、２個のチャタリング除去回
路３６，３７、アンドゲート３８及びインバータ３９に
より構成されており、入力信号ＩＮ１が“Ｈ”であって
入力信号ＩＮ２が“Ｌ”のときに、出力信号ＯＵＴ２が
“Ｈ”になる回路である。FIG. 9 is a circuit diagram showing an example of a digital circuit using two conventional chattering removing circuits. This digital circuit includes two chattering removing circuits 36 and 37, an AND gate 38, and an inverter 39. When the input signal IN1 is "H" and the input signal IN2 is "L", the output signal This is a circuit in which OUT2 becomes “H”.
【００１６】チャタリング除去回路３６は、入力信号Ｉ
Ｎ１及びサンプリング信号Ｃ１を入力し、出力信号Ｈを
アンドゲート３８に向けて出力する。チャタリング除去
回路３７は、入力信号ＩＮ２及びサンプリング信号Ｃ３
を入力し、出力信号をインバータ３９に向けて出力す
る。このインバータ３９は、チャタリング除去回路３７
の出力を反転した信号Ｄをアンドゲート３８に向けて出
力する。このアンドゲート３８は、信号Ｈ及び信号Ｄの
論理積を出力信号ＯＵＴ２として出力する。The chattering removing circuit 36 receives the input signal I
N1 and the sampling signal C1 are input, and the output signal H is output to the AND gate 38. The chattering elimination circuit 37 includes an input signal IN2 and a sampling signal C3.
And outputs an output signal to the inverter 39. The inverter 39 includes a chattering removing circuit 37.
Is output to the AND gate 38. The AND gate 38 outputs the logical product of the signal H and the signal D as the output signal OUT2.
【００１７】[0017]
【発明が解決しようとする課題】しかしながら、従来の
チャタリング除去回路には以下に示す問題点がある。図
１０は図９に示すディジタル回路の動作を示すタイミン
グチャート図である。図９に示すディジタル回路におい
て、サンプリング信号Ｃ３の周波数がサンプリング信号
Ｃ１の周波数に比して高いとすると、チャタリング除去
回路３７の入力受付時間はチャタリング除去回路３６の
入力受付時間に比して短くなる。従って、入力信号ＩＮ
１，ＩＮ２が同時に“Ｈ”から“Ｌ”になると、チャタ
リング除去回路３６の出力信号Ｈが“Ｌ”になる前に、
インバータ３９の出力信号Ｄが“Ｈ”になるので、出力
信号ＯＵＴ２は時間ｔ6 から時間ｔ7 迄の間“Ｈ”にな
る。即ち、従来のチャタリング除去回路においては、２
入力のディジタル回路の各入力部に夫々チャタリング除
去回路を設けると、２つの入力信号が同時に反転した場
合にグリッジノイズが発生してしまう。However, the conventional chattering elimination circuit has the following problems. FIG. 10 is a timing chart showing the operation of the digital circuit shown in FIG. In the digital circuit shown in FIG. 9, assuming that the frequency of the sampling signal C3 is higher than the frequency of the sampling signal C1, the input reception time of the chattering elimination circuit 37 is shorter than the input reception time of the chattering elimination circuit 36. . Therefore, the input signal IN
When IN1 and IN2 simultaneously change from “H” to “L”, before the output signal H of the chattering removing circuit 36 changes to “L”,
Since the output signal D of the inverter 39 is "H", the output signal OUT2 becomes "H" during the time t 6 up to the time t 7. That is, in the conventional chattering elimination circuit, 2
If a chattering elimination circuit is provided in each input section of an input digital circuit, glitch noise will occur when two input signals are simultaneously inverted.
【００１８】本発明はかかる問題点に鑑みてなされたも
のであって、複数の入力信号を入力するディジタル回路
に複数個のチャタリング除去回路を設けた場合に、入力
信号の状態値の反転のタイミングに拘らずグリッジノイ
ズの発生を回避できるチャタリング除去回路を提供する
ことを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems, and has been made in consideration of the above-mentioned circumstances. It is an object of the present invention to provide a chattering elimination circuit that can avoid occurrence of glitch noise regardless of the above.
【００１９】[0019]
【課題を解決するための手段】本願の第１発明に係るチ
ャタリング除去回路は、入力信号及び第１のサンプリン
グ信号を入力しこの第１のサンプリング信号に同期して
前記入力信号を転送することにより前記入力信号に含ま
れるチャタリングを除去する第１のチャタリング除去部
と、前記入力信号及び第２のサンプリング信号を入力し
この第２のサンプリング信号に同期して前記入力信号を
転送することにより前記入力信号に含まれるチャタリン
グを除去する第２のチャタリング除去部と、前記第１及
び第２のチャタリング除去部の出力の論理積を得る論理
ゲートとを有し、前記第１及び第２のサンプリング信号
は相互に周波数が異なることを特徴とする。A chattering elimination circuit according to a first aspect of the present invention receives an input signal and a first sampling signal, and transfers the input signal in synchronization with the first sampling signal. A first chattering removing unit that removes chattering included in the input signal, and the input signal and the second sampling signal that are input, and the input signal is transferred in synchronization with the second sampling signal. A second chattering elimination unit that eliminates chattering included in the signal; and a logic gate that obtains a logical product of outputs of the first and second chattering elimination units. The first and second sampling signals are The frequency is different from each other.
【００２０】本願の第２発明に係るチャタリング除去回
路は、入力信号及び第１のサンプリング信号を入力しこ
の第１のサンプリング信号に同期して前記入力信号を転
送することにより前記入力信号に含まれるチャタリング
を除去する第１のチャタリング除去部と、前記入力信号
及び第２のサンプリング信号を入力しこの第２のサンプ
リング信号に同期して前記入力信号を転送することによ
り前記入力信号に含まれるチャタリングを除去する第２
のチャタリング除去部と、前記第１及び第２のチャタリ
ング除去部の出力の論理和を得る論理ゲートとを有し、
前記第１及び第２のサンプリング信号は相互に周波数が
異なることを特徴とする。The chattering elimination circuit according to the second invention of the present application is included in the input signal by inputting the input signal and the first sampling signal and transferring the input signal in synchronization with the first sampling signal. A first chattering removing unit for removing chattering, and inputting the input signal and the second sampling signal and transferring the input signal in synchronization with the second sampling signal to thereby reduce chattering included in the input signal. Second to remove
And a logic gate for obtaining a logical sum of outputs of the first and second chattering removing units,
The first and second sampling signals have different frequencies from each other.
【００２１】[0021]
【作用】本発明においては、入力信号が第１及び第２の
チャタリング除去部の双方に入力される。そして、この
第１及び第２のチャタリング除去部には夫々第１及び第
２のサンプリング信号が入力され、この第１及び第２の
チャタリング除去部は夫々この第１及び第２のサンプリ
ング信号に同期して前記入力信号を転送することによ
り、前記入力信号に含まれるチャタリングを除去する。
なお、前記第１及び第２のサンプリング信号の周波数は
相互に異なっている。According to the present invention, an input signal is input to both the first and second chattering removing units. Then, the first and second sampling signals are input to the first and second chattering elimination units, respectively, and the first and second chattering elimination units are synchronized with the first and second sampling signals, respectively. Then, chattering included in the input signal is removed by transferring the input signal.
The frequencies of the first and second sampling signals are different from each other.
【００２２】この場合に、前記第１及び第２のチャタリ
ング除去部の論理積を出力信号とすると、出力信号が
“Ｌ”から“Ｈ”になるタイミングは周波数が低いほう
のサンプリング信号の周波数により決定され、出力信号
が“Ｈ”から“Ｌ”になるタイミングは、周波数が高い
ほうのサンプリング信号の周波数により決定される。In this case, assuming that the logical product of the first and second chattering removing units is an output signal, the timing at which the output signal changes from "L" to "H" depends on the frequency of the sampling signal having the lower frequency. The timing at which the output signal changes from "H" to "L" is determined by the frequency of the sampling signal having the higher frequency.
【００２３】これと同様に、前記第１及び第２のチャタ
リング除去部の論理和を出力信号とすると、出力信号が
“Ｈ”から“Ｌ”になるタイミングは周波数が低いほう
のサンプリング信号の周波数により決定され、出力信号
が“Ｌ”から“Ｈ”になるタイミングは、周波数が高い
ほうのサンプリング信号の周波数により決定される。Similarly, when the logical sum of the first and second chattering removing units is used as an output signal, the timing when the output signal changes from "H" to "L" is the frequency of the sampling signal having the lower frequency. The timing at which the output signal changes from “L” to “H” is determined by the frequency of the sampling signal having the higher frequency.
【００２４】従って、例えば２入力のディジタル回路の
各入力部にチャタリング除去回路を設ける場合に、第１
のチャタリング除去回路として従来のチャタリング除去
回路を使用し、第２のチャタリング除去回路として本発
明に係るチャタリング除去回路を使用して、この第２の
チャタリング除去回路に与える２つのサンプリング信号
のうちの一方を前記第１のチャタリング除去回路に与え
るサンプリング信号に比して高い周波数に設定し、他方
を前記第１のチャタリング除去回路に与えるサンプリン
グ信号に比して低い周波数に設定することにより、第１
及び第２のチャタリング除去回路に入力される信号の状
態値が同時に変化しても、グリッジノイズの発生を確実
に回避することができる。Therefore, for example, when a chattering removing circuit is provided at each input section of a two-input digital circuit, the first
Using the conventional chattering elimination circuit as the chattering elimination circuit and using the chattering elimination circuit according to the present invention as the second chattering elimination circuit, and using one of the two sampling signals to be supplied to the second chattering elimination circuit. Is set to a higher frequency than the sampling signal applied to the first chattering removing circuit, and the other is set to a lower frequency than the sampling signal applied to the first chattering removing circuit.
Even if the state values of the signals input to the second chattering elimination circuit change simultaneously, the occurrence of glitch noise can be reliably avoided.
【００２５】[0025]
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。Next, an embodiment of the present invention will be described with reference to the accompanying drawings.
【００２６】図１は本発明の第１の実施例に係るチャタ
リング除去回路を示す回路図である。このチャタリング
除去回路は、チャタリング除去部１，２及びアンドゲー
ト３により構成されている。FIG. 1 is a circuit diagram showing a chattering removing circuit according to a first embodiment of the present invention. This chattering removing circuit includes chattering removing units 1 and 2 and an AND gate 3.
【００２７】[0027]
【課題を解決するための手段】 本願の第１発明に係る
チャタリング除去回路は、第１の入力信号及び第１のサ
ンプリング信号を入力し、前記第１のサンプリング信号
に同期して前記第１の入力信号を転送することにより前
記第１の入力信号に含まれるチャタリングを除去する第
１のチャタリング除去部と、前記第１の入力信号及び第
２のサンプリング信号を入力し、前記第２のサンプリン
グ信号に同期して前記第１の入力信号を転送することに
より前記第１の入力信号に含まれるチャタリングを除去
する第２のチャタリング除去部と、前記第１及び第２の
チャタリング除去部の出力の論理積を得る第１の論理ゲ
ートと、第２の入力信号及び第３のサンプリング信号を
入力し、前記第３のサンプリング信号に同期して前記第
２の入力信号を転送することにより前記第２の入力信号
に含まれるチャタリングを除去する第３のチャタリング
除去部と、前記第１の論理ゲートの出力と前記第３のチ
ャタリング除去部の反転出力との論理積を得る第２の論
理ゲートとを有し、前記第３のサンプリング信号の周波
数は、前記第１のサンプリング信号の周波数より高く、
且つ前記第２のサンプリング信号の周波数よりも低いこ
とを特徴とする。Chattering elimination circuit according to the first aspect of the invention According to an aspect of the first input signal and the first sampling signal input, the first in synchronism with the first sampling signal a first chattering removal unit for removing chattering included in the first input signal by transferring an input signal, said first input signal and the second type a sampling signal, the second sampling signal A second chattering removing unit that removes chattering included in the first input signal by transferring the first input signal in synchronization with the first input signal, and a logic of an output of the first and second chattering removing units. A first logic gate for obtaining the product, a second input signal and a third sampling signal.
And synchronizing with the third sampling signal.
Transferring the second input signal to the second input signal.
Chattering that removes chattering contained in
An elimination unit, an output of the first logic gate and the third channel;
Second theory for obtaining a logical product with the inverted output of the chattering removing unit
And a sense gate, frequency of the third sampling signal
The number is higher than the frequency of the first sampling signal;
And a frequency lower than the frequency of the second sampling signal .
【００２８】 本願の第２発明に係るチャタリング除去
回路は、前記第１発明における第１の論理ゲートを前記
第１及び第２のチャタリング除去部の出力の論理和とし
たことを特徴とする。[0028] The chattering elimination circuit according to the second invention of the present application includes the first logic gate according to the first invention,
The logical sum of the outputs of the first and second chattering removing units
Characterized in that was.
【００２９】先ず、時間ｔ0 においては、入力信号ＩＮ
１は“Ｌ”であり、チャタリング除去部１，２の出力信
号Ａ，Ｂも“Ｌ”である。従って、出力信号ＯＵＴ１は
“Ｌ”である。次に、入力信号ＩＮ１の状態値がチャタ
リング除去部１の入力受付時間よりも長い期間“Ｈ”に
なると、時間ｔ1 において、サンプリング信号Ｃ２の立
上がりに同期してチャタリング除去部２の出力信号Ｂが
“Ｈ”になる。しかし、このときチャタリング除去部１
の出力信号Ａは“Ｌ”であるため、アンドゲート３の出
力状態は変化しない。従って、時間ｔ1 においては、出
力信号ＯＵＴ１は“Ｌ”である。First, at time t 0 , the input signal IN
1 is "L", and the output signals A and B of the chattering removing units 1 and 2 are also "L". Therefore, the output signal OUT1 is "L". Then, when the state value of the input signal IN1 becomes longer period "H" than the input reception time of the chattering removal unit 1, at time t 1, the output signal of the synchronous chattering removal unit 2 to the rise of the sampling signal C2 B Becomes “H”. However, at this time, the chattering removing unit 1
Is "L", the output state of the AND gate 3 does not change. Thus, at time t 1, the output signal OUT1 is "L".
【００３０】その後、時間ｔ2 においてサンプリング信
号Ｃ１が立上がると、チャタリング除去部１の出力信号
Ａが“Ｈ”になる。これにより、アンドゲート３の出力
状態が“Ｈ”に変化し、出力信号ＯＵＴ１は“Ｈ”にな
る。[0030] Thereafter, when the sampling signal C1 rises at time t 2, the output signal A of the chattering removal unit 1 changes to "H". As a result, the output state of the AND gate 3 changes to "H", and the output signal OUT1 changes to "H".
【００３１】次に、入力信号ＩＮ１が“Ｌ”になると、
時間ｔ3 において、サンプリング信号Ｃ２の立上がりに
同期してチャタリング除去部２の出力信号Ｂが“Ｌ”に
なるため、アンドゲート３からの出力信号ＯＵＴ１は
“Ｌ”になる。Next, when the input signal IN1 becomes "L",
At time t 3 , the output signal B of the chattering removing unit 2 becomes “L” in synchronization with the rising of the sampling signal C2, so that the output signal OUT1 from the AND gate 3 becomes “L”.
【００３２】本実施例においては、上述の如く、入力信
号ＩＮ１が“Ｈ”になってから出力信号ＯＵＴ１が
“Ｈ”になる迄の時間は、チャタリング除去部１の入力
受付時間で決定される。また、入力信号ＩＮ１が“Ｌ”
になってから出力信号ＯＵＴ１が“Ｌ”になる迄の時間
は、チャタリング除去部２の入力受付時間で決定され
る。In this embodiment, as described above, the time from when the input signal IN1 changes to "H" to when the output signal OUT1 changes to "H" is determined by the input reception time of the chattering removing unit 1. . When the input signal IN1 is "L"
The time from when the output signal OUT1 becomes "L" until the output signal OUT1 becomes "L" is determined by the input reception time of the chattering removing unit 2.
【００３３】図３は、本実施例のチャタリング除去回路
を使用したディジタル回路を示す回路図である。この回
路は、図９で示す回路と同様に、ＩＮ１が“Ｈ”であっ
てＩＮ２が“Ｌ”のときに出力信号ＯＵＴ２が“Ｈ”に
なる。FIG. 3 is a circuit diagram showing a digital circuit using the chattering elimination circuit of this embodiment. In this circuit, as in the circuit shown in FIG. 9, when IN1 is at "H" and IN2 is at "L", the output signal OUT2 becomes "H".
【００３４】このディジタル回路は、チャタリング除去
回路１１，１３、２入力アンドゲート１５及びインバー
タ１６により構成されている。チャタリング除去回路１
１は、図１に示す本実施例のチャタリング除去回路であ
り、チャタリング除去回路１３は、例えば図７に示す従
来のチャタリング除去回路である。This digital circuit comprises chattering elimination circuits 11, 13, a two-input AND gate 15, and an inverter 16. Chattering elimination circuit 1
Reference numeral 1 denotes the chattering elimination circuit of the present embodiment shown in FIG. 1, and the chattering elimination circuit 13 is, for example, the conventional chattering elimination circuit shown in FIG.
【００３５】入力信号ＩＮ１は、チャタリング除去回路
１１に入力されるようになっている。また、入力信号Ｉ
Ｎ２は、チャタリング除去回路１３に入力されるように
なっている。更に、チャタリング除去回路１１の出力は
アンドゲート１５に入力されるようになっており、チャ
タリング除去回路１３の出力は、インバータ１６で反転
された後、アンドゲート１５に入力されるようになって
いる。このアンドゲート１５の出力は、出力信号ＯＵＴ
２として外部に出力される。The input signal IN 1 is inputted to the chattering removing circuit 11. Also, the input signal I
N2 is input to the chattering elimination circuit 13. Further, the output of the chattering removing circuit 11 is inputted to the AND gate 15, and the output of the chattering removing circuit 13 is inputted to the AND gate 15 after being inverted by the inverter 16. . The output of the AND gate 15 is the output signal OUT
2 is output to the outside.
【００３６】次に、このように構成されたディジタル回
路の動作について説明する。Next, the operation of the digital circuit configured as described above will be described.
【００３７】図４は、上述のディジタル回路の動作を示
すタイミングチャート図である。但し、チャタリング除
去部１，２及びチャタリング除去回路１３に与えられる
サンプリング信号Ｃ１，Ｃ２，Ｃ３の周波数は、Ｃ２＞
Ｃ３＞Ｃ１であるとする。従って、チャタリング除去部
１の入力受付時間はチャタリング除去回路１３の入力受
付時間に比して長く、チャタリング除去部２の入力受付
時間はチャタリング除去回路１３の入力受付時間に比し
て短い。FIG. 4 is a timing chart showing the operation of the above digital circuit. However, the frequency of the sampling signals C1, C2, and C3 provided to the chattering removing units 1 and 2 and the chattering removing circuit 13 is C2>
It is assumed that C3> C1. Accordingly, the input receiving time of the chattering removing unit 1 is longer than the input receiving time of the chattering removing circuit 13, and the input receiving time of the chattering removing unit 2 is shorter than the input receiving time of the chattering removing circuit 13.
【００３８】時間ｔ4 において入力信号ＩＮ１，ＩＮ２
が同時に“Ｌ”になると、チャタリング除去部２の出力
信号Ｂが“Ｌ”になる時間ｔ5に同期して、アンドゲー
ト１４の出力信号Ｃが“Ｌ”になる。その後、インバー
タ１６の出力信号Ｄが“Ｈ”になるので、アンドゲート
１５から出力される出力信号ＯＵＴ２の状態値は変化し
ない。The input signal IN1 at time t 4, IN2
If There becomes "L" at the same time, in synchronization with the time t 5 the output signal B of the chattering removal section 2 becomes "L", the output signal C of the AND gate 14 becomes "L". After that, since the output signal D of the inverter 16 becomes “H”, the state value of the output signal OUT2 output from the AND gate 15 does not change.
【００３９】従って、このディジタル回路においては、
上述の如く、アンドゲート３が“Ｈ”を出力するタイミ
ングはチャタリング除去部１の出力信号Ａに依存し、
“Ｌ”を出力するタイミングはチャタリング除去部２の
出力信号Ｂに依存するため、入力信号ＩＮ１，ＩＮ２の
状態値が同時に変化しても、出力信号ＯＵＴ２にグリッ
ジノイズが発生することを回避できる。Therefore, in this digital circuit,
As described above, the timing at which the AND gate 3 outputs “H” depends on the output signal A of the chattering removing unit 1,
Since the timing of outputting “L” depends on the output signal B of the chattering removing unit 2, even if the state values of the input signals IN1 and IN2 change at the same time, it is possible to avoid occurrence of glitch noise in the output signal OUT2.
【００４０】図５は本発明の第２の実施例に係るチャタ
リング除去回路を示す回路図である。本実施例が第１の
実施例と異なる点はアンドゲート３に替えてオアゲート
４を設けたことにあり、その他の構成は基本的には第１
の実施例と同様である。FIG. 5 is a circuit diagram showing a chattering removing circuit according to a second embodiment of the present invention. This embodiment is different from the first embodiment in that an OR gate 4 is provided in place of the AND gate 3, and other configurations are basically the same as those of the first embodiment.
This is the same as the embodiment.
【００４１】即ち、入力信号ＩＮ１はチャタリング除去
部１，２に入力されるようになっており、このチャタリ
ング除去部１，２の出力はオアゲート４に入力されるよ
うになっている。そして、チャタリング除去部１にはサ
ンプリング信号Ｃ１が与えられ、チャタリング除去部２
にはサンプリング信号Ｃ２が与えられる。このサンプリ
ング信号Ｃ１，Ｃ２の周波数は、相互に異なっている。That is, the input signal IN 1 is input to the chattering removing units 1 and 2, and the output of the chattering removing units 1 and 2 is input to the OR gate 4. Then, the sampling signal C1 is given to the chattering removing unit 1, and the chattering removing unit 2
Is supplied with a sampling signal C2. The frequencies of the sampling signals C1 and C2 are different from each other.
【００４２】図６は、本実施例に係るチャタリング除去
回路の動作を示すタイミングチャート図である。FIG. 6 is a timing chart showing the operation of the chattering elimination circuit according to this embodiment.
【００４３】先ず、時間ｔ0 においては、入力信号ＩＮ
１が“Ｈ”であり、出力信号ＯＵＴ１も“Ｈ”である。
次に、入力信号ＩＮ１がチャタリング除去部１の入力受
付時間よりも長い期間“Ｌ”になると、時間ｔ1 におい
て、サンプリング信号Ｃ２の立上がりに同期してチャタ
リング除去部２の出力信号Ｂが“Ｌ”になる。しかし、
チャタリング除去部１の出力信号Ａが“Ｈ”であるた
め、オアゲート４の出力状態は変化せず、出力信号ＯＵ
Ｔ１の状態値は“Ｈ”のままである。First, at time t 0 , the input signal IN
1 is "H", and the output signal OUT1 is also "H".
Next, when the input signal IN1 becomes longer period "L" than the input reception time of the chattering removal unit 1, at time t 1, in synchronization with the rising of the sampling signal C2 output signal B of the chattering removal section 2 "L "become. But,
Since the output signal A of the chattering removing unit 1 is “H”, the output state of the OR gate 4 does not change and the output signal OU
The state value of T1 remains "H".
【００４４】その後、時間ｔ2 において、サンプリング
信号Ｃ１の立上がりに同期してチャタリング除去部１の
出力信号Ａが“Ｌ”になると、オアゲート４から出力さ
れる出力信号ＯＵＴ１の状態値は“Ｌ”になる。Thereafter, at time t 2 , when the output signal A of the chattering removing unit 1 becomes “L” in synchronization with the rising of the sampling signal C 1, the state value of the output signal OUT 1 output from the OR gate 4 becomes “L”. become.
【００４５】次いで、入力信号ＩＮ１が“Ｈ”になる
と、時間ｔ3 において、サンプリング信号Ｃ２の立上が
りに同期してチャタリング除去部２の出力信号Ｂが
“Ｈ”になるため、オアゲート４から出力される出力信
号ＯＵＴ１の状態値は“Ｈ”になる。[0045] Then, when the input signal IN1 becomes "H", the at time t 3, since in synchronization with the rising of the sampling signal C2 output signal B of the chattering removal section 2 becomes "H", the output from the OR gate 4 The state value of the output signal OUT1 becomes “H”.
【００４６】本実施例においては、入力信号ＩＮ１が
“Ｌ”になってから出力信号ＯＵＴ１が“Ｌ”になる迄
の時間は、チャタリング除去部１の入力受付時間で決定
される。また、入力信号ＩＮ１が“Ｈ”になってから出
力信号ＯＵＴ１が“Ｈ”になる迄の時間は、チャタリン
グ除去部２の入力受付時間で決定される。In this embodiment, the time from when the input signal IN1 goes "L" to when the output signal OUT1 goes "L" is determined by the input reception time of the chattering removing unit 1. The time from when the input signal IN1 becomes “H” to when the output signal OUT1 becomes “H” is determined by the input reception time of the chattering removing unit 2.
【００４７】本実施例においても、第１の実施例と同様
の効果を得ることができる。In this embodiment, the same effects as in the first embodiment can be obtained.
【００４８】[0048]
【発明の効果】以上説明したように本発明によれば、第
１のサンプリング信号に同期して入力信号を転送するこ
とにより前記入力信号に含まれるチャタリングを除去す
る第１のチャタリング除去部、第２のサンプリング信号
に同期して前記入力信号を転送することにより前記入力
信号に含まれるチャタリングを除去する第２のチャタリ
ング除去部並びに前記第１及び第２のチャタリング除去
部の出力の論理和又は論理積を得る論理ゲートが設けら
れており、前記第１及び第２のサンプリング信号の周波
数は相互に異なっているから、複数個のチャタリング除
去回路を使用してディジタル回路を構成しても、入力信
号のタイミングに拘らずグリッジノイズの発生を回避す
ることができる。As described above, according to the present invention, the first chattering removing unit for removing the chattering contained in the input signal by transferring the input signal in synchronization with the first sampling signal, A second chattering removing unit for removing the chattering included in the input signal by transferring the input signal in synchronization with the second sampling signal, and a logical sum or a logical sum of outputs of the first and second chattering removing units A logic gate for obtaining the product is provided, and the frequencies of the first and second sampling signals are different from each other. Regardless of the timing, the occurrence of glitch noise can be avoided.
【図１】本発明の第１の実施例に係るチャタリング除去
回路を示す回路図である。FIG. 1 is a circuit diagram showing a chattering removing circuit according to a first embodiment of the present invention.
【図２】本発明の第１の実施例に係るチャタリング除去
回路の動作を示すタイミングチャート図である。FIG. 2 is a timing chart illustrating an operation of the chattering elimination circuit according to the first example of the present invention.
【図３】本発明の第１の実施例に係るチャタリング除去
回路を使用したディジタル回路を示す回路図である。FIG. 3 is a circuit diagram showing a digital circuit using the chattering elimination circuit according to the first embodiment of the present invention.
【図４】本発明の第１の実施例に係るチャタリング除去
回路を使用したディジタル回路の動作を示すタイミング
チャート図である。FIG. 4 is a timing chart illustrating an operation of a digital circuit using the chattering elimination circuit according to the first example of the present invention.
【図５】本発明の第２の実施例に係るチャタリング除去
回路を示す回路図である。FIG. 5 is a circuit diagram showing a chattering removal circuit according to a second embodiment of the present invention.
【図６】本発明の第２の実施例に係るチャタリング除去
回路の動作を示すタイミングチャート図である。FIG. 6 is a timing chart illustrating an operation of the chattering elimination circuit according to the second example of the present invention.
【図７】従来のチャタリング除去回路を示す回路図であ
る。FIG. 7 is a circuit diagram showing a conventional chattering elimination circuit.
【図８】従来のチャタリング除去回路の動作を示すタイ
ミングチャート図である。FIG. 8 is a timing chart showing the operation of the conventional chattering elimination circuit.
【図９】従来のチャタリング除去回路を使用したディジ
タル回路の１例を示す回路図である。FIG. 9 is a circuit diagram showing an example of a digital circuit using a conventional chattering elimination circuit.
【図１０】従来のチャタリング除去回路を使用したディ
ジタル回路の問題点を示すタイミングチャート図であ
る。FIG. 10 is a timing chart showing a problem of a digital circuit using a conventional chattering elimination circuit.
１，２；チャタリング除去部 ３，１５，３１，３８；アンドゲート ４；オアゲート １１，１３，３６，３７；チャタリング除去回路 １６，３９；インバータ ３２，３３；フリップフロップ回路 ３５；ノアゲート 1, 2; chattering removing sections 3, 15, 31, 38; AND gate 4: OR gate 11, 13, 36, 37; chattering removing circuits 16, 39; inverters 32, 33; flip-flop circuit 35;
Claims (2)
信号を入力し、前記第１のサンプリング信号に同期して
前記第１の入力信号を転送することにより前記第１の入
力信号に含まれるチャタリングを除去する第１のチャタ
リング除去部と、前記第１の入力信号及び第２のサンプ
リング信号を入力し、前記第２のサンプリング信号に同
期して前記第１の入力信号を転送することにより前記第
１の入力信号に含まれるチャタリングを除去する第２の
チャタリング除去部と、前記第１及び第２のチャタリン
グ除去部の出力の論理積を得る第１の論理ゲートと、第
２の入力信号及び第３のサンプリング信号を入力し、前
記第３のサンプリング信号に同期して前記第２の入力信
号を転送することにより前記第２の入力信号に含まれる
チャタリングを除去する第３のチャタリング除去部と、
前記第１の論理ゲートの出力と前記第３のチャタリング
除去部の反転出力との論理積を得る第２の論理ゲートと
を有し、前記第３のサンプリング信号の周波数は、前記
第１のサンプリング信号の周波数より高く、且つ前記第
２のサンプリング信号の周波数よりも低いことを特徴と
するチャタリング除去回路。1. A receives the first input signal and the first sampling signal, the first input <br/> by transferring the first input signal in synchronism with the first sampling signal a first chattering removal unit for removing chattering included in the power signal, the first input signal and the second type a sampling signal, said first input signal in synchronization with said second sampling signal wherein by transferring the
A second chattering removing unit for removing chattering included in one input signal; a first logic gate for obtaining a logical product of outputs of the first and second chattering removing units ;
2 and the third sampling signal, and
The second input signal is synchronized with the third sampling signal.
Signal included in the second input signal.
A third chattering removing unit for removing chattering,
The output of the first logic gate and the third chattering
A second logic gate for obtaining a logical product with the inverted output of the removing unit , wherein the frequency of the third sampling signal is
Higher than the frequency of the first sampling signal and
2. A chattering elimination circuit, wherein the frequency is lower than the frequency of the sampling signal .
のチャタリング除去部の出力の論理和としたことを特徴
とする請求項１記載のチャタリング除去回路。2. The method according to claim 1, wherein the first logic gate is connected to the first and second logic gates.
Of the output of the chattering elimination unit
The chattering elimination circuit according to claim 1, wherein
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026845A JP2776642B2 (en) | 1991-01-28 | 1991-01-28 | Chattering elimination circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026845A JP2776642B2 (en) | 1991-01-28 | 1991-01-28 | Chattering elimination circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04252508A JPH04252508A (en) | 1992-09-08 |
| JP2776642B2 true JP2776642B2 (en) | 1998-07-16 |
Family
ID=12204614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3026845A Expired - Fee Related JP2776642B2 (en) | 1991-01-28 | 1991-01-28 | Chattering elimination circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2776642B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5158640U (en) * | 1974-10-31 | 1976-05-08 | ||
| JPS5434540Y2 (en) * | 1975-04-23 | 1979-10-22 |
-
1991
- 1991-01-28 JP JP3026845A patent/JP2776642B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04252508A (en) | 1992-09-08 |
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