JPS6142357B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は直列データ伝送回路（シフトレジス
タ）の改良に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to improvements in serial data transmission circuits (shift registers).

第１図は従来のシフトレジスタを示すブロツク
構成図で、１，２，３，４はＤタイプのフリツプ
フロツプ回路でＤ端子に接続された入力信号を、
Ｔ端子に接続されたクロツクパルスの立上りのエ
ツジで読込んで記憶するものである。５はフリツ
プフロツプ回路（以下FFという。）１への信号入
力端子、６はクロツクパルス入力端子、７はFF
４からの信号出力端子、ａはFF１への入力信
号、ｂはFF１からFF２への入力信号、ｃはFF
２からFF３への入力信号、ｄはFF３からFF４
への入力信号、ｅはFF４からの出力信号、φ_１
はFF１〜FF４への共通クロツクパルスである。 Figure 1 is a block configuration diagram showing a conventional shift register. 1, 2, 3, and 4 are D-type flip-flop circuits, and input signals connected to the D terminal are
It is read and stored at the rising edge of the clock pulse connected to the T terminal. 5 is a signal input terminal to the flip-flop circuit (hereinafter referred to as FF) 1, 6 is a clock pulse input terminal, and 7 is FF
Signal output terminal from 4, a is input signal to FF1, b is input signal from FF1 to FF2, c is FF
Input signal from 2 to FF3, d is from FF3 to FF4
The input signal to , e is the output signal from FF4, φ ₁
is a common clock pulse to FF1 to FF4.

以下、クロツクパルスφ_１に伝送遅延の無視で
きる通常の場合の動作を第２図に示す各部波形図
で説明する。入力端子１への入力信号ａは高レベ
ル（“１”）であり、これがクロツクパルスφ_１の
立上りに時点t₁においてFF１へ読み込まれ出力
ｂは“１”になる。この時点t₁までは信号ｂ，
ｃ，ｄともに低レベル（“０”）であるのでFF
２，３，４はいずれも変化せず出力ｃ，ｄ，ｅは
“０”のままである。クロツクパルスφ_１の次の
立上り時点t₂の直前にはａ＝“１”、ｂ＝“１”、ｃ
＝“０”、ｄ＝“０”であるから、時点t₂ではｂ＝
“１”、ｃ＝“１”、ｄ＝“０”、ｅ＝“０”となる。
そして、時点t₃までに図示のように入力信号ａが
“０”になるとすると、時点t₃直前にはａ＝
“０”、ｂ＝“１”、ｃ＝“１”、ｄ＝“０”、ｅ＝
“０”であるから、時点t₃ではｂ＝“０”、ｃ＝
“１”、ｄ＝“１”、ｅ＝“０”となる。以下同様に
して、第２図に示したようにシフトレジスタとし
ての動作をする。 The operation in the normal case where the clock pulse _φ1 has negligible transmission delay will be described below with reference to the waveform diagram of each part shown in FIG. The input signal a to the input terminal 1 is at a high level ("1"), which is read into the FF1 at time _t1 on the rising edge of the clock pulse _φ1 , and the output b becomes "1". Until this point t ₁ , the signal b,
Both c and d are low level (“0”), so FF
2, 3, and 4 do not change, and the outputs c, d, and e remain at "0". Immediately before the next rising edge _t2 of clock pulse _φ1 , a="1", b="1", c
= “0” and d = “0”, so at time t ₂ b =
“1”, c=“1”, d=“0”, and e=“0”.
Then, if the input signal a becomes "0" as shown in the figure by time _t3 , then just before time _t3 , a=
"0", b="1", c="1", d="0", e=
Since it is “0”, at time t ₃ b = “0” and c =
“1”, d=“1”, and e=“0”. Thereafter, the shift register operates in the same manner as shown in FIG.

ところが、第１図に示した構成において、FF
１，２で構成される（）部と一点鎖線部Ｌから
右のFF３，４で構成される（）部とが別の基
板上に設けられる場合や、極端な場合には別個の
筐体に配置され一点鎖線部Ｌをケーブルで接続す
る必要を生じる場合がある。この場合には（）
部のクロツクパルスφ_１と（）部のクロツクパ
ルスφ_２との間に時間差を生じる。 However, in the configuration shown in Figure 1, the FF
In the case where the part ( ) consisting of FFs 1 and 2 and the part ( ) consisting of FFs 3 and 4 on the right from the dashed-dotted line part L are provided on different boards, or in extreme cases, they are installed in separate casings. In some cases, it may be necessary to connect the dot-dashed line portion L with a cable. In this case ()
A time difference occurs between the clock pulse _φ1 of the section and the clock pulse _φ2 of the section ().

第３図はこのような状態における動作を説明す
るための各部波形図である。図示のように、
（）部のクロツクパルスφ_１と（）部のクロ
ツクパルスφ_２との間に時間遅れΔＴがある場
合、時点t₁の直前にはａ＝“１”、ｂ＝“０”であ
るので、時点t₁ではｂ＝“１”、ｃ＝“０”とな
る。（）部のFF３，４はクロツクパルスφ_２で
動作するが入力がいずれも“０”であるので、出
力ｄ，ｅは“０”のままである。次に時点t₂直前
にはａ＝“１”、ｂ＝“１”で時点t₂にはｂ＝
“１”、ｃ＝“１”となる。ところが、クロツクパ
ルスφ_２の立上り時点t₂₁の直前にはｃ＝“１”、
ｄ＝“０”であるので、時点t₂₁にはｄ＝“１”、ｅ
＝“０”になる。すなわち、時点t₃に達するまで
にａ＝“０”、ｂ＝“１”、ｃ＝“１”、ｄ＝“１”、
ｅ
＝“０”となるわけで、第２図に示した通常の動
作とは異なつた誤動作をする。以下、同様にして
FF１，２はクロツクパルスφ_１の立上り時点、
FF３，４はクロツクパルスφ_２の立上り時点で
状態が変化して、時点t₄の直前にはｂ＝“０”、ｃ
＝“１”、ｄ＝“１”、ｅ＝“１”となり、第２図に
示した通常の動作の場合のｂ＝“０”、ｃ＝“１”、
ｄ＝“１”、ｅ＝“１”であるとの異つた誤動作を
する。そして、時点t₅の直前にはｂ＝“０”、ｃ＝
“０”、ｄ＝“０”、ｅ＝“１”となり、第２図の通
常動作の場合のｂ＝“０”、ｃ＝“０”、ｄ＝“１”、
ｅ＝“１”であるのと異なつた誤動作をし、更に
時点t₅₁の後にはｂ，ｃ，ｄ，ｅすべて“０”と
なり、第２図の通常動作の場合のｂ＝“０”、ｃ＝
“０”、ｄ＝“０”、ｅ＝“１”であるのと異なつた
誤動作をする。このようにシフトレジスタとして
の動作を行なえなくなる。 FIG. 3 is a waveform diagram of each part for explaining the operation in such a state. As shown,
If there is a time delay ΔT between the clock pulse _φ1 in () and the clock pulse _φ2 in (), immediately before time _t1 , a="1" and b="0", so at time t ₁ , b="1" and c="0". The FFs 3 and 4 in the parentheses operate with the clock pulse _φ2 , but since both inputs are "0", the outputs d and e remain "0". Next, just before time t ₂ , a = “1”, b = “1”, and at time t ₂ , b =
“1” and c=“1”. However, just before the rising time _t21 of the clock pulse _φ2 , c="1",
Since d="0", at time _t21 d="1" and e
= “0”. That is, by the time point _t3 is reached, a="0", b="1", c="1", d="1",
e
="0", which causes a malfunction that differs from the normal operation shown in FIG. Similarly below,
FF1 and 2 are at the rising edge of clock pulse _φ1 ,
The states of FF3 and FF4 change at the rising edge of clock pulse _φ2 , and immediately before time _t4 , b="0" and c
= “1”, d = “1”, e = “1”, and b = “0”, c = “1” in the case of normal operation shown in Fig. 2.
Different malfunctions occur when d="1" and e="1". Then, just before time t ₅ , b = “0” and c =
“0”, d = “0”, e = “1”, and b = “0”, c = “0”, d = “1” in the case of normal operation in Fig. 2,
There is a malfunction different from the case where e = "1", and furthermore, after time _t51 , b, c, d, and e all become "0", and b = "0" in the case of normal operation in Fig. 2, c=
A different malfunction occurs than when “0”, d=“0”, and e=“1”. In this way, it becomes impossible to operate as a shift register.

この発明は以上のような点に鑑みてなされたも
ので、クロツクパルスを反転させて反転クロツク
パルスをつくり、シフトレジスタをブロツクに分
割するときに、その分割点に上記反転クロツクパ
ルスでトリガされるFFを挿入することによつ
て、両ブロツク間のクロツクパルスに時間遅延が
あつても誤動作を生じないシフトレジスタを提供
することを目的としている。 This invention was made in view of the above points, and involves inverting a clock pulse to create an inverted clock pulse, and when dividing a shift register into blocks, inserting an FF triggered by the inverted clock pulse at the dividing point. By doing so, it is an object of the present invention to provide a shift register that does not malfunction even if there is a time delay in the clock pulses between both blocks.

第４図はこの発明の一実施例を示すブロツク構
成図で、第１図の従来例と同等部分は同一符号で
示し、その説明は省略する。２ａおよび４ａは反
転クロツクパルスでトリガされ、それぞれFF２
および４の次に挿入されたFF、８はFF４ａから
の出力端子、９はクロツクパルスφ_a1を反転させ
て反転クロツクパルスφ_b1を得るインバータ、φ
_a2，φ_b2は一点鎖線部Ｌを越えて（）部に達し
た時間遅れΔＴを有するクロツクパルスおよび反
転クロツクパルス、Ｃ_aはFF２ａの出力信号、ｅ
_aはFF４ａの出力信号である。 FIG. 4 is a block configuration diagram showing an embodiment of the present invention. Portions equivalent to those of the conventional example shown in FIG. 1 are designated by the same reference numerals, and their explanation will be omitted. 2a and 4a are triggered by inverted clock pulses, respectively FF2
and FF inserted after 4, 8 is an output terminal from FF4a, 9 is an inverter that inverts clock pulse φ _a1 to obtain inverted clock pulse φ _b1 , φ
_a2 , φ _b2 are clock pulses and inverted clock pulses with a time delay ΔT that exceed the dashed-dotted line part L and reach the part ( ), C _a is the output signal of FF2a, and e
_a is the output signal of FF4a.

第５図はこの実施例の動作を説明するための各
部波形図である。図示のように、時点t₁で信号ｂ
が、時点t₂で信号ｃが“１”になるのは従来の通
りであるが、次に反転クロツクパルスφ_b1の立上
り時点ｔ_2aにFF２ａがセツトされ信号ｃ_aが
“１”になる。従つて、遅延したパルスクロツク
φ_a2でトリガされるFF３は時点t₃₁にセツトされ
信号ｄが“１”になる。なお、FF１および２は
従来どおり動作し、入力信号ａが図示のように変
化すれば信号ｂは時点t₃に“０”になり、信号ｃ
は時点t₄に“０”になる。次に、時点t₄₁には信号
ｄによつてFF４がセツトされ信号ｅは“１”に
なる。そして、時点ｔ_4aにはFF２ａがリセツト
され信号ｃ_aは“０”になる。つづいて、遅延し
た反転クロツクパルスφ_b2の立上り時点ｔ_4a1に信
号ｅによつてFF４ａがセツトされ信号ｅ_aは
“１”となり、以下時点t₅₁には信号ｄが、時点t₆₁
には信号ｅが、時点ｔ_6a1には信号ｅ_aが“０”に
なることは容易に理解できよう。 FIG. 5 is a waveform diagram of each part for explaining the operation of this embodiment. As shown, at time t ₁ the signal b
However, the signal c becomes "1" at time _t2 as in the conventional case, but then, at the rising time _t2a of the inverted clock pulse φ _b1 , FF2a is set and the signal _ca becomes "1". Therefore, FF3 triggered by the delayed pulse clock φ _a2 is set at time t ₃₁ and the signal d becomes "1". Note that FF1 and FF2 operate as before, and if input signal a changes as shown in the figure, signal b becomes "0" at time _t3 , and signal c
becomes “0” at time _t4 . Next, at time _t41 , FF4 is set by the signal d, and the signal e becomes "1". Then, at time _t4a , FF2a is reset and signal _ca becomes "0". Subsequently, at the rising time _t4a1 of the delayed inverted clock pulse _φb2 , FF4a is set by _the signal e, and the signal e _a becomes " ₁ ".
It is easy to understand that the signal e becomes "0" at time t6a1, and the signal e _a becomes "0" at time _t6a1 .

このようにしてこの実施例によれば、クロツク
パルスに伝送遅延があつても、時点t₂の直前には
ｂ＝“１”、ｃ＝“０”、ｄ＝“０”、ｅ＝“０”、時
点
t₃の直前にはｂ＝“１”、ｃ＝“１”、ｄ＝“０”、ｅ
＝“０”、時点t₄の直前にはｂ＝“０”、ｃ＝“１”、
ｄ＝“１”、ｅ＝“０”、そして時点t₅にはｂ＝
“０”、ｃ＝“０”、ｄ＝“１”、ｅ＝“１”、時点t₆
に
はｂ＝“０”、ｃ＝“０”、ｄ＝“０”、ｅ＝“１”、
更
に時点t₆₁以後はｂ，ｃ，ｄ，ｅはすべて“０”
になり、第２図に示した正常のシフトレジスタの
動作と同一の動作をする。 In this way, according to this embodiment, even if there is a transmission delay in the clock pulse, immediately before time _t2 , b="1", c="0", d="0", e="0" , point in time
Immediately before t ₃ , b = “1”, c = “1”, d = “0”, e
= “0”, immediately before time t ₄ , b = “0”, c = “1”,
d=“1”, e=“0”, and at time t ₅ b=
“0”, c = “0”, d = “1”, e = “1”, time t ₆
b = “0”, c = “0”, d = “0”, e = “1”,
Furthermore, after time t ₆₁ , b, c, d, and e are all “0”
The operation is the same as that of the normal shift register shown in FIG.

なお、上記実施例ではインバータ９を用い、
FF２ａ，４ａには他のFFと同様のクロツクパル
スの立上りで動作するものを用いたが、FF２
ａ，４ａにクロツクパルスの立下りで動作するも
のを用いればインバータ９を用いなくとも同様の
効果が得られることは理解できるであろう。ま
た、実施例におけるクロツクパルスφ_１とφ_２と
は反転関係に限らず、１周期以下の遅延関係にあ
ればよい。 Note that in the above embodiment, the inverter 9 is used,
For FF2a and 4a, we used those that operate on the rising edge of the clock pulse like other FFs, but FF2
It will be understood that the same effect can be obtained without using the inverter 9 if a and 4a are used that operate on the falling edge of the clock pulse. Further, the clock pulses φ ₁ and φ ₂ in the embodiment are not limited to an inverse relationship, but may have a delayed relationship of one period or less.

以上詳述したように、この発明ではシフトレジ
スタを互いに間隔をおいて複数個のブロツクに分
割して配設する場合に、そのブロツク間に、その
シフトレジスタを構成する主フリツプフロツプを
トリガするクロツクパルスよりその１周期以下の
遅延をさせたパルスでトリガされる補助フリツプ
フロツプ回路を設けたので、クロツクパルスの伝
播に遅延があつてもシフト動作の誤動作を防止で
きる。 As described in detail above, in the present invention, when a shift register is divided into a plurality of blocks spaced apart from each other, a clock pulse that triggers the main flip-flop constituting the shift register is inserted between the blocks. Since an auxiliary flip-flop circuit is provided which is triggered by a pulse delayed by one cycle or less, malfunction of the shift operation can be prevented even if there is a delay in the propagation of the clock pulse.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来のシフトレジスタを示すブロツク
構成図、第２図はその通常の動作を説明するため
の各部波形図、第３図はクロツクパルスの伝播遅
延による誤動作を説明するための各部波形図、第
４図はこの発明の一実施例を示すブロツク構成
図、第５図はこの実施例の動作を説明するための
各部波形図である。 図において、１，２，３，４は主フリツプフロ
ツプ回路、２ａ，４ａは補助フリツプフロツプ回
路、５は信号入力端子、６はクロツクパルス入力
端子、φ_a1，φ_a2は主フリツプフロツプ回路トリ
ガ用クロツクパルス、φ_b1，φ_b2は位相反転クロ
ツクパルスである。なお、図中同一符号は同一ま
たは相当部分を示す。 Fig. 1 is a block configuration diagram showing a conventional shift register, Fig. 2 is a waveform diagram of each part to explain its normal operation, and Fig. 3 is a waveform diagram of each part to explain malfunctions due to propagation delay of clock pulses. FIG. 4 is a block diagram showing one embodiment of the present invention, and FIG. 5 is a waveform diagram of each part for explaining the operation of this embodiment. In the figure, 1, 2, 3, and 4 are main flip-flop circuits, 2a and 4a are auxiliary flip-flop circuits, 5 is a signal input terminal, 6 is a clock pulse input terminal, φ _a1 and φ _a2 are clock pulses for triggering the main flip-flop circuit, φ _b1 , φ _b2 are phase-inverted clock pulses. Note that the same reference numerals in the figures indicate the same or corresponding parts.

Claims (1)

【特許請求の範囲】 １ 複数段の主フリツプフロツプ回路を縦続接続
してなり、信号入力端側から供給されるクロツク
パルスによつて共通にトリガされるように構成さ
れるとともに、上記複数段の主フリツプフロツプ
回路が互いに間隔をおいた複数個のブロツクに分
割して配設されたものにおいて、上記各ブロツク
の間に上記主フリツプフロツプ回路のトリガ時点
より上記クロツクパルスの１周期以下の時間遅延
をもつてトリガされる補助フリツプフロツプ回路
を挿入したことを特徴とする直列データ伝送回
路。 ２ 補助フリツプフロツプ回路は主フリツプフロ
ツプ回路をトリガするクロツクパルスの逆相パル
スでトリガされるようにしたことを特徴とする特
許請求の範囲第１項記載の直列データ伝送回路。 ３ 補助フリツプフロツプ回路はクロツクパルス
の主フリツプフロツプ回路をトリガするパルス端
と逆のパルス端でトリガされるようにしたことを
特徴とする特許請求の範囲第１項記載の直列デー
タ伝送回路。[Scope of Claims] 1 Main flip-flop circuits in multiple stages are connected in cascade and configured to be commonly triggered by a clock pulse supplied from a signal input terminal side, and the main flip-flop circuits in multiple stages are Where the circuit is divided into a plurality of blocks spaced apart from each other, the circuit is triggered with a time delay of one period or less of the clock pulse from the triggering point of the main flip-flop circuit between each of the blocks. A serial data transmission circuit characterized by inserting an auxiliary flip-flop circuit. 2. The serial data transmission circuit according to claim 1, wherein the auxiliary flip-flop circuit is triggered by a pulse having an opposite phase to the clock pulse that triggers the main flip-flop circuit. 3. The serial data transmission circuit according to claim 1, wherein the auxiliary flip-flop circuit is triggered by a pulse edge of the clock pulse opposite to the pulse edge that triggers the main flip-flop circuit.