JPH08237117A - ディジタルpll回路 - Google Patents
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- JPH08237117A JPH08237117A JP4113295A JP4113295A JPH08237117A JP H08237117 A JPH08237117 A JP H08237117A JP 4113295 A JP4113295 A JP 4113295A JP 4113295 A JP4113295 A JP 4113295A JP H08237117 A JPH08237117 A JP H08237117A
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- 230000000630 rising effect Effects 0.000 claims abstract description 58
- 238000003708 edge detection Methods 0.000 claims abstract description 15
- 238000000605 extraction Methods 0.000 claims description 13
- 238000004364 calculation method Methods 0.000 claims description 7
- 230000008707 rearrangement Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 16
- 230000010355 oscillation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
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- 238000003909 pattern recognition Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/50—All digital phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 周波数偏差、デューティ変動、ジッタ等によ
る位相変動をもつバーストデータの入力に対し、数ビッ
トの短時間でクロックを抽出し、誤り無く識別リタイミ
ングを行ったデータを出力すること。 【構成】 N相クロック信号103−1〜103−Nに
より時間方向に入力データをサンプリングするデータサ
ンプリング回路3と、サンプリングデータ信号106−
0〜106−Nからデータのエッジの位置と個数を検出
するエッジ検出回路14と立下がりエッジ位置の平均を
求める立下がりエッジカウンタ5と、立上がりエッジ位
置の平均を求める立上がりエッジカウンタ6と、抽出ク
ロックを選択するクロックセレクタ7と、データのエッ
ジ情報からデータを識別し、サンプリングデータ106
−1〜106−Nから選択すべきデータを判断し、抽出
クロック105でリタイミングを行うデータ識別リタイ
ミング回路18とにより構成されている。
る位相変動をもつバーストデータの入力に対し、数ビッ
トの短時間でクロックを抽出し、誤り無く識別リタイミ
ングを行ったデータを出力すること。 【構成】 N相クロック信号103−1〜103−Nに
より時間方向に入力データをサンプリングするデータサ
ンプリング回路3と、サンプリングデータ信号106−
0〜106−Nからデータのエッジの位置と個数を検出
するエッジ検出回路14と立下がりエッジ位置の平均を
求める立下がりエッジカウンタ5と、立上がりエッジ位
置の平均を求める立上がりエッジカウンタ6と、抽出ク
ロックを選択するクロックセレクタ7と、データのエッ
ジ情報からデータを識別し、サンプリングデータ106
−1〜106−Nから選択すべきデータを判断し、抽出
クロック105でリタイミングを行うデータ識別リタイ
ミング回路18とにより構成されている。
Description
【0001】
【産業上の利用分野】本発明はディジタルPLL回路に
関し、特にジッタを多く含むバースト状データ信号を受
信する光通信システム等の受信装置に用いて好適なディ
ジタルPLL回路に関するものである。
関し、特にジッタを多く含むバースト状データ信号を受
信する光通信システム等の受信装置に用いて好適なディ
ジタルPLL回路に関するものである。
【0002】
【従来の技術】一般のPLL(フェイズロックドルー
プ)回路は図20に示す構成となっている。図20に示
す如く、入力端子1900には入力データが供給され、
位相比較器1902の一入力となっている。この位相比
較器の他入力には、VCO(電圧制御発振器)1904
からの発振出力が分周器1905により分周された後に
印加されており、2つの入力の位相比較が行われる。
プ)回路は図20に示す構成となっている。図20に示
す如く、入力端子1900には入力データが供給され、
位相比較器1902の一入力となっている。この位相比
較器の他入力には、VCO(電圧制御発振器)1904
からの発振出力が分周器1905により分周された後に
印加されており、2つの入力の位相比較が行われる。
【0003】この位相比較結果はローパスフィルタ19
03を介して高周波成分が除去されてVCO1904へ
入力され、このVCOの発振制御が行われる。こうする
ことにより、VCOの出力には入力端子1900へ供給
された入力データに同期した出力が得られる。従って、
入力データからこの入力データに位相同期したクロック
が抽出され出力端子1901へ導出されるようになって
いる。
03を介して高周波成分が除去されてVCO1904へ
入力され、このVCOの発振制御が行われる。こうする
ことにより、VCOの出力には入力端子1900へ供給
された入力データに同期した出力が得られる。従って、
入力データからこの入力データに位相同期したクロック
が抽出され出力端子1901へ導出されるようになって
いる。
【0004】
【発明が解決しようとする課題】この様な従来の一般的
なPLL回路においては、位相誤差信号(位相比較結
果)をローパスフィルタにて高周波成分を除去して平滑
化した信号によって、VCOの発振周波数を制御して、
入力データに対して位相引き込みを行っているために、
周波数偏差や、デューティ変動、ジッタ等による大きな
位相変動を有するバースト受信データの入力に対して
は、位相引き込み時間が長くなり、抽出クロックによる
受信データのリタイミングの際に、識別誤りを生ずると
いう問題がある。
なPLL回路においては、位相誤差信号(位相比較結
果)をローパスフィルタにて高周波成分を除去して平滑
化した信号によって、VCOの発振周波数を制御して、
入力データに対して位相引き込みを行っているために、
周波数偏差や、デューティ変動、ジッタ等による大きな
位相変動を有するバースト受信データの入力に対して
は、位相引き込み時間が長くなり、抽出クロックによる
受信データのリタイミングの際に、識別誤りを生ずると
いう問題がある。
【0005】本発明の目的は、周波数変動、デューティ
変動、ジッタ等を有するバースト受信データに対して位
相同期した抽出クロックを速やかに得ると共に、リタイ
ミング誤りのない受信データをも得るようにしたディジ
タルPLL回路を提供することである。
変動、ジッタ等を有するバースト受信データに対して位
相同期した抽出クロックを速やかに得ると共に、リタイ
ミング誤りのない受信データをも得るようにしたディジ
タルPLL回路を提供することである。
【0006】
【課題を解決するための手段】本発明によるディジタル
PLL回路は、バースト状データ信号と周波数が同一で
位相が順次360度/N(Nは2以上の整数)づつずれ
たN相クロックのうちどの相のクロックを抽出するかを
示す抽出信号に応じてこれ等N相クロックを択一的に抽
出するクロック抽出手段と、前記バースト状データ信号
を前記N相クロックの各クロックによりサンプリングし
てN個のサンプリングデータを生成するサンプリング手
段と、前記抽出信号により示される抽出クロックを基準
の第1相クロックとして以下順次第2相〜第N相クロッ
クとし、これ等第1相〜第N相クロックに対応して前記
N個のサンプリングデータを並べ代えて第1相〜第N相
サンプリングデータとして出力する並べ代え手段と、こ
れ等並べ代え後の第1相〜第N相サンプリングデータを
抽出された前記基準の第1相クロックによりラッチする
ラッチ手段と、前記ラッチ手段の各相のラッチ出力の互
いに隣り合う相同士のレベルにより、立下がりエッジが
存在する相の位置を検出して立下がりエッジ位置情報を
前記クロックの1周期毎に生成し、また立下がりエッジ
及び立上がり個数を夫々検出して立下がり個数情報及び
立上がり個数情報を前記1周期毎に生成するエッジ検出
手段と、前記立下がりエッジ位置情報の過去から現在ま
での平均値を前記1周期毎に算出して前記抽出信号とし
て出力する平均値算出手段と、前記並べ代え後の第1相
〜第N相サンプリングデータ、前記立下がり個数情報及
び立上がり個数情報を基に前記第1相〜第N相サンプリ
ングデータを前記1周期毎に択一的に導出するデータ選
択手段と、前記データ選択手段の選択出力を前記基準の
第1相クロックによりリタイミングするリタイミング手
段と、を含むことを特徴としている。
PLL回路は、バースト状データ信号と周波数が同一で
位相が順次360度/N(Nは2以上の整数)づつずれ
たN相クロックのうちどの相のクロックを抽出するかを
示す抽出信号に応じてこれ等N相クロックを択一的に抽
出するクロック抽出手段と、前記バースト状データ信号
を前記N相クロックの各クロックによりサンプリングし
てN個のサンプリングデータを生成するサンプリング手
段と、前記抽出信号により示される抽出クロックを基準
の第1相クロックとして以下順次第2相〜第N相クロッ
クとし、これ等第1相〜第N相クロックに対応して前記
N個のサンプリングデータを並べ代えて第1相〜第N相
サンプリングデータとして出力する並べ代え手段と、こ
れ等並べ代え後の第1相〜第N相サンプリングデータを
抽出された前記基準の第1相クロックによりラッチする
ラッチ手段と、前記ラッチ手段の各相のラッチ出力の互
いに隣り合う相同士のレベルにより、立下がりエッジが
存在する相の位置を検出して立下がりエッジ位置情報を
前記クロックの1周期毎に生成し、また立下がりエッジ
及び立上がり個数を夫々検出して立下がり個数情報及び
立上がり個数情報を前記1周期毎に生成するエッジ検出
手段と、前記立下がりエッジ位置情報の過去から現在ま
での平均値を前記1周期毎に算出して前記抽出信号とし
て出力する平均値算出手段と、前記並べ代え後の第1相
〜第N相サンプリングデータ、前記立下がり個数情報及
び立上がり個数情報を基に前記第1相〜第N相サンプリ
ングデータを前記1周期毎に択一的に導出するデータ選
択手段と、前記データ選択手段の選択出力を前記基準の
第1相クロックによりリタイミングするリタイミング手
段と、を含むことを特徴としている。
【0007】更に、前記データ選択手段は、前記第1相
〜第N相サンプリングデータの前記1周期内で最初にエ
ッジが発生するサンプリングデータの相を検出する手段
と、前記立下がり個数情報及び立上がり個数情報が共に
ゼロを示すとき及び前記立下がり個数情報のみが1また
は立上がり個数情報のみが1を示すとき、前記基準の第
1相クロックに対して略180度位相差を有する相クロ
ックに対応するサンプリングデータを選択し、前記立下
がり個数情報及び立上がり個数情報が共に1を示すと
き、前記1周期内で最初にエッジが検出されたサンプリ
ングデータを選択するセレクタとを有することを特徴と
している。
〜第N相サンプリングデータの前記1周期内で最初にエ
ッジが発生するサンプリングデータの相を検出する手段
と、前記立下がり個数情報及び立上がり個数情報が共に
ゼロを示すとき及び前記立下がり個数情報のみが1また
は立上がり個数情報のみが1を示すとき、前記基準の第
1相クロックに対して略180度位相差を有する相クロ
ックに対応するサンプリングデータを選択し、前記立下
がり個数情報及び立上がり個数情報が共に1を示すと
き、前記1周期内で最初にエッジが検出されたサンプリ
ングデータを選択するセレクタとを有することを特徴と
している。
【0008】
【作用】バースト状のデータ信号と周波数が同一で位相
が順次360度/NづつずれたN相クロックを生成して
おき、これ等N相クロックの各々によりデータ信号をサ
ンプリングし、これ等各サンプリングデータのうちエッ
ジが平均的に検出されたサンプリングデータに対応する
相のクロックを抽出クロックとして基準の第1相クロッ
クとする。この基準の第1相クロックを基準として以下
順次第2〜第N相クロックとしてこれ等第1〜第N相ク
ロックに対応してサンプリングデータを並べ代え第1〜
第N相サンプリングデータとし、基準の第1相クロック
でこれ等第1〜第N相サンブリングデータをラッチす
る。
が順次360度/NづつずれたN相クロックを生成して
おき、これ等N相クロックの各々によりデータ信号をサ
ンプリングし、これ等各サンプリングデータのうちエッ
ジが平均的に検出されたサンプリングデータに対応する
相のクロックを抽出クロックとして基準の第1相クロッ
クとする。この基準の第1相クロックを基準として以下
順次第2〜第N相クロックとしてこれ等第1〜第N相ク
ロックに対応してサンプリングデータを並べ代え第1〜
第N相サンプリングデータとし、基準の第1相クロック
でこれ等第1〜第N相サンブリングデータをラッチす
る。
【0009】ラッチ後の第1〜第N相データを基に1周
期毎のバースト状受信データのパターンを識別し、ラッ
チされた第1〜第N相サンプリングデータのうちから識
別すべきデータを選択して基準の第1相クロックにより
この選択データをリタイミングして導出するようにす
る。こうすることで、ジッタ等が大きく含まれていて
も、バースト状受信データの識別が正確にかつ速やかに
行われ、かつ抽出クロックも導出されることになる。
期毎のバースト状受信データのパターンを識別し、ラッ
チされた第1〜第N相サンプリングデータのうちから識
別すべきデータを選択して基準の第1相クロックにより
この選択データをリタイミングして導出するようにす
る。こうすることで、ジッタ等が大きく含まれていて
も、バースト状受信データの識別が正確にかつ速やかに
行われ、かつ抽出クロックも導出されることになる。
【0010】
【実施例】以下、図面を用いて本発明の実施例につき説
明する。
明する。
【0011】図1は本発明の一実施例のブロック図であ
り、バースト状の受信データ101は入力端子1を介し
てデータサンプリング回路3へ入力される。このデータ
サンプリング回路3へは、更にN相クロック入力端子2
−1〜2−N(Nは2以上の整数)を介してN相クロッ
ク103−1〜103−Nが印加されており、これ等N
相クロック信号は、図6にその波形例を示す如く、入力
データ101と同一周波数でかつ互いに位相が360度
/Nづつ順次ずれたものである。
り、バースト状の受信データ101は入力端子1を介し
てデータサンプリング回路3へ入力される。このデータ
サンプリング回路3へは、更にN相クロック入力端子2
−1〜2−N(Nは2以上の整数)を介してN相クロッ
ク103−1〜103−Nが印加されており、これ等N
相クロック信号は、図6にその波形例を示す如く、入力
データ101と同一周波数でかつ互いに位相が360度
/Nづつ順次ずれたものである。
【0012】このデータサンプリング回路3は、受信入
力データ101を各相クロック103−1〜103−N
によりサンブリングし、かつクロックセレクタによる抽
出クロック105によりこれ等N個の各サンプリングデ
ータをリタイミングすると共に、この抽出クロックを基
準の第1相クロックとみなして各相クロックを以下順次
第2〜第N相クロックとみなし、これ等第1〜第N相ク
ロックに対応してN個のサンブリングデータを並べ代え
(ローテーション)を行って出力(106−1〜106
−N)するものである。尚、出力106−0は参照用サ
ンプリングデータである。
力データ101を各相クロック103−1〜103−N
によりサンブリングし、かつクロックセレクタによる抽
出クロック105によりこれ等N個の各サンプリングデ
ータをリタイミングすると共に、この抽出クロックを基
準の第1相クロックとみなして各相クロックを以下順次
第2〜第N相クロックとみなし、これ等第1〜第N相ク
ロックに対応してN個のサンブリングデータを並べ代え
(ローテーション)を行って出力(106−1〜106
−N)するものである。尚、出力106−0は参照用サ
ンプリングデータである。
【0013】エッジ検出回路4はこれ等ローテーション
後のN個のサンブリングデータ(基準の第1相クロック
により全てリタイミングされている)を基にエッジ検出
を行うものであり、1周期毎に立下がりエッジ個数10
9、立上がりエッジ個数110、更には立下がりエッジ
の位置(相番号)を示すエッジ位置情報107を生成す
る。
後のN個のサンブリングデータ(基準の第1相クロック
により全てリタイミングされている)を基にエッジ検出
を行うものであり、1周期毎に立下がりエッジ個数10
9、立上がりエッジ個数110、更には立下がりエッジ
の位置(相番号)を示すエッジ位置情報107を生成す
る。
【0014】立下がりエッジカウンタ5はエッジ位置情
報107を受けてこのエッジ位置情報107が示す立下
がり相番号の過去から現在までの平均値104を算出す
るものである。この立下がりエッジ位置情報の平均値1
04が前述した基準となる第1相クロックの相番号とな
り、クロックセレクタ7のクロック選択信号となると共
に、データサンプリング回路3におけるローテーション
時の基準を示す相番号として用いられる。
報107を受けてこのエッジ位置情報107が示す立下
がり相番号の過去から現在までの平均値104を算出す
るものである。この立下がりエッジ位置情報の平均値1
04が前述した基準となる第1相クロックの相番号とな
り、クロックセレクタ7のクロック選択信号となると共
に、データサンプリング回路3におけるローテーション
時の基準を示す相番号として用いられる。
【0015】データ識別リタイミング回路8は、クロッ
クセレクタ7による抽出クロック(基準となる第1相ク
ロック)105によってデータサンプリング回路3から
のN個のサンプリングデータ106−1〜106−Nの
一つをリタイミングして出力(112)するものであ
る。このリタイミング対象とすべきN個のサンプリング
データの一つを定めるために、エッジ検出回路4からの
立下がり個数109、立上がり個数110及びN個のサ
ンプリングデータ106−1〜106−Nを全て参照
し、入力受信データのパターン認識を行い、この認識結
果に従って、リタイミング対象とすべき1つのサンプリ
ングデータが決定されるようになっている。
クセレクタ7による抽出クロック(基準となる第1相ク
ロック)105によってデータサンプリング回路3から
のN個のサンプリングデータ106−1〜106−Nの
一つをリタイミングして出力(112)するものであ
る。このリタイミング対象とすべきN個のサンプリング
データの一つを定めるために、エッジ検出回路4からの
立下がり個数109、立上がり個数110及びN個のサ
ンプリングデータ106−1〜106−Nを全て参照
し、入力受信データのパターン認識を行い、この認識結
果に従って、リタイミング対象とすべき1つのサンプリ
ングデータが決定されるようになっている。
【0016】図2は図1に示したデータサンプリング回
路3の回路構成の概要を表したものである。図2におい
て、端子A1より入力されたデータ信号は、フリツプフ
ロップ回路301−1〜301−Nそれぞれのデータ端
子に入力され、端子A2−1〜A2−Nより入力された
N相クロック信号は、それぞれ対応するフリツプフロッ
プ回路301−1〜301−N及びフリツプフロップ回
路302−1〜302−Nのクロック端子に入力され
る。
路3の回路構成の概要を表したものである。図2におい
て、端子A1より入力されたデータ信号は、フリツプフ
ロップ回路301−1〜301−Nそれぞれのデータ端
子に入力され、端子A2−1〜A2−Nより入力された
N相クロック信号は、それぞれ対応するフリツプフロッ
プ回路301−1〜301−N及びフリツプフロップ回
路302−1〜302−Nのクロック端子に入力され
る。
【0017】フリツプフロップ回路301−1〜301
−Nの出力は、フリツプフロップ回路302−1〜30
2−Nのそれぞれ対応するデータ端子と、N個の入力の
中から選択制御信号が示すもの1個を選択し出力を行う
選択回路303−1〜303−Nの入力端子に一相ずつ
シフトした状態でそれぞれ入力される。
−Nの出力は、フリツプフロップ回路302−1〜30
2−Nのそれぞれ対応するデータ端子と、N個の入力の
中から選択制御信号が示すもの1個を選択し出力を行う
選択回路303−1〜303−Nの入力端子に一相ずつ
シフトした状態でそれぞれ入力される。
【0018】フリツプフロップ回路302−1〜302
−Nの出力は、N個の入力の中から端子A3より入力さ
れた選択制御信号が示すもの1個を選択し出力を行う選
択回路303−0の入力端子に、N、1、2、3、・・
・、N−1の順番で入力される。
−Nの出力は、N個の入力の中から端子A3より入力さ
れた選択制御信号が示すもの1個を選択し出力を行う選
択回路303−0の入力端子に、N、1、2、3、・・
・、N−1の順番で入力される。
【0019】選択回路303−0〜303−Nの出力
は、端子A4より入力された抽出クロック信号をクロッ
ク信号とするフリツプフロップ回路304−0〜304
−Nのデータ端子に入力される。フリツプフロップ回路
304−0〜304−Nから端子A5−0〜A5−Nを
経てサンプリングデータ信号が出力される。
は、端子A4より入力された抽出クロック信号をクロッ
ク信号とするフリツプフロップ回路304−0〜304
−Nのデータ端子に入力される。フリツプフロップ回路
304−0〜304−Nから端子A5−0〜A5−Nを
経てサンプリングデータ信号が出力される。
【0020】図3は図1に示したエッジ検出回路4の回
路構成の概要を表したものである。図3において、第一
のNAND論理回路601−1〜601−Nには、サン
プリングデータ信号106−0〜106−(N−1)
と、サンプリングデータ信号106−1〜106−Nの
論理状態を反転したものが入力される。
路構成の概要を表したものである。図3において、第一
のNAND論理回路601−1〜601−Nには、サン
プリングデータ信号106−0〜106−(N−1)
と、サンプリングデータ信号106−1〜106−Nの
論理状態を反転したものが入力される。
【0021】第二のNAND論理回路602−1〜60
2−Nには、サンプリングデータ信号106−0〜10
6−(N−1)の論理状態を反転したものと、サンブリ
ングデータ信号106−1〜106−Nが入力される。
2−Nには、サンプリングデータ信号106−0〜10
6−(N−1)の論理状態を反転したものと、サンブリ
ングデータ信号106−1〜106−Nが入力される。
【0022】第一のNAND論理回路601−1〜60
1−Nの出力は、符号化器603と加算器605に入力
される。第二のNAND論理回路602−1〜602−
Nの出力は、加算器606に入力される。
1−Nの出力は、符号化器603と加算器605に入力
される。第二のNAND論理回路602−1〜602−
Nの出力は、加算器606に入力される。
【0023】符号化器603では、立下がりエッジが存
在する位置(“0”がたつ位置であり、その相番号であ
る)を符号化し、立下がりエッジ位置情報信号107を
出力する。
在する位置(“0”がたつ位置であり、その相番号であ
る)を符号化し、立下がりエッジ位置情報信号107を
出力する。
【0024】加算器605では、立下がりエッジの個数
(“0”の個数)をカウントし、立下がりエッジ個数情
報信号109を出力する。加算器606では、立ち上が
りエッジの個数(“0”の個数)をカウントし、立ち上
がりエッジ個数情報信号110を出力する。
(“0”の個数)をカウントし、立下がりエッジ個数情
報信号109を出力する。加算器606では、立ち上が
りエッジの個数(“0”の個数)をカウントし、立ち上
がりエッジ個数情報信号110を出力する。
【0025】図4は図1に示した立下がりエッジカウン
タ5の回路構成の概要を表したものである。図4におい
て、端子B1より入力されたエッジ位置情報信号は、m
分の1の余算演算を行うm分の1重み付け部701に入
力される(mは1以上の整数)。
タ5の回路構成の概要を表したものである。図4におい
て、端子B1より入力されたエッジ位置情報信号は、m
分の1の余算演算を行うm分の1重み付け部701に入
力される(mは1以上の整数)。
【0026】記憶部702は、端子B2より入力された
抽出クロック信号をクロック信号として入力し、加算器
703からの加算演算結果の状態を維持し、四捨五入回
路704へ出力するものである。加算器703では、m
分の1重み付け部701からの余算演算結果と、記憶部
702からの出力との加算演算を行い、補正した平均値
を記憶部702に出力を行う。
抽出クロック信号をクロック信号として入力し、加算器
703からの加算演算結果の状態を維持し、四捨五入回
路704へ出力するものである。加算器703では、m
分の1重み付け部701からの余算演算結果と、記憶部
702からの出力との加算演算を行い、補正した平均値
を記憶部702に出力を行う。
【0027】四捨五入回路704は、記憶部702から
の出力を整数に四捨五入してエッジ平均値信号として端
子B3に出力を行うものである。
の出力を整数に四捨五入してエッジ平均値信号として端
子B3に出力を行うものである。
【0028】図5は図1に示したデータ識別リタイミン
グ回路8の回路構成の概要を表したものである。図5に
おいて、端子D3−0〜D3−Nより入力されたサンプ
リングデータ信号は、符号化器802に入力され、端子
D3−1〜D3−Nより入力されたサンプリングデータ
信号は、N個の入力の中から選択制御信号が示すもの1
個を選択し出力を行う選択回路801に入力される。
グ回路8の回路構成の概要を表したものである。図5に
おいて、端子D3−0〜D3−Nより入力されたサンプ
リングデータ信号は、符号化器802に入力され、端子
D3−1〜D3−Nより入力されたサンプリングデータ
信号は、N個の入力の中から選択制御信号が示すもの1
個を選択し出力を行う選択回路801に入力される。
【0029】符号化器802では、サンプリングデータ
信号よりデータの最初のエッジ位置を符号化し、出力を
行うもので、図3の符号化器603と同一のものであ
る。
信号よりデータの最初のエッジ位置を符号化し、出力を
行うもので、図3の符号化器603と同一のものであ
る。
【0030】3個の入力の中から選択制御信号が示すも
の1個を選択し出力を行う選択回路804には、符号化
器802からのデータの最初のエッジ位置を示す符号化
出力と、s(1以上N以下の整数)と、t(1以上N以
下の整数)とが入力される。
の1個を選択し出力を行う選択回路804には、符号化
器802からのデータの最初のエッジ位置を示す符号化
出力と、s(1以上N以下の整数)と、t(1以上N以
下の整数)とが入力される。
【0031】選択回路804では、端子D1より入力さ
れた立下がりエッジ個数情報信号と、端子D2より入力
された立上がりエッジ個数情報信号が選択制御端子に入
力され、立下がりエッジのみが1個の時にはsが選択出
力され、立上がりエッジのみが1個の時にはtが選択出
力され、立下がりエッジと立上がりエッジが1個ずつ
(データのエッジが2個)の時には符号化器802から
の符号化出力が選択出力される。
れた立下がりエッジ個数情報信号と、端子D2より入力
された立上がりエッジ個数情報信号が選択制御端子に入
力され、立下がりエッジのみが1個の時にはsが選択出
力され、立上がりエッジのみが1個の時にはtが選択出
力され、立下がりエッジと立上がりエッジが1個ずつ
(データのエッジが2個)の時には符号化器802から
の符号化出力が選択出力される。
【0032】選択回路801では、サンプリングデータ
の中から、選択回路804の選択出力信号が示すサンプ
リングデータを選択し出力する。選択回路801からの
選択出力信号は、フリツプフロップ回路805におい
て、抽出クロック信号をクロック信号としてリタイミン
グされ、リタイミングデータ信号として端子D5に出力
される。
の中から、選択回路804の選択出力信号が示すサンプ
リングデータを選択し出力する。選択回路801からの
選択出力信号は、フリツプフロップ回路805におい
て、抽出クロック信号をクロック信号としてリタイミン
グされ、リタイミングデータ信号として端子D5に出力
される。
【0033】クロックセレクタ7は、立下がり平均値信
号104を選択制御信号として、N相クロック信号10
3−1〜103−Nの中から抽出クロック信号105を
選択出力するものである。
号104を選択制御信号として、N相クロック信号10
3−1〜103−Nの中から抽出クロック信号105を
選択出力するものである。
【0034】次に、タイミングチャートを用いて、N相
クロック信号を8相クロック信号(N=8)とし、m分
の1重み付け部701を4分の1重み付け部(m=4)
とし、図5のsを4に、tを4に夫々設定した場合の動
作について説明する。
クロック信号を8相クロック信号(N=8)とし、m分
の1重み付け部701を4分の1重み付け部(m=4)
とし、図5のsを4に、tを4に夫々設定した場合の動
作について説明する。
【0035】図6はデータ入力信号101と、8相クロ
ック信号103−1〜103−8を入力した時の抽出ク
ロック信号105並びにサンプリングデータ信号106
−0〜106−8の振る舞いについて示したタイミング
チャートである。
ック信号103−1〜103−8を入力した時の抽出ク
ロック信号105並びにサンプリングデータ信号106
−0〜106−8の振る舞いについて示したタイミング
チャートである。
【0036】立下がりエッジ平均値信号104が現在
“3”の場合、すなわち入力受信データのエッジ(レベ
ル遷移)が平均して第3相クロックに同期して生じてい
る場合を考える。データ信号101は、フリツプフロッ
プ回路301と302により、時間方向に8相クロック
信号103−1〜103−8で2周期分サンプリング及
び保持される。その後、先の立下がりエッジ平均値信号
104の示す値(“3”)により3相目クロック103
−3が基準の第1相クロックとされ、この基準の第1相
クロックを基に選択回路303−0〜303−8で各相
対応のサンプリングデータのローテーションが行われ
る。よって、選択出力信号は基準となる第1相クロック
信号103−3でサンプリングされたものを基準(1の
位置)にして順に2、3、4、5、6、7、8、1、2
となる。
“3”の場合、すなわち入力受信データのエッジ(レベ
ル遷移)が平均して第3相クロックに同期して生じてい
る場合を考える。データ信号101は、フリツプフロッ
プ回路301と302により、時間方向に8相クロック
信号103−1〜103−8で2周期分サンプリング及
び保持される。その後、先の立下がりエッジ平均値信号
104の示す値(“3”)により3相目クロック103
−3が基準の第1相クロックとされ、この基準の第1相
クロックを基に選択回路303−0〜303−8で各相
対応のサンプリングデータのローテーションが行われ
る。よって、選択出力信号は基準となる第1相クロック
信号103−3でサンプリングされたものを基準(1の
位置)にして順に2、3、4、5、6、7、8、1、2
となる。
【0037】それらを抽出クロック105(基準の第1
相クロック103−3)でフリツプフロップ回路304
によりラッチしたものが、サンプリングデータ106−
0〜106−8となる。その結果、抽出クロックである
クロック信号103−3でサンプリングされたものが、
基準であるサンプリングデータ106−1となり出力さ
れることになる。ここで抽出クロック105を基準に、
データを時間方向にサンプリングしたことになる。
相クロック103−3)でフリツプフロップ回路304
によりラッチしたものが、サンプリングデータ106−
0〜106−8となる。その結果、抽出クロックである
クロック信号103−3でサンプリングされたものが、
基準であるサンプリングデータ106−1となり出力さ
れることになる。ここで抽出クロック105を基準に、
データを時間方向にサンプリングしたことになる。
【0038】図7はサンプリングデータ信号106−0
〜106−8と抽出クロック105が入力した際の、エ
ッジ検出回路4の振る舞いについて示したタイミングチ
ャートである。
〜106−8と抽出クロック105が入力した際の、エ
ッジ検出回路4の振る舞いについて示したタイミングチ
ャートである。
【0039】第一のNAND論理回路601では、立下
がりエッジの存在する位置にだけ“0”が出力され、そ
れ以外は“1”が出力される。第二のNAND論理回路
602では、立上がりエッジの存在する位置にだけ
“0”が出力され、それ以外は“1”が出力される。
がりエッジの存在する位置にだけ“0”が出力され、そ
れ以外は“1”が出力される。第二のNAND論理回路
602では、立上がりエッジの存在する位置にだけ
“0”が出力され、それ以外は“1”が出力される。
【0040】符号化器603は、第一のNAND論理回
路601の出力“0”の位置(相番号)を検出し、符号
化を行うものである。図8にこの符号化器603の符号
化の論理を示す。図8で“X”は、“0”でも“1”で
もかまわないDon’t careを表している。符号
化出力107は3ビット表示とされ、相番号と対応して
いる。
路601の出力“0”の位置(相番号)を検出し、符号
化を行うものである。図8にこの符号化器603の符号
化の論理を示す。図8で“X”は、“0”でも“1”で
もかまわないDon’t careを表している。符号
化出力107は3ビット表示とされ、相番号と対応して
いる。
【0041】加算器605及び加算器606は、第一の
NAND論理回路601及び第二のNAND論理回路6
02の出力の“0”の個数を検出し、加算演算を行うも
のである。
NAND論理回路601及び第二のNAND論理回路6
02の出力の“0”の個数を検出し、加算演算を行うも
のである。
【0042】図9は立下がりエッジ位置情報信号107
と抽出クロック105を入力した際の、立下がりエッジ
カウンタ5の振る舞いについて示したタイミングチャー
トである。入力された立下がりエッジ位置情報信号10
7は、1/4重み付け部701にて4分の1の重み付け
がされ、記憶部702が維持していた直前までの(1周
期前までの)平均値505に足し込まれる。この結果出
現位置に重み付けがされた立下がりエッジ位置の平均値
が求められることになる。立下がりエッジ平均値信号1
04には、この値を四捨五入したものが出力される。
と抽出クロック105を入力した際の、立下がりエッジ
カウンタ5の振る舞いについて示したタイミングチャー
トである。入力された立下がりエッジ位置情報信号10
7は、1/4重み付け部701にて4分の1の重み付け
がされ、記憶部702が維持していた直前までの(1周
期前までの)平均値505に足し込まれる。この結果出
現位置に重み付けがされた立下がりエッジ位置の平均値
が求められることになる。立下がりエッジ平均値信号1
04には、この値を四捨五入したものが出力される。
【0043】エッジ検出位置情報を1/4重み付けして
平均値を算出するのは、急激な平均値の変化に対して徐
々にPLL回路系が対応するようにするためである。
平均値を算出するのは、急激な平均値の変化に対して徐
々にPLL回路系が対応するようにするためである。
【0044】図5に示したデータ識別リタイミング回路
8の動作を述べる。図5において、抽出クロック105
を基準としたサンプリングデータにおいて、立下がりエ
ッジのみがエッジ個数情報信号から1個存在すると判断
された場合(D1,D2)=(1,0)には、図10
(C)の下側の例(Tはデータの1周期)の場合であ
り、s(“4”)が選択され、立下がりエッジの平均値
から180度離れたサンプリングデータが出力されるこ
とになる。すなわち、基準第1相クロックから(360
度/8)×4=180度ずれた第4相クロックに相当す
るサンプリングデータが出力される。
8の動作を述べる。図5において、抽出クロック105
を基準としたサンプリングデータにおいて、立下がりエ
ッジのみがエッジ個数情報信号から1個存在すると判断
された場合(D1,D2)=(1,0)には、図10
(C)の下側の例(Tはデータの1周期)の場合であ
り、s(“4”)が選択され、立下がりエッジの平均値
から180度離れたサンプリングデータが出力されるこ
とになる。すなわち、基準第1相クロックから(360
度/8)×4=180度ずれた第4相クロックに相当す
るサンプリングデータが出力される。
【0045】サンプリングデータにおいて、立上がりエ
ッジのみがエッジ個数情報信号から1個存在すると判断
された場合には、(D1,D2)=(0,1)、図10
(C)の上側の例の場合であり、t(“4”)が選択さ
れ、立下がりエッジの平均値から180度離れたサンプ
リングデータが出力されることになる。
ッジのみがエッジ個数情報信号から1個存在すると判断
された場合には、(D1,D2)=(0,1)、図10
(C)の上側の例の場合であり、t(“4”)が選択さ
れ、立下がりエッジの平均値から180度離れたサンプ
リングデータが出力されることになる。
【0046】サンプリングデータにおいて、エッジ個数
情報信号から立下がりエッジが1個と立上がりエッジが
1個存在する(エッジが2個)と判断された場合には図
10(B)の例であり、符号化器802により最初のデ
ータのエッジ位置が検出され、この最初のエッジ位置が
検出された相番号に相当するサンプリングデータが出力
されることになる。
情報信号から立下がりエッジが1個と立上がりエッジが
1個存在する(エッジが2個)と判断された場合には図
10(B)の例であり、符号化器802により最初のデ
ータのエッジ位置が検出され、この最初のエッジ位置が
検出された相番号に相当するサンプリングデータが出力
されることになる。
【0047】サンプリングデータが、エッジ個数情報信
号から、エッジが無いと判断された場合(図10(A)
の場合)或いは、エッジが3個以上と判断された場合に
は、s(“4”)が選択され(tでもよい)、サンプリ
ングデータの中の真ん中相(略180度)に相当するも
のが出力されることになる。
号から、エッジが無いと判断された場合(図10(A)
の場合)或いは、エッジが3個以上と判断された場合に
は、s(“4”)が選択され(tでもよい)、サンプリ
ングデータの中の真ん中相(略180度)に相当するも
のが出力されることになる。
【0048】s,tを共に4に設定してエッジから18
0度離れた1Tの中央に相当する相のサンプリングデー
タを選ぶ様にしてジッタに強いリタイミング出力を得る
様にしているが、立下がりと立上がりとのジッタパター
ンが同一であれば、s=t=4としても良いが、通信シ
ステムの系や回路構成等により両ジッタパターンは同一
とはならない場合があり、よってsやtを3や5に設定
しても良い。
0度離れた1Tの中央に相当する相のサンプリングデー
タを選ぶ様にしてジッタに強いリタイミング出力を得る
様にしているが、立下がりと立上がりとのジッタパター
ンが同一であれば、s=t=4としても良いが、通信シ
ステムの系や回路構成等により両ジッタパターンは同一
とはならない場合があり、よってsやtを3や5に設定
しても良い。
【0049】以上の動作により、常にデータ識別誤りの
ないリタイミングデータ112を得ることができ、出力
10には抽出クロック105を得ることが可能となるも
のである。
ないリタイミングデータ112を得ることができ、出力
10には抽出クロック105を得ることが可能となるも
のである。
【0050】図11は本発明の第二の実施例のブロック
図であり、図1と同等部分は同一符号にて示している。
本例では、図1のエッジ検出回路4において立上がりエ
ッジ検出位置を示す立上がりエッジ位置情報108生成
用の符号化器604(図12)を付加したものであり、
また、この立上がりエッジ位置情報108の平均値を算
出する立上がりエッジカウンタ6を設けている。
図であり、図1と同等部分は同一符号にて示している。
本例では、図1のエッジ検出回路4において立上がりエ
ッジ検出位置を示す立上がりエッジ位置情報108生成
用の符号化器604(図12)を付加したものであり、
また、この立上がりエッジ位置情報108の平均値を算
出する立上がりエッジカウンタ6を設けている。
【0051】図13は図11に示した立上がりエッジカ
ウンタ6の回路構成の概要を表したものである。端子C
1より入力されたエッジ位置情報信号は、減算器100
1の被減算信号端子に入力される。記憶部1003は、
端子C2より入力された抽出クロック信号をクロック信
号として入力し、加算器1004からの加算演算結果の
状態を維持し、四捨五入回路1005へ出力するもので
ある。
ウンタ6の回路構成の概要を表したものである。端子C
1より入力されたエッジ位置情報信号は、減算器100
1の被減算信号端子に入力される。記憶部1003は、
端子C2より入力された抽出クロック信号をクロック信
号として入力し、加算器1004からの加算演算結果の
状態を維持し、四捨五入回路1005へ出力するもので
ある。
【0052】減算器1001では、端子C1より入力さ
れたエッジ位置情報信号から記憶部1003からの出力
を引いた減算結果をm分の1重み付け部1002に出力
する。m分の1重み付け部1002では、m分の1の余
算演算を行い、余算演算結果をAND論理回路1006
に出力する。AND論理回路1006では、端子C3よ
り入力されたエッジ個数情報信号とm分の1重み付け部
1002の余算演算結果が入力され、AND演算結果を
加算器1004に出力する。
れたエッジ位置情報信号から記憶部1003からの出力
を引いた減算結果をm分の1重み付け部1002に出力
する。m分の1重み付け部1002では、m分の1の余
算演算を行い、余算演算結果をAND論理回路1006
に出力する。AND論理回路1006では、端子C3よ
り入力されたエッジ個数情報信号とm分の1重み付け部
1002の余算演算結果が入力され、AND演算結果を
加算器1004に出力する。
【0053】加算器1004では、m分の1重み付け部
1002からの余算演算結果と、記憶部1003からの
出力との加算演算を行い、補正した平均値を記憶部10
03に出力を行う。四捨五入回路1005は、記憶部1
003からの出力を整数に四捨五入してエッジ平均値信
号111として端子C4を経て出力を行うものである。
1002からの余算演算結果と、記憶部1003からの
出力との加算演算を行い、補正した平均値を記憶部10
03に出力を行う。四捨五入回路1005は、記憶部1
003からの出力を整数に四捨五入してエッジ平均値信
号111として端子C4を経て出力を行うものである。
【0054】図14は図11に示したデータ識別リタイ
ミング回路8の回路構成の概要を表したものであり、図
5と同等部分は同一符号により示す。この例では、加算
器806にてtの値と立上がりエッジ位置情報の平均値
111(D6)とを加算し、(D1,D2)=(0,
1)の場合(図10(C)の上側の場合)にこの加算器
806の加算出力を用いるものである。
ミング回路8の回路構成の概要を表したものであり、図
5と同等部分は同一符号により示す。この例では、加算
器806にてtの値と立上がりエッジ位置情報の平均値
111(D6)とを加算し、(D1,D2)=(0,
1)の場合(図10(C)の上側の場合)にこの加算器
806の加算出力を用いるものである。
【0055】図15はサンプリングデータ106−0〜
106−8と抽出クロック105とが入力された場合の
図11におけるエッジ検出回路4の振る舞いについて示
したタイミングチャートである。
106−8と抽出クロック105とが入力された場合の
図11におけるエッジ検出回路4の振る舞いについて示
したタイミングチャートである。
【0056】第一のNAND論理回路601では、立下
がりエッジの存在する位置にだけ“0”が出力され、そ
れ以外は“1”が出力される。第二のNAND論理回路
602では、立上がりエッジの存在する位置にだけ
“0”が出力され、それ以外は“1”が出力される。
がりエッジの存在する位置にだけ“0”が出力され、そ
れ以外は“1”が出力される。第二のNAND論理回路
602では、立上がりエッジの存在する位置にだけ
“0”が出力され、それ以外は“1”が出力される。
【0057】符号化器603及び符号化器604は、第
一のNAND論理回路601及び第二のNAND論理回
路602の出力の“0”の位置を検出し、符号化を行う
ものである。図8に符号化の論理を示す。
一のNAND論理回路601及び第二のNAND論理回
路602の出力の“0”の位置を検出し、符号化を行う
ものである。図8に符号化の論理を示す。
【0058】加算器605及び加算器606は、第一の
NAND論理回路601及び第二のNAND論理回路6
02の出力の“0”の個数を検出し、加算演算を行うも
のである。
NAND論理回路601及び第二のNAND論理回路6
02の出力の“0”の個数を検出し、加算演算を行うも
のである。
【0059】図16は、立上がりエッジ位置情報信号1
08と立上がりエッジ個数情報信号110と抽出クロッ
ク105を入力した際の、立上がりエッジカウンタ6の
振る舞いについて示したタイミングチャートである。
08と立上がりエッジ個数情報信号110と抽出クロッ
ク105を入力した際の、立上がりエッジカウンタ6の
振る舞いについて示したタイミングチャートである。
【0060】入力された立上がりエッジ位置情報信号1
08は、記憶部1003の維持している値と差分がとら
れ、4分の1の重み付けがされたものが、立上がりエチ
ヂ個数情報信号110によるAND論理処理により、立
上がりエッジが存在した時のみ加算器1004におい
て、記憶部1003の維持している値との足し込みが行
われる。この結果出現位置に重み付けがされた立上がり
エッジ位置の平均値が求められることになる。立上がり
エッジ平均値信号111には、この値を四捨五入したも
のが出力される。
08は、記憶部1003の維持している値と差分がとら
れ、4分の1の重み付けがされたものが、立上がりエチ
ヂ個数情報信号110によるAND論理処理により、立
上がりエッジが存在した時のみ加算器1004におい
て、記憶部1003の維持している値との足し込みが行
われる。この結果出現位置に重み付けがされた立上がり
エッジ位置の平均値が求められることになる。立上がり
エッジ平均値信号111には、この値を四捨五入したも
のが出力される。
【0061】図14に示したデータ識別リタイミング回
路8の動作を述べる。抽出クロック105を基準とした
サンプリングデータが、立下がりエッジのみがエッジ個
数情報信号から、1個存在すると判断された場合には、
s(“4”)が選択され、立下がりエッジの平均値から
180度離れたサンプリングデータが出力されることに
なる。
路8の動作を述べる。抽出クロック105を基準とした
サンプリングデータが、立下がりエッジのみがエッジ個
数情報信号から、1個存在すると判断された場合には、
s(“4”)が選択され、立下がりエッジの平均値から
180度離れたサンプリングデータが出力されることに
なる。
【0062】サンプリングデータが、立上がりエッジの
みがエッジ個数情報信号から、1個存在すると判断され
た場合には、立上がりエッジ平均値信号111にt
(“4”)が加算された値が選択され、立上がりエッジ
の平均値から180度離れたサンプリングデータが出力
されることになる。
みがエッジ個数情報信号から、1個存在すると判断され
た場合には、立上がりエッジ平均値信号111にt
(“4”)が加算された値が選択され、立上がりエッジ
の平均値から180度離れたサンプリングデータが出力
されることになる。
【0063】サンプリングデータが、エッジ個数情報信
号から、立下がりエッジが1個と立上がりエッジが1個
存在する(エッジが2個)と判断された場合には、符号
化器802により最初のデータのエッジ位置が検出さ
れ、それに対応するサンプリングデータが出力されるこ
とになる。
号から、立下がりエッジが1個と立上がりエッジが1個
存在する(エッジが2個)と判断された場合には、符号
化器802により最初のデータのエッジ位置が検出さ
れ、それに対応するサンプリングデータが出力されるこ
とになる。
【0064】サンプリングデータが、エッジ個数情報信
号から、エッジが無いと判断された場合或いは、エッジ
が3個以上と判断された場合には、s(“4”)が選択
され、サンプリングデータの中の真ん中のものが出力さ
れることになる。その結果データ識別誤りの無いリタイ
ミングデータ112が出力されることになる。
号から、エッジが無いと判断された場合或いは、エッジ
が3個以上と判断された場合には、s(“4”)が選択
され、サンプリングデータの中の真ん中のものが出力さ
れることになる。その結果データ識別誤りの無いリタイ
ミングデータ112が出力されることになる。
【0065】図17は本発明の第三の実施例の構成を示
すブロック図である。図において、本発明の第三の実施
例によるディジタルPLL回路は、第一の実施例におい
て、データの立上がりエッジ位置の平均値の代わりに、
データの立上がりエッジ位置の平均値により抽出クロッ
クの位相を選択したものである。
すブロック図である。図において、本発明の第三の実施
例によるディジタルPLL回路は、第一の実施例におい
て、データの立上がりエッジ位置の平均値の代わりに、
データの立上がりエッジ位置の平均値により抽出クロッ
クの位相を選択したものである。
【0066】図18は本発明の第四の実施例の構成を示
すブロック図である。図において、本発明の第四の実施
例によりディジタルPLL回路は、図11に示す第二の
実施例において、データの立上がりエッジ位置の平均値
の代わりに、データの立上がりエッジ位置の平均値によ
り抽出クロックの位相を選択したものである。
すブロック図である。図において、本発明の第四の実施
例によりディジタルPLL回路は、図11に示す第二の
実施例において、データの立上がりエッジ位置の平均値
の代わりに、データの立上がりエッジ位置の平均値によ
り抽出クロックの位相を選択したものである。
【0067】
【発明の効果】以上説明したように本発明によるディジ
タルPLL回路は、データの立上がりエッジ位置と立下
がりエッジ位置の出現位置の平均を独立に求め、また、
多相化したクロック信号により、データを時間方向にサ
ンプリングし、データエッジの個数によりデータ識別後
にリタイミングを行う構成としたため、周波数偏差、デ
ューティ変動、ジッタ等による位相変動をもつバースト
データの入力に対し、データ到来後数ビットの短時間で
データに追従した抽出クロックを出力し、誤り無く識別
リタイミングを行ったデータを出力することが可能にな
るという効果を有する。
タルPLL回路は、データの立上がりエッジ位置と立下
がりエッジ位置の出現位置の平均を独立に求め、また、
多相化したクロック信号により、データを時間方向にサ
ンプリングし、データエッジの個数によりデータ識別後
にリタイミングを行う構成としたため、周波数偏差、デ
ューティ変動、ジッタ等による位相変動をもつバースト
データの入力に対し、データ到来後数ビットの短時間で
データに追従した抽出クロックを出力し、誤り無く識別
リタイミングを行ったデータを出力することが可能にな
るという効果を有する。
【図面の簡単な説明】
【図1】本発明の第一の実施例を示すブロック図であ
る。
る。
【図2】データサンプリング回路3の構成の一例を示す
図である。
図である。
【図3】エッジ検出回路4の構成の一例を示す図であ
る。
る。
【図4】立下がりエッジカウンタ5の構成の一例を示す
図である。
図である。
【図5】データ識別リタイミング回路8の構成の一例を
示す図である。
示す図である。
【図6】データサンプリング回路3の動作を示すタイミ
ングチャートである。
ングチャートである。
【図7】エッジ検出回路4の動作を示すタイミングチャ
ートである。
ートである。
【図8】符号化器603及び604の符号化の論理を示
す図である。
す図である。
【図9】立下がりエッジカウンタ5の動作を示すタイミ
ングチャートである。
ングチャートである。
【図10】データ識別リタイミング回路8の動作例を示
すタイミングチャートである。
すタイミングチャートである。
【図11】本発明の第二の実施例のブロック図である。
【図12】図11のエッジ検出回路4の構成を示す図で
ある。
ある。
【図13】図11の立上がりエッジカウンタ6の構成を
示す図である。
示す図である。
【図14】図11のデータ識別リタイミング回路8の動
作例を示すタイミングチャートである。
作例を示すタイミングチャートである。
【図15】図11のエッジ検出回路4の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図16】図11の立上がりエッジカウンタ6の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図17】本発明の第三の実施例のブロック図である。
【図18】本発明の第四の実施例のブロック図である。
【図19】従来のPLL回路のブロック図である。
3 データサンプリング回路 4 エッジ検出回路 5 立下がりエッジカウンタ 7 クロックセレクタ 8 データ識別リタイミング回路
Claims (4)
- 【請求項1】 バースト状データ信号と周波数が同一で
位相が順次360度/N(Nは2以上の整数)づつずれ
たN相クロックのうちどの相のクロックを抽出するかを
示す抽出信号に応じてこれ等N相クロックを択一的に抽
出するクロック抽出手段と、 前記バースト状データ信号を前記N相クロックの各クロ
ックによりサンプリングしてN個のサンプリングデータ
を生成するサンプリング手段と、 前記抽出信号により示される抽出クロックを基準の第1
相クロックとして以下順次第2相〜第N相クロックと
し、これ等第1相〜第N相クロックに対応して前記N個
のサンプリングデータを並べ代えて第1相〜第N相サン
プリングデータとして出力する並べ代え手段と、 これ等並べ代え後の第1相〜第N相サンプリングデータ
を抽出された前記基準の第1相クロックによりラッチす
るラッチ手段と、 前記ラッチ手段の各相のラッチ出力の互いに隣り合う相
同士のレベルにより、立下がりエッジが存在する相の位
置を検出して立下がりエッジ位置情報を前記クロックの
1周期毎に生成し、また立下がりエッジ及び立上がり個
数を夫々検出して立下がり個数情報及び立上がり個数情
報を前記1周期毎に生成するエッジ検出手段と、 前記立下がりエッジ位置情報の過去から現在までの平均
値を前記1周期毎に算出して前記抽出信号として出力す
る平均値算出手段と、 前記並べ代え後の第1相〜第N相サンプリングデータ、
前記立下がり個数情報及び立上がり個数情報を基に前記
第1相〜第N相サンプリングデータを前記1周期毎に択
一的に導出するデータ選択手段と、 前記データ選択手段の選択出力を前記基準の第1相クロ
ックによりリタイミングするリタイミング手段と、 を含むことを特徴とするディジタルPLL回路。 - 【請求項2】 前記データ選択手段は、前記第1相〜第
N相サンプリングデータの前記1周期内で最初にエッジ
が発生するサンプリングデータの相を検出する手段と、
前記立下がり個数情報及び立上がり個数情報が共にゼロ
を示すとき及び前記立下がり個数情報のみが1または立
上がり個数情報のみが1を示すとき、前記基準の第1相
クロックに対して略180度位相差を有する相クロック
に対応するサンプリングデータを選択し、前記立下がり
個数情報及び立上がり個数情報が共に1を示すとき、前
記1周期内で最初にエッジが検出されたサンプリングデ
ータを選択するセレクタとを有することを特徴とする請
求項1記載のディジタルPLL回路。 - 【請求項3】 前記エッジ検出手段は、前記ラッチ手段
の各相のラッチ出力の互いに隣り合う相同士のレベルに
より、立上がりエッジが存在する相の位置を検出して立
上がりエッジ位置情報を前記クロックの1周期毎に生成
するよう構成されており、 前記平均値算出手段は、前記立上がりエッジ位置情報の
過去から現在までの平均値を前記1周期毎に算出するよ
う構成されており、 前記選択手段は、前記立上がり個数情報のみが1を示す
とき、前記立上がりエッジ位置情報の平均値に対応する
前記相クロックに対して略180度位相差を有する相ク
ロックに対応するサンプリングデータを選択するよう構
成されていることを特徴とする請求項2記載のディジタ
ルPLL回路。 - 【請求項4】 前記立下がり位置情報に代えて立上がり
エッジを位置を示す立上がり位置情報とし、前記立上が
り位置情報に代えて立下がりエッジを位置を示す立下が
り位置情報とすることを特徴とする請求項1〜3いずれ
か記載のディジタルPLL回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4113295A JP2773669B2 (ja) | 1995-03-01 | 1995-03-01 | ディジタルpll回路 |
US08/608,818 US5687203A (en) | 1995-03-01 | 1996-02-29 | Digital phase locked loop circuit |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4113295A JP2773669B2 (ja) | 1995-03-01 | 1995-03-01 | ディジタルpll回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08237117A true JPH08237117A (ja) | 1996-09-13 |
JP2773669B2 JP2773669B2 (ja) | 1998-07-09 |
Family
ID=12599922
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4113295A Expired - Fee Related JP2773669B2 (ja) | 1995-03-01 | 1995-03-01 | ディジタルpll回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5687203A (ja) |
JP (1) | JP2773669B2 (ja) |
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US6236696B1 (en) | 1997-05-23 | 2001-05-22 | Nec Corporation | Digital PLL circuit |
US6373911B1 (en) | 1998-01-28 | 2002-04-16 | Nec Corporation | Bit synchronization circuit |
US6556640B1 (en) | 1997-12-04 | 2003-04-29 | Nec Corporation | Digital PLL circuit and signal regeneration method |
US6850580B1 (en) | 1999-06-21 | 2005-02-01 | Sharp Kabushiki Kaisha | Bit synchronizing circuit |
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US7136441B2 (en) | 2001-01-24 | 2006-11-14 | Matsushita Electric Industrial Co., Ltd. | Clock recovery circuit |
JP2009194741A (ja) * | 2008-02-15 | 2009-08-27 | Nec Corp | パルス位相調整方法および装置 |
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FR2786632B1 (fr) * | 1998-11-27 | 2002-08-23 | Texas Instruments France | Procede et dispositif d'alignement de phase a grande vitesse |
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-
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- 1995-03-01 JP JP4113295A patent/JP2773669B2/ja not_active Expired - Fee Related
-
1996
- 1996-02-29 US US08/608,818 patent/US5687203A/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
US5687203A (en) | 1997-11-11 |
JP2773669B2 (ja) | 1998-07-09 |
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