JP2773458B2 - Vector controller - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、線分から構成される図
形画像を生成するベクトル制御装置に関するものであ
る。近年、コンピュータの情報処理能力の飛躍的な向上
により、画像によって情報を見せるコンピュータ・グラ
フィックスが各界からの注目を浴びている。このコンピ
ュータ・グラフィックスは、ＣＡＤおよびビジネス・グ
ラフィックス等を始めとして、各種の科学技術計算およ
びシュミレーション等のあらゆる分野において利用され
ている。例えば、ＣＡＤに用いられるディスプレイ装置
においては、直線、曲線、円、多角形および文字等の各
種の大量の図形データが扱われるために、高速に画像メ
モリに図形データを展開する必要がある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a vector control device for generating a graphic image composed of line segments. 2. Description of the Related Art In recent years, with the dramatic improvement in information processing capabilities of computers, computer graphics, which show information by images, have received attention from various fields. The computer graphics are used in various fields such as CAD and business graphics, and various fields such as various scientific calculations and simulations. For example, in a display device used for CAD, since a large amount of various graphic data such as straight lines, curves, circles, polygons, and characters is handled, it is necessary to rapidly develop graphic data in an image memory.
【０００２】[0002]
【従来の技術】従来の、この種のベクトル制御装置につ
いて、図３に示されているブロック図にもとづき説明す
る。図示されないホスト計算機から送られてくる文字デ
ータを含む各図形データは、図形メモリ21に書込まれて
記憶される。次に、この図形メモリ21に記憶されている
各図形データはマイクロプロセッサ22により順次に読出
される。これら読出される各図形データにおいては、例
えば １ 実線 （Ｘ1 ，Ｙ1 ）−（Ｘ2 ，Ｙ2 ） ２ 点線 （Ｘ3 ，Ｙ3 ）−（Ｘ4 ，Ｙ4 ） ３ アドレス移動 （Ｘ5 ，Ｙ5 ） ４ 実線（文字） あ い う え お ５ 点線 （Ｘ6 ，Ｙ6 ）−（Ｘ7 ，Ｙ7 ） を表す図形データであるとしてそれら図形データにもと
づき、実線、点線等の線分模様に関する線分情報が順次
に書込まれて記憶される例えば８ビット構成のテクスチ
ャレジスタ23と、有向線分であるベクトルを生成するデ
ィジタル微分解析器24とに対して、次の処理等が行われ
る。2. Description of the Related Art A conventional vector control device of this type will be described with reference to a block diagram shown in FIG. Each graphic data including character data sent from a host computer (not shown) is written and stored in the graphic memory 21. Next, each graphic data stored in the graphic memory 21 is sequentially read out by the microprocessor 22. In each of these read graphic data, for example, 1 solid line (X 1 , Y 1 ) − (X 2 , Y 2 ) 2 dotted line (X 3 , Y 3 ) − (X 4 , Y 4 ) 3 address movement (X 5 , Y 5 ) 4 Solid lines (characters) A 5 Lines (X 6 , Y 6 )-(X 7 , Y 7 ) The following processing is performed on a texture register 23 having, for example, an 8-bit configuration in which line segment information on a line segment pattern is sequentially written and stored, and a digital differential analyzer 24 that generates a vector as a directed line segment. Etc. are performed.
【０００３】テクスチャレジスタ23に実線として"1,
1,1,1,1,1,1,1"(オール１) を書込み、次にディジタル
微分解析器24に始点及び終点座標（Ｘ1 ，Ｙ1 ），（Ｘ
2 ，Ｙ2 ）を書込む。テクスチャレジスタ23に点線と
して"1,0,1,0,1,0,1,0" を書込み、次にディジタル微分
解析器24に始点及び終点座標（Ｘ3 ，Ｙ3 ），（Ｘ4 ，
Ｙ4 ）を書込む。ディジタル微分解析器24に移動位置
座標（Ｘ5 ，Ｙ5 ）を書込む。テクスチャレジスタ23
に実線として"1,1,1,1,1,1,1,1" を書込み、次にディジ
タル微分解析器24に文字“あ い う え お”に対応
する移動位置座標としてのストローク文字データをスト
ロークテーブル25から読出して順次に書込む。テクス
チャレジスタ23に点線として"1,0,1,0,1,0,1,0" を書込
み、次にディジタル微分解析器24に始点及び終点座標
（Ｘ6 ，Ｙ6 ），（Ｘ7 ，Ｙ7 ）を書込む。In the texture register 23, "1,
1,1,1,1,1,1,1 "(all 1) and then write the starting point and ending point coordinates (X 1 , Y 1 ), (X
2 , Y 2 ). "1,0,1,0,1,0,1,0" is written into the texture register 23 as a dotted line, and then the start point and end point coordinates (X 3 , Y 3 ), (X 4 ,
Write Y 4 ). The moving position coordinates (X 5 , Y 5 ) are written to the digital differential analyzer 24. Texture register 23
Write "1,1,1,1,1,1,1,1" as a solid line in the line, and then write to the digital differential analyzer 24 the stroke character data as the movement position coordinates corresponding to the character "". Are read from the stroke table 25 and sequentially written. Write "1,0,1,0,1,0,1,0" as dotted lines in a texture register 23, then the start point to the digital differential analyzer 24 and the end point coordinates (X 6, Y 6), (X 7, Write Y 7 ).
【０００４】このテクスチャレジスタ23に書込まれた記
憶される線分情報は読出されて画像メモリ26に与えられ
るとともに、この画像メモリ26にはディジタル微分解析
器24から移動位置座標にもとづく有向線分が与えられ
て、前述の図形データにもとづき図４に示されている図
形が画像メモリ26に書込まれて描画される。The line segment information stored in the texture register 23 is read out and applied to an image memory 26. The image memory 26 receives a directed line based on the movement position coordinates from the digital differential analyzer 24. Then, the figure shown in FIG. 4 is written into the image memory 26 and drawn based on the aforementioned figure data.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、前述さ
れたベクトル制御装置においては、線分情報を書込むテ
クスチャレジスタ23に全ての線分情報を書込まねばなら
ないために、図形を描画する処理速度が遅いという問題
点がある。なお、前述の場合は、例として８ビット構成
のテクスチャレジスタ23によって説明を行ったが、通常
の場合は16〜1024ビット構成である。本発明は、このよ
うな問題点を解決することを目的として、図形の描画を
高速に処理することができるベクトル制御装置を提供し
ようとするものである。However, in the above-described vector control device, since all the line segment information must be written in the texture register 23 for writing the line segment information, the processing speed for drawing a graphic is reduced. There is a problem that it is slow. In the above-described case, the explanation has been made by using the 8-bit texture register 23 as an example. However, in a normal case, the texture register 23 has a 16-1024-bit structure. SUMMARY OF THE INVENTION An object of the present invention is to provide a vector control device capable of processing graphics at a high speed for the purpose of solving such problems.
【０００６】[0006]
【課題を解決するための手段】本発明によるベクトル制
御装置は、前述された目的を達成するために、図１およ
び図２に示されているように、 （ａ）線分模様に関する線分情報が順次に書込まれてそ
の書込まれる線分情報を記憶する第一の記憶手段、 （ｂ）文字データを含む図形データにもとづき有向線分
を生成するベクトル生成手段、 （ｃ）前記第一の記憶手段から読み出される線分情報お
よびベクトル生成手段において生成される有効線分が与
えられ、文字を含む図形が描画されてその描画される図
形を記憶する第２の記憶手段、 （ｄ）この第２の記憶手段に前記第１の記憶手段から読
出される線分情報を与えるに有効にするか無効にするか
を指定するとともに、無効を指定する場合には前記第２
の記憶手段にその線分情報に換えて実線の線分情報とし
て”１”または”０”信号を与える指定手段および、 （ｅ）前記第２の記憶手段に実線を描画する場合には前
記指定手段に無効を指定するよう指示を行い、前記第２
の記憶手段に実線以外の線分を描画する場合には前記指
定手段に有効を指定するよう指示を行なうとともに前記
第一の記憶手段に実線以外の線分模様に関する線分情報
を書き込む制御を行なう制御手段、を具える構成を特徴
とするものである。SUMMARY OF THE INVENTION A vector control apparatus according to the present invention achieves the above-mentioned object by providing a control system as shown in FIGS.
As shown in FIG. 2, (a) first storage means for sequentially storing line segment information on a line segment pattern and storing the written line segment information; A vector generating means for generating a directed line segment based on the graphic data including the graphic data; (c) a graphic including character information given line segment information read from the first storage means and an effective line generated by the vector generating means; Is drawn, and second storage means for storing the figure to be drawn; (d) enabling or disabling the second storage means to give line segment information read out from the first storage means And if you specify invalid, the second
A designating means for providing a "1" or "0" signal as solid line segment information in place of the line segment information to the storage means, and (e) when a solid line is drawn in the second storage means,
And instructs the designation means to designate invalidity.
When drawing a line segment other than the solid line in the storage means,
Instructions to specify validity
Line segment information on line segment patterns other than solid lines in the first storage means
And a control means for controlling writing of the data.
【０００７】[0007]
【作用】第１の記憶手段１から読出される線分模様に関
する線分情報を、文字を含む図形が描画されて記憶され
る第２の記憶手段３に与えるに指定手段４によって無効
と指定される場合、言い換えれば線分情報として実線の
線分情報が第２の記憶手段３に与えられるような場合に
は、この実線の線分情報を第１の記憶手段１に書込むこ
とを要せずに指定手段４がその実線の線分情報として
“１”または“０”信号を第２の記憶手段３に与える。
したがって、第２の記憶手段３には、ベクトル生成手段
２において生成される有向線分と、指定手段４からの実
線の線分情報としての“１”または“０”信号が与えら
れて文字を含む図形描画されて記憶される。According to the present invention, when the line segment information on the line segment pattern read from the first storage unit is given to the second storage unit in which a graphic including a character is drawn and stored, the line information is invalidated by the specification unit. In other words, in the case where the solid line segment information is given to the second storage means 3 as the line segment information, it is necessary to write the solid line segment information into the first storage means 1. Instead, the specifying means 4 gives a “1” or “0” signal to the second storage means 3 as the solid line segment information.
Therefore, the second storage unit 3 receives the directed line segment generated by the vector generation unit 2 and the “1” or “0” signal as the solid line segment information from the designation unit 4 and receives the character. Is drawn and stored.
【０００８】逆に、指定手段４によって有効と指定され
る場合、言い換えれば線分情報として実線以外の線分情
報が第２の記憶手段３に与えられるような場合には、指
定手段４は第１の記憶手段１から読み出される線分情報
を第２の記憶手段３に与える。したがって、第２の記憶
手段３には、ベクトル生成手段２において生成される有
向線分と、第１の記憶手段１から読み出される線分情報
とが与えられて図形が描画されて記憶される。なお、制
御手段（図２のマイクロプロセッサに相当）は指定手段
４に対して、実線以外の線分を描画する場合は有効を指
示すると共に第１の記憶手段に実線以外の線分模様に関
する線分情報を書き込む。一方実線を描画する場合は指
定手段４に対して無効を指示する。この際に第１の記憶
手段に対して線分情報を書き込む必要は無いので、実線
を描画する際に高速化が達成される。 On the other hand, if the designation means 4 designates the validity, in other words, if line segment information other than the solid line is given to the second storage means 3 as the line segment information, the designation means 4 The line segment information read from the first storage unit 1 is given to the second storage unit 3. Therefore, the second storage unit 3 is provided with the directed line segment generated by the vector generation unit 2 and the line segment information read from the first storage unit 1, and a figure is drawn and stored. . In addition,
The control means (corresponding to the microprocessor in FIG. 2) is the designation means
For 4, draw a line segment other than the solid line
And the first storage means stores information on line segment patterns other than solid lines.
Write the line segment information. On the other hand, when drawing a solid line
The invalidation is instructed to the setting means 4. At this time, the first memory
Since there is no need to write line segment information to the means,
Speedup is achieved when drawing.
【０００９】[0009]
【実施例】次に、本発明によるベクトル制御装置の具体
的一実施例につき、図面を参照しつつ説明する。図２に
おいて、図示されないホスト計算機から送られてくる文
字データを含む各図形データは図形メモリ11に書込まれ
て記憶され、これら記憶されている各図形データは図形
メモリ11から前述のようにマイクロプロセッサ12により
順次に読出される。これら読出される各図形データに、
例えば従来例において説明を行ったのと同様の図形デー
タであるとしてそれら図形データにもとづき、８ビット
構成のテクスチャレジスタ13、有向線分であるベクトル
生成するディジタル微分解析器14、更には１ビット構成
のテクスチャレジスタ指定レジスタ15に対して、次の処
理等が行われる。なお、テクスチャレジスタ13には実線
以外の点線等の線分模様に関する線分情報が順次に書込
まれて記憶されるとともに、テクスチャレジスタ指定レ
ジスタ15にはテクスチャレジスタ13に記憶されて読出さ
れる内容を有効にするか無効にするかの１ビット構成の
制御ビットが書込まれ記憶される。Next, a specific embodiment of a vector control device according to the present invention will be described with reference to the drawings. In FIG. 2, each graphic data including character data sent from a host computer (not shown) is written and stored in the graphic memory 11, and each stored graphic data is transferred from the graphic memory 11 to the microcontroller as described above. These are sequentially read by the processor 12. For each of these read graphic data,
For example, assuming that the graphic data is the same as that described in the conventional example, an 8-bit texture register 13, a digital differential analyzer 14 for generating a vector as a directed line segment, and a 1-bit The following processing and the like are performed on the texture register designation register 15 having the configuration. Note that line segment information on line segment patterns other than solid lines, such as dotted lines, is sequentially written and stored in the texture register 13, and the texture register designation register 15 is stored in the texture register 13 and read out. Is written and stored for validating or invalidating.
【００１０】テクスチャレジスタ指定レジスタ15に無
効を示す“０”の制御ビットを書込むとともに、ディジ
タル微分解析器14に始点及び終点座標（Ｘ1 ，Ｙ1 ），
（Ｘ2 ，Ｙ2 ）を書込む。テクスチャレジスタ指定レ
ジスタ15に有効を示す“１”の制御ビットを書込むとと
もに、テクスチャレジスタ13に点線として"1,0,1,0,1,
0,1,0" を書込み、更にディジタル微分解析器14に始点
及び終点座標（Ｘ3 ，Ｙ3 ），（Ｘ4 ，Ｙ4 ）を書込
む。ディジタル微分解析器14に移動位置座標（Ｘ5 ，
Ｙ5 ）を書込む。テクスチャレジスタ指定レジスタ15
に無効を示す“０”の制御ビットを書込むとともに、デ
ィジタル微分解析器14に文字“あ い う え お”に
対応する移動位置座標としてのストローク文字データを
ストロークテーブル16から読出して順次に書込む。テ
クスチャレジスタ指定レジスタ15に有効を示す“１”の
制御ビットを書込むとともに、テクスチャレジスタ13に
点線として"1,0,1,0,1,0,1,0" を順次に書込み、更にデ
ィジタル微分解析器14に始点及び終点座標（Ｘ6 ，
Ｙ6 ），（Ｘ7 ，Ｙ7 ）を書込む。A control bit of "0" indicating invalidity is written in the texture register designation register 15, and the start point and end point coordinates (X 1 , Y 1 ),
Write (X 2 , Y 2 ). A control bit of "1" indicating validity is written to the texture register designation register 15, and "1,0,1,0,1,1" is written to the texture register 13 as a dotted line.
0,1,0 ", and the start point and end point coordinates (X 3 , Y 3 ) and (X 4 , Y 4 ) are written in the digital differential analyzer 14. The movement position coordinates (X 5 ,
Write Y 5 ). Texture register specification register 15
In addition, a control bit of "0" indicating invalidity is written into the digital differential analyzer 14, and stroke character data as a movement position coordinate corresponding to the character "Aio" is read out from the stroke table 16 and sequentially written into the digital differential analyzer 14. Put in. A control bit of "1" indicating validity is written to the texture register designation register 15, and "1,0,1,0,1,0,1,0" are sequentially written to the texture register 13 as dotted lines, The starting point and the ending point coordinates (X 6 ,
Y 6), writes the (X 7, Y 7).
【００１１】このテクスチャレジスタ指定レジスタ15に
無効を示す“０”の制御ビットが書込まれている場合に
は、この無効を示す“０”の制御ビットがナンド回路17
を介して“１”信号となって実線の線分情報として画像
メモリ18に与えられる。この制御ビットが有効を示す
“１”である場合には、テクスチャレジスタ13に記憶さ
れて読出される実線以外の点線等の線分模様に関する線
分情報がインバータ回路19およびナンド回路17を介して
画像メモリ18に与えられる。また、この画像メモリ18に
は、ディジタル微分解析器14から移動位置座標にもとづ
く有向線分が与えられて、前述の図形データにもとづき
従来例におけると同様に図４に示されている図形が書込
まれて描画される。要するに、無効を示す“０”の制御
ビットが実線の線分情報である"1,1,1,1,1,1,1,1" と同
様の動作を行う。When a control bit of "0" indicating invalidity is written in the texture register designation register 15, the control bit of "0" indicating this invalidity is written in the NAND circuit 17.
, And is given to the image memory 18 as solid line segment information. When the control bit is “1” indicating validity, line segment information on a line segment pattern such as a dotted line other than a solid line stored in and read from the texture register 13 is transmitted via the inverter circuit 19 and the NAND circuit 17. It is provided to an image memory 18. Further, the image memory 18 is provided with a directed line segment based on the movement position coordinates from the digital differential analyzer 14, and the figure shown in FIG. It is written and drawn. In short, an operation similar to "1,1,1,1,1,1,1,1" in which the control bit of "0" indicating invalidity is solid line segment information is performed.
【００１２】本実施例においては、テクスチャレジスタ
13は８ビット構成であるが、通常は256 ビットであって
線分情報の書込みに多大の時間を要する。本実施例にお
いては本発明を用いることによりテクスチャレジスタ13
への線分情報の書込みは実線の線分情報の書込み分の２
回分が少なくて済み、図形の描画を高速に処理すること
ができる。In this embodiment, the texture register
Although 13 has an 8-bit configuration, it is usually 256 bits, and it takes a lot of time to write line segment information. In the present embodiment, the texture register 13 is used by using the present invention.
The line segment information is written in the line 2 of the solid line segment information.
The number of batches is small, and drawing of figures can be processed at high speed.
【００１３】本発明における第１の記憶手段１が本実施
例におけるテクスチャレジスタ13に対応し、本発明にお
けるベクトル生成手段２が本実施例におけるディジタル
微分解析器14に対応し、本発明における第２の記憶手段
３が本実施例における画像メモリ18に対応するととも
に、本発明における指定手段４が本実施例におけるテク
スチャレジスタ指定レジスタ15、ナンド回路17等に対応
している。The first storage means 1 in the present invention corresponds to the texture register 13 in the present embodiment, the vector generating means 2 in the present invention corresponds to the digital differential analyzer 14 in the present embodiment, and the second in the present invention. The storage means 3 corresponds to the image memory 18 in the present embodiment, and the specifying means 4 in the present invention corresponds to the texture register specifying register 15, the NAND circuit 17 and the like in the present embodiment.
【００１４】[0014]
【発明の効果】以上に説明したように、本発明によれ
ば、実線の線分情報は書込む必要がなく、図形の描画を
高速に処理することができる。As described above, according to the present invention, it is not necessary to write solid line segment information, and it is possible to process graphics at high speed.
【図１】本発明によるベクトル制御装置の原理構成を示
す原理ブロック図である。FIG. 1 is a principle block diagram showing a principle configuration of a vector control device according to the present invention.
【図２】本発明によるベクトル制御装置の具体的一実施
例のブロック回路図である。FIG. 2 is a block circuit diagram of a specific example of a vector control device according to the present invention.
【図３】従来のブロック回路図である。FIG. 3 is a conventional block circuit diagram.
【図４】図３において説明した処理における図形データ
の表示様態を示す説明図である。FIG. 4 is an explanatory diagram showing a display mode of graphic data in the processing described in FIG. 3;
１ 第１の記憶手段 ２ ベクトル生成手段 ３ 第２の記憶手段 ４ 指定手段 11,21 図形メモリ 12,22 マイクロプロセッサ 13,23 テクスチャレジスタ 14,24 ディジタル微分解析器 15 テクスチャレジスタ指定レジスタ 16,25 ストロークテーブル 17 ナンド回路 18,26 画像メモリ 19 インバータ回路 DESCRIPTION OF SYMBOLS 1 1st storage means 2 Vector generation means 3 2nd storage means 4 Designation means 11,21 Graphic memory 12,22 Microprocessor 13,23 Texture register 14,24 Digital differential analyzer 15 Texture register designation register 16,25 stroke Table 17 NAND circuit 18, 26 Image memory 19 Inverter circuit
フロントページの続き (72)発明者 稗田 裕之 兵庫県加東郡社町佐保35番（番地なし) 富士通周辺機株式会社内Continued on the front page (72) Inventor Hiroyuki Hieda No. 35, Saho, Shato-cho, Kato-gun, Hyogo (No address) Inside Fujitsu Peripheral Machinery Co., Ltd.
Claims (1)
書込まれてその書込まれる線分情報を記憶する第１の記
憶手段、 （ｂ）文字データを含む図形データにもとづき有向線分
を生成するベクトル生成手段、 （ｃ）前記第１の記憶手段から読み出される線分情報お
よびベクトル生成手段において生成される有向線分が与
えられ、文字を含む図形が描画されてその描画される図
形を記憶する第２の記憶手段、 （ｄ）この第２の記憶手段に前記第１の記憶手段１から
読出される線分情報を与えるに有効にするか無効にする
かを指定するとともに、無効を指定する場合には前記第
２の記憶手段にその線分情報に換えて実線の線分情報と
して”１”または”０”信号を与える指定手段および、 （ｅ）前記第２の記憶手段に実線を描画する場合には前
記指定手段に無効を指定するよう指示を行い、前記第２
の記憶手段に実線以外の線分を描画する場合には前記指
定手段に有効を指定するよう指示を行なうとともに前記
第１の記憶手段に実線以外の線分模様に関する線分情報
を書き込む制御を行なう制御手段、 を具えることを特徴とするベクトル制御装置。(A) first storage means for sequentially storing line segment information on a line segment pattern and storing the line segment information to be written; (b) based on graphic data including character data vector generation means for generating a direction line, its been drawn shape that contains (c) a directed line segment is given produced in segment information and vector generation means is read from the first storage means, character Second storage means for storing a figure to be drawn; (d) designating whether to enable or disable the line information read out from the first storage means 1 to the second storage means And specifying means for giving a "1" or "0" signal as solid line segment information to the second storage means in place of the line segment information when specifying invalidity, and (e) the second memory means. Before drawing a solid line in the storage means And instructs the designation means to designate invalidity.
When a line segment other than a solid line is to be drawn in the storage means, an instruction is given to the designation means to designate validity, and control is performed to write line segment information on a line pattern other than a solid line pattern in the first storage means. A vector control device, comprising: control means.
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|---|---|---|---|
| JP3101406A JP2773458B2 (en) | 1991-05-07 | 1991-05-07 | Vector controller |
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| JPH04332091A JPH04332091A (en) | 1992-11-19 |
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| JP3101406A Expired - Fee Related JP2773458B2 (en) | 1991-05-07 | 1991-05-07 | Vector controller |
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Families Citing this family (1)
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|---|---|---|---|---|
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01266683A (en) * | 1988-04-18 | 1989-10-24 | Nec Corp | Broken line generator |
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1991
- 1991-05-07 JP JP3101406A patent/JP2773458B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01266683A (en) * | 1988-04-18 | 1989-10-24 | Nec Corp | Broken line generator |
| JPH0397081A (en) * | 1989-09-11 | 1991-04-23 | Hitachi Ltd | Graphic display device |
Also Published As
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| JPH04332091A (en) | 1992-11-19 |
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Legal Events
| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980324 |
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