JP3365396B2 - Screen object detection circuit and electronic apparatus having the same - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、画像処理により画
面上に表示されるオブジェクトを検出する回路に関す
る。特に仮想３次元空間上のオブジェクトを二次元画面
に表示した時の表示されるオブジェクトの位置を検出す
るのに適した回路構成と、これを用いる電子装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for detecting an object displayed on a screen by image processing. In particular, the present invention relates to a circuit configuration suitable for detecting the position of an object displayed when an object in a virtual three-dimensional space is displayed on a two-dimensional screen, and an electronic device using the circuit configuration.

【０００２】[0002]

【従来の技術】マルチメディアの一つの応用形態とし
て、ビデオゲーム装置がある。かかるビデオゲーム装置
に対して、ユーザーの要求に応えるためにハードウエア
の高速化とともに、ゲームプログラムの多様化が進めら
れている。且つ、より仮想現実感のある高度の演出画像
を創作するための研究開発が行われている。2. Description of the Related Art One application form of multimedia is a video game device. For such video game devices, in order to meet the demands of users, the speed of hardware has been increased and the diversification of game programs has been promoted. In addition, research and development are being conducted to create high-performance images with a more virtual reality.

【０００３】図１は、本出願人により開発された電子装
置としてのビデオゲーム装置の全体構成を示すブロック
図である。遊戯者がゲームを操作するための入力デバイ
スであるコントロールパッド１０は、Ｉ／Ｏコントロー
ラとなるＳＭＰＣ（SystemManager & Peripheral Contr
ol／システムマネージャ）１４を通してビデオゲーム装
置本体のＣ−ＢＵＳ４２に接続されている。このＳＭＰ
Ｃ１４は、ビデオゲーム装置全体のリセット管理や、コ
ントロールパッド１０等の外部機器とのインターフェー
ス機能を有する。FIG. 1 is a block diagram showing the overall configuration of a video game device as an electronic device developed by the present applicant. A control pad 10, which is an input device for a player to operate a game, has an SMPC (System Manager & Peripheral Contr) that serves as an I / O controller.
ol / system manager) 14 to the C-BUS 42 of the video game apparatus main body. This SMP
The C14 has a reset management function for the entire video game device and an interface function with an external device such as the control pad 10.

【０００４】ビデオゲーム装置には、装置のコネクタに
カートリッジあるいはＣＤ−ＲＯＭ等の外部記憶装置
（以下、単にカートリッジという）４が装着される。カ
ートリッジ４には、ゲームプログラムが格納されてい
る。したがって、Ａ−ＢＵＳ４０を通して、本体装置か
らアクセスされるとともに、読出されたデータが本体装
置に入力される。An external storage device (hereinafter, simply referred to as a cartridge) 4 such as a cartridge or a CD-ROM is attached to a connector of the video game device. A game program is stored in the cartridge 4. Therefore, while being accessed from the main body device through the A-BUS 40, the read data is input to the main body device.

【０００５】ＣＰＵ１１、ＲＡＭ１２、ＲＯＭ１３もＳ
ＭＰＣ１４と同様にＣ−ＢＵＳ４２に接続されている。
ＣＰＵ１１は、カートリッジ４に格納されたゲームプロ
グラムを読出し、実行制御するとともにビデオゲーム装
置全体を制御する。また、ＣＰＵ１１は、例えば３２ビ
ットＲＩＳＣタイプの高速ＣＰＵにより構成される。The CPU 11, RAM 12, and ROM 13 are also S
Like the MPC 14, it is connected to the C-BUS 42.
The CPU 11 reads out the game program stored in the cartridge 4, controls execution of the game program, and controls the entire video game device. The CPU 11 is composed of, for example, a 32-bit RISC type high-speed CPU.

【０００６】システムコントローラ１は、ＤＭＡコント
ローラ（ダイナミック・メモリ・アクセス制御装置）及
び割り込みコントローラ等を備え、ＣＰＵ１１のコプロ
セッサとしての機能を有する。The system controller 1 includes a DMA controller (dynamic memory access control device) and an interrupt controller, and has a function as a coprocessor of the CPU 11.

【０００７】サウンドプロセッサ５は、音声（ＰＣＭ／
ＦＭ）を制御しており、Ｄ／Ａ変換器５０によりデジタ
ル信号をアナログ信号に変換し、図示しないスピーカか
ら音声を出力する。[0007] The sound processor 5 uses a voice (PCM /
FM) is controlled, a digital signal is converted into an analog signal by the D / A converter 50, and sound is output from a speaker (not shown).

【０００８】装置内にあるＢ−ＢＵＳ４１には、システ
ムコントローラ１及びサウンドプロセッサ５とともに、
ゲームに登場するキャラクタの表示を制御する第一のビ
デオディスプレィプロセッサ２（ＶＤＰ１）及び、表示
されるキャラクタに相対的な動きを与えるために、スク
ロール制御を行う第二のビデオディスプレィプロセッサ
３（ＶＤＰ２）が接続される。The B-BUS 41 in the apparatus has a system controller 1 and a sound processor 5,
A first video display processor 2 (VDP1) that controls the display of the characters that appear in the game, and a second video display processor 3 (VDP2) that performs scroll control to give relative movement to the displayed characters. Are connected.

【０００９】第一のビデオディスプレィプロセッサ２
（ＶＤＰ１）は、コマンドＲＡＭ２０及びフレームバッ
ファメモリ２１が接続される。これら、第一のビデオデ
ィスプレィプロセッサ２、コマンドＲＡＭ２０及びフレ
ームバッファメモリ２１により、前景画面となるスプラ
イト表示の画像処理を行う第一の画像情報処理を構成す
る。First video display processor 2
The command RAM 20 and the frame buffer memory 21 are connected to (VDP1). The first video display processor 2, the command RAM 20, and the frame buffer memory 21 constitute first image information processing for performing image processing of sprite display which is a foreground screen.

【００１０】さらに第一のビデオディスプレィプロセッ
サ２には、コマンドＲＡＭ（一例として、ＤＲＡＭで構
成される）と、２面のフレームバッファメモリ２１（例
えば、それぞれ２Ｍビットのメモリ容量を有する）が接
続されている。Further, the first video display processor 2 is connected with a command RAM (which is composed of DRAM as an example) and a two-sided frame buffer memory 21 (for example, each has a memory capacity of 2 Mbits). ing.

【００１１】コマンドＲＡＭ２０にはＣＰＵ１１からの
コマンドデータ及び前景画の元画となる画像データが格
納される。またフレームバッファ２１には、前景画であ
るキャラクタ画面が展開される。The command RAM 20 stores command data from the CPU 11 and image data as an original image of the foreground image. A character screen, which is a foreground image, is developed in the frame buffer 21.

【００１２】ＣＰＵ１１がＲＯＭ１３内のプログラムを
実行することにより、第一のビデオディスプレィプロセ
ッサ２にコマンドデータ（描画コマンド）を送り出す。
第一のビデオディスプレィプロセッサ２は、送られたコ
マンドデータをコマンドテーブルとしてコマンドデータ
ＲＡＭ２０に書き込む。The CPU 11 executes the program in the ROM 13 to send command data (drawing command) to the first video display processor 2.
The first video display processor 2 writes the sent command data in the command data RAM 20 as a command table.

【００１３】書き込まれたコマンドデータは、選択して
読みだされ、回転、拡大、縮小、色演算等のキャラクタ
画像の修正処理が行われる。次いで、フレームバッファ
２１の所定のアドレスに書き込まれ、１フレーム分の前
景画の画像データが展開される。The written command data is selected and read out, and character image correction processing such as rotation, enlargement, reduction, and color calculation is performed. Then, the image data of one frame of the foreground image is developed by writing the image data into a predetermined address of the frame buffer 21.

【００１４】第一のビデオディスプレィプロセッサ２
は、フレームバッファ２１に書き込んだ１フレーム分の
画像データを順次読出し、この画像データを第二のビデ
オディスプレィプロセッサ３に供給する。ここで、描画
を制御する情報は、第一のビデオディスプレィプロセッ
サ２内部のシステムレジスタに設定される。First video display processor 2
Sequentially reads the image data for one frame written in the frame buffer 21, and supplies this image data to the second video display processor 3. Here, the information for controlling the drawing is set in the system register inside the first video display processor 2.

【００１５】第二のビデオディスプレィプロセッサ３
は、ＶＲＡＭ３０とカラーＲＡＭ３１とともに背景画と
なる。スクロール画面の画像処理を行う第二の画像情報
処理部を構成する。Second video display processor 3
Serves as a background image together with the VRAM 30 and the color RAM 31. A second image information processing unit that performs image processing of the scroll screen is configured.

【００１６】第二のビデオディスプレィプロセッサ３に
は、画像データを生成するためのデータが設定される図
示しないレジスタが内蔵されるとともに、カラーコード
が記録された、所定メモリ容量のカラーＲＡＭ３１と、
ＶＲＡＭ３０が接続されている。The second video display processor 3 has a built-in register (not shown) in which data for generating image data is set, a color RAM 31 having a predetermined memory capacity in which a color code is recorded,
The VRAM 30 is connected.

【００１７】第二のビデオディスプレィプロセッサ３
は、ＶＲＡＭ３０に格納されたデータを先に説明した図
示しない内蔵されたレジスタの設定に従って読み出し、
スクロール画面の画像データレジスタの設定に従って、
優先度を決め、画像データを生成する。Second video display processor 3
Reads the data stored in the VRAM 30 according to the setting of the internal register (not shown) described above,
According to the setting of the image data register of the scroll screen,
Determine the priority and generate image data.

【００１８】生成された画像表示データは、表示カラー
データに変換され、Ｄ／Ａ変換器３２を通して、アナロ
グ信号に変換されて、図示しないディスプレー装置に出
力される。ここで画像表示データは、システムコントロ
ーラ１を通してＶＲＡＭ３０とカラーＲＡＭ３１に設定
される。The generated image display data is converted into display color data, converted into an analog signal through the D / A converter 32, and output to a display device (not shown). Here, the image display data is set in the VRAM 30 and the color RAM 31 through the system controller 1.

【００１９】ＶＲＡＭ３０は、同じ容量を有するフレー
ムに２分割されている。各フレームにはそれぞれ、縦横
８×８画素のセルのデータであるパターンデータと、セ
ルをｍ×ｎセル分敷き詰めて１フレーム分の背景画を構
成する時、セルの敷き詰め位置に対応してどのカラーＲ
ＡＭ３１に定義されるどのセルを使用するかを指示する
パターンネームデータ（カラーＲＡＭ３１に格納される
パターンデータの格納位置を示すアドレス）が格納され
る。The VRAM 30 is divided into two frames having the same capacity. In each frame, pattern data, which is cell data of 8 × 8 pixels in the vertical and horizontal directions, and m × n cells are spread out to form a background image for one frame. Color R
Pattern name data (address indicating the storage position of the pattern data stored in the color RAM 31) that indicates which cell defined in the AM 31 is used is stored.

【００２０】したがって、第一のビデオディスプレィプ
ロッセサ２からの前景画面データと第二のビデオディス
プレィプロッセサ３からの背景画面データとが合成され
て、前記の画像表示データとなる。Therefore, the foreground screen data from the first video display processor 2 and the background screen data from the second video display processor 3 are combined to form the above-mentioned image display data.

【００２１】上記に説明した図１の構成により、図２に
示すような表示画面を考える。すなわち、図２Ａは、仮
想三次元空間上にある２つのオブジェクトａ，ｂを二次
元画面に表示した表示画面例である。図２Ａは、ディス
プレイ装置等に実際に出力表示される画像であって、
（ｘ，ｙ）の２次元座標系で処理される。マウス、ガン
等のマンマシーン・インタフェースによる位置指定も同
様である。Consider the display screen as shown in FIG. 2 with the configuration of FIG. 1 described above. That is, FIG. 2A is an example of a display screen in which two objects a and b in the virtual three-dimensional space are displayed on the two-dimensional screen. FIG. 2A is an image actually output and displayed on a display device or the like,
It is processed in the two-dimensional coordinate system of (x, y). The same is true for position designation by a man-machine interface such as a mouse or a gun.

【００２２】[0022]

【発明が解決しようとする課題】ここで、シューティン
グゲーム等においては、例えばオブジェクトａ，ｂの衝
突判定の処理が必要となる。そして、この衝突判定のた
めには、ＣＰＵ１１が画面座標である２次元座標系から
ＣＰＵ自身が管理している３次元座標系で表現のオブジ
ェクトの存在位置を判定することが必要である。Here, in a shooting game or the like, for example, it is necessary to perform a collision determination process for the objects a and b. For this collision determination, it is necessary for the CPU 11 to determine the existence position of the object represented by the three-dimensional coordinate system managed by the CPU itself from the two-dimensional coordinate system which is the screen coordinate.

【００２３】このために、高速の座標変換処理が必要と
なり、ＣＰＵ１１の負荷が大きくなる。したがって、本
発明の目的は、ゲーム実行画面等において、ＣＰＵが画
面座標の二次元座標から、ＣＰＵ自身が管理している三
次元表現のオブジェクトの存在を判定するための演算を
容易にし、ＣＰＵの負荷軽減を可能とする画面オブジェ
クトの検出回路及びこれを有する用いた電子装置を提供
することにある。For this reason, high-speed coordinate conversion processing is required, and the load on the CPU 11 increases. Therefore, an object of the present invention is to facilitate a calculation for determining the presence of an object of a three-dimensional expression managed by the CPU by the CPU from the two-dimensional coordinates of the screen coordinates on the game execution screen and the like. An object of the present invention is to provide a detection circuit for a screen object that can reduce the load and an electronic device using the same.

【００２４】[0024]

【課題を解決するため手段】上記の本発明の目的に対応
する画面オブジェクトの検出回路及びこれを用いる電子
装置は、プログラムを実行して画面上にオブジェクト画
像を表示する制御を行うＣＰＵから入力される３次元座
標系画像データを入力し、対応する２次元座標の画像デ
ータに変換するデジタルシグナルプロセッサと、前記Ｃ
ＰＵから入力される特定アドレスと、前記変換された２
次元座標の画像データにおける前記特定アドレスに対応
するデータ位置の一致を検出する比較検出回路と、この
比較検出回路で一致検出された時、前記変換された２次
元座標の画像データを保持するレジスタを有することを
特徴とする。A detection circuit for a screen object and an electronic device using the same which meet the above-mentioned object of the present invention are input from a CPU which executes a program to display an object image on a screen. A digital signal processor for inputting three-dimensional coordinate system image data, and converting it into corresponding two-dimensional coordinate image data;
Specific address input from PU and the converted 2
A comparison detection circuit for detecting the coincidence of the data positions corresponding to the specific address in the image data of the dimensional coordinates, and a register for holding the converted image data of the two-dimensional coordinates when the comparison detection circuit detects the coincidence. It is characterized by having.

【００２５】[0025]

【発明の実施の形態】以下本発明の実施の形態を図面に
従い説明する。なお、図において、同一又は類似のもの
には同一の参照番号または、参照記号を付して説明す
る。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. In the drawings, the same or similar components will be described with the same reference numerals or reference symbols.

【００２６】ここで、先に図１において説明した様にキ
ャラクタ画像はＣＰＵ１１では３次元座標系で管理さ
れ、プログラマー等からは理解しやすい。３次元座標系
には、変換出力に近い方から視点座標系、ワールド座標
系、ローカル（物体）座標系などがある、がＣＰＵ１１
では、ワールド座標系までを処理する。そして、専用ハ
ードウエアによりワールド座標系から、視点座標系、画
面（２次元）座標系への変換を行う。Here, as described above with reference to FIG. 1, the character image is managed by the CPU 11 in the three-dimensional coordinate system, and is easy for the programmer or the like to understand. The three-dimensional coordinate system includes a viewpoint coordinate system, a world coordinate system, a local (object) coordinate system, etc. from the side closer to the conversion output.
Now, process up to the world coordinate system. Then, the dedicated hardware performs conversion from the world coordinate system to the viewpoint coordinate system and the screen (two-dimensional) coordinate system.

【００２７】この様に、ＣＰＵ１１は、遊戯者から入力
パッド１０により入力された位置指定と対応するデータ
系（２次元座標）を直接に扱っていないことが多い。し
たがって、衝突判定をＣＰＵ１１が無駄なく行うには、
通常透視変換により求められる２次元座標での頂点デー
タを基にすることが必要である。As described above, the CPU 11 often does not directly deal with the data system (two-dimensional coordinates) corresponding to the position designation input by the player through the input pad 10. Therefore, in order for the CPU 11 to perform the collision determination without waste,
It is usually necessary to base the vertex data on the two-dimensional coordinates obtained by perspective transformation.

【００２８】図２を参照して、再度表示オブジェクトの
検出について説明する。図２Ａには２次元画面をオブジ
ェクトとしてａ，ｂが表示されている。この時、図に示
す矢印のポインチングデバイスの示す位置をシューティ
ングゲーム等における２次元画面における衝突位置と考
える。The detection of the display object will be described again with reference to FIG. In FIG. 2A, a and b are displayed with a two-dimensional screen as an object. At this time, the position indicated by the pointing device indicated by the arrow in the figure is considered to be the collision position on the two-dimensional screen in the shooting game or the like.

【００２９】この場合、図２Ａの２次元座標上では、オ
ブジェクトｂに衝突点があるように見える。しかし、上
記の様にＣＰＵ１１自身が管理している図２Ｂに示す３
次元座標においてもオブジェクトｂとポインチングデバ
イスとが一致するか否かは、２次元座標を３次元座標に
変換しなければ判断できない。In this case, the object b appears to have a collision point on the two-dimensional coordinates in FIG. 2A. However, 3 shown in FIG. 2B managed by the CPU 11 itself as described above.
Whether or not the object b and the pointing device match with each other in the dimensional coordinates can be determined only by converting the two-dimensional coordinates into the three-dimensional coordinates.

【００３０】図３は、本発明に従う画面上のオブジェク
ト検出を行う回路の実施例ブロック図である。そして、
説明の簡略のために関係する図１の第１のＤＳＰ２の拡
張機能として備えられ、図１では示されていないＤＳＰ
８１及びテクスチャメモリ８を中心として説明してい
る。FIG. 3 is a block diagram of an embodiment of a circuit for detecting an object on the screen according to the present invention. And
A DSP which is provided as an extension function of the first DSP 2 of FIG. 1 and is not shown in FIG. 1 for simplification of description.
81 and the texture memory 8 are mainly described.

【００３１】図３において、例えば図１におけるＢ−Ｂ
ＵＳ４１を通してＣＰＵ１１と接続されている。図３に
示す実施例では、ＤＳＰコア８１０とコマンドＲＡＭ８
１１を有するＤＳＰ８１を備える。さらに、比較器８１
３、レジスタ８１２、８１４を有するテキスチャメモリ
８を備える。In FIG. 3, for example, BB in FIG.
It is connected to the CPU 11 through US41. In the embodiment shown in FIG. 3, the DSP core 810 and the command RAM 8 are used.
A DSP 81 having 11 is provided. Further, the comparator 81
3. A texture memory 8 having registers 812 and 814 is provided.

【００３２】ＤＳＰ８１のコア８１０は透視変換演算即
ち、３次元座標系データを２次元の座標系における実ア
ドレスへの変換を行う機能を有する。The core 810 of the DSP 81 has a function of performing perspective conversion calculation, that is, converting three-dimensional coordinate system data into a real address in a two-dimensional coordinate system.

【００３３】ＣＰＵ１１から検出すべきオブジェクトの
画面座標位置（２次元座標）のアドレスをレジスタ８１
２にセットする。The register 81 stores the address of the screen coordinate position (two-dimensional coordinate) of the object to be detected by the CPU 11.
Set to 2.

【００３４】さらに、ＣＰＵ１１からゲームプログラム
の描画シーケンスに従う画像データをコマンドＲＡＭ８
１１に送る。画像データは、ＤＳＰコア８１０を通して
例えば、第１のＶＤＰ１の拡張機能として備えられる拡
張ＶＤＰ２２に送られ、ここで画面が構成されてフレー
ムバッファ２１に一画面データとして展開される。Further, the image data in accordance with the drawing sequence of the game program is sent from the CPU 11 to the command RAM 8
Send to 11. The image data is sent through the DSP core 810 to, for example, an extended VDP 22 provided as an extended function of the first VDP 1, where a screen is configured and expanded in the frame buffer 21 as one screen data.

【００３５】この画像データのＤＳＰコア８１０、拡張
用ＶＤＰ２２を通してのフレームバッファ２１への画像
展開の過程において、画像作成に使用されるアドレスが
比較器８１３に入力される。In the process of developing the image data into the frame buffer 21 through the DSP core 810 and the expansion VDP 22, the address used for creating the image is input to the comparator 813.

【００３６】比較器８１３では、レジスタ８１２にセッ
トされた検出すべきオブジェクトの画面座標位置と、Ｄ
ＳＰコア８１０により３次元座標系データを２次元の座
標系における実アドレスへ変換された画像データのアド
レスとを比較する。In the comparator 813, the screen coordinate position of the object to be detected set in the register 812 and D
The SP core 810 compares the three-dimensional coordinate system data with the address of the image data converted into the real address in the two-dimensional coordinate system.

【００３７】図４は、比較器８１３の構成例である。そ
れぞれ４ビットで表されるレジスタ８１２の出力とＤＳ
Ｐコア８１０の出力がそれぞれ反転回路を有する４つの
排他的論理和ゲートＸＮＯＲに入力される。FIG. 4 is a configuration example of the comparator 813. Output of register 812 and DS, which are each represented by 4 bits
The output of the P core 810 is input to four exclusive OR gates XNOR each having an inverting circuit.

【００３８】排他的論理和ゲートＸＮＯＲの出力は、レ
ジスタ８１２の出力とＤＳＰコア８１０の出力の二つの
出力が一致する時、Ｈレベル、不一致の時Ｌレベルとな
る。The output of the exclusive OR gate XNOR becomes H level when the two outputs of the register 812 and the DSP core 810 match, and becomes L level when they do not match.

【００３９】したがって、排他的論理和ゲートＸＮＯＲ
の４つの出力が入力されるアンドゲートＡＮＤの出力
は、レジスタ８１２から４ビットとＤＳＰコア８１０か
らの４ビットが全て一致した時、Ｈレベルとなる。Therefore, the exclusive OR gate XNOR
The output of the AND gate AND to which the four outputs of (1) are input becomes H level when the 4 bits from the register 812 and the 4 bits from the DSP core 810 all match.

【００４０】図３に戻ると、ＤＳＰコア８１０からの画
像データのアドレスの内容とレジスタ８１２にセットさ
れた検出すべきオブジェクトの画面座標位置が比較器８
１３で一致検出した時にストローブ信号が出力される。
そして、このストローブ信号の出力に基ずきレジスタ８
１４は、ＤＳＰコア８１０からの画像データを記憶す
る。Returning to FIG. 3, the contents of the address of the image data from the DSP core 810 and the screen coordinate position of the object to be detected set in the register 812 are compared with each other by the comparator 8.
When the coincidence is detected in 13, a strobe signal is output.
Then, based on the output of this strobe signal, the register 8
14 stores the image data from the DSP core 810.

【００４１】ついで、描画シーケンスが終了した時点で
ＣＰＵ１１は、検出すべきオブジェクトの２次元座標位
置のアドレスにおけるレジスタ８１４に記憶された画像
データの内容を確認することができる。この確認された
画像データの内容によりＣＰＵ１１において、シューテ
ィングゲーム等のプログラムの内容に応じて得点処理等
が行われる。Then, when the drawing sequence ends, the CPU 11 can confirm the contents of the image data stored in the register 814 at the address of the two-dimensional coordinate position of the object to be detected. Based on the content of the confirmed image data, the CPU 11 performs scoring processing or the like according to the content of the program such as the shooting game.

【００４２】このように図３の実施例回路では、ＤＳＰ
８１のコア８１０が生成する２次元座標を利用するため
にＣＰＵ１１において２次元座標を再計算する必要が無
くなりＣＰＵ１１の負荷が軽減する。As described above, in the embodiment circuit of FIG.
The CPU 11 does not need to recalculate the two-dimensional coordinates because the two-dimensional coordinates generated by the core 810 of 81 are used, and the load on the CPU 11 is reduced.

【００４３】また、回路的にも、拡張用ＶＤＰ２２の描
画と並行して一致検出処理が行われるために、時間的ロ
スが殆ど無くなる。Further, in terms of the circuit as well, the coincidence detection processing is performed in parallel with the drawing of the expansion VDP 22, so that there is almost no time loss.

【００４４】このような図３に示す実施例回路は、３次
元オブジェクトの検出に限らず、２次元オブシェクトの
検出にも当然に有効である。The circuit of the embodiment shown in FIG. 3 is not limited to the detection of a three-dimensional object and is naturally effective for the detection of a two-dimensional object.

【００４５】[0045]

【発明の効果】以上実施の形態に従い説明したように、
本発明によりゲーム実行画面等において、ＣＰＵが画面
座標の二次元座標から、ＣＰＵ自身が管理している三次
元表現のオブジェクトの存在を判定するための演算を容
易にし、ＣＰＵの負荷軽減を図る前記画像拡張機能ボー
ドの一適用例としての構成が提供可能である。As described above according to the embodiment,
According to the present invention, in a game execution screen or the like, the CPU facilitates a calculation for determining the existence of an object of a three-dimensional expression managed by the CPU from the two-dimensional coordinates of the screen coordinates, thereby reducing the load on the CPU. A configuration as an application example of the image extension function board can be provided.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の前提とする電子装置の基本構成を示す
図である。FIG. 1 is a diagram showing a basic configuration of an electronic device on which the present invention is based.

【図２】オブジェクト指定を説明する図である。FIG. 2 is a diagram illustrating object designation.

【図３】画像拡張機能ボードの一適用例のブロック図を
説明する図である。FIG. 3 is a diagram illustrating a block diagram of an application example of an image extension function board.

【図４】図３の比較一致回路の構成例を示す図である。FIG. 4 is a diagram showing a configuration example of a comparison / match circuit of FIG. 3;

【符号の説明】[Explanation of symbols]

１ システムコントロールユニット ２，３，８１ ＶＤＰ ４０ Ａ−ＢＵＳ ４１ Ｂ−ＢＵＳ ８ テキスチャメモリ ２２ 拡張ＶＤＰ ２１ フレームバッファ ８１１ コマンドＲＡＭ ８１０ ＤＳＰコア 1 System control unit 2,3,81 VDP 40 A-BUS 41 B-BUS 8 texture memory 22 Extended VDP 21 frame buffer 811 Command RAM 810 DSP core

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 17/40 A63F 13/00 G06T 7/60 ＣＳＤＢ（日本国特許庁)─────────────────────────────────────────────────── ─── Continuation of front page (58) Fields surveyed (Int.Cl. ⁷ , DB name) G06T 17/40 A63F 13/00 G06T 7/60 CSDB (Japan Patent Office)

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】プログラムを実行して画面上にオブジェク
ト画像を表示する制御を行うＣＰＵから入力される３次
元座標系画像データを入力し、対応する２次元座標の画
像データに変換するデジタルシグナルプロセッサと、 前記ＣＰＵから入力される特定アドレスと、前記変換さ
れた２次元座標の画像データにおける前記特定アドレス
に対応するデータ位置の一致を検出する比較検出回路
と、 該比較検出回路で一致検出された時、前記変換された２
次元座標の画像データを保持するレジスタを有すること
を特徴とする画面オブジェクトの検出回路。1. A digital signal processor for inputting three-dimensional coordinate system image data input from a CPU for executing a program to display an object image on a screen and converting the image data into corresponding two-dimensional coordinate image data. A comparison detection circuit for detecting a match between a specific address input from the CPU and a data position corresponding to the specific address in the converted two-dimensional coordinate image data; and a match detection by the comparison detection circuit. When the converted 2
A screen object detection circuit having a register for holding image data of dimensional coordinates. 【請求項２】ＣＰＵと、 画像情報を記憶するメモリと、 該メモリをアクセスして表示すべき画像の画像情報を読
出し、前記ＣＰＵの制御の下で該画像情報に基づき画像
データを作成するビデオ信号処理装置と、 前記ＣＰＵから入力される３次元座標系画像データを入
力し、対応する２次元座標の画像データに変換するデジ
タルシグナルプロセッサと、 前記ＣＰＵから入力される特定アドレスと、前記変換さ
れた２次元座標の画像データにおける前記特定アドレス
に対応するデータ位置の一致を検出する比較検出回路
と、 該比較検出回路で一致検出された時、前記変換された２
次元座標の画像データを保持するレジスタを有すること
を特徴とする画面オブジェクトの検出回路とを有するこ
とを特徴とする電子装置。2. A CPU, a memory for storing image information, a video for accessing the memory to read image information of an image to be displayed, and creating image data based on the image information under the control of the CPU. A signal processing device; a digital signal processor for inputting three-dimensional coordinate system image data input from the CPU and converting the image data into corresponding two-dimensional coordinate image data; a specific address input from the CPU; And a comparison detection circuit for detecting the coincidence of the data position corresponding to the specific address in the image data of the two-dimensional coordinates, and when the comparison detection circuit detects the coincidence, the converted 2
An electronic device, comprising: a screen object detection circuit characterized by having a register for holding image data of dimensional coordinates.