JP2772225B2 - ディジタルフィルタ回路 - Google Patents
ディジタルフィルタ回路Info
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Noise Elimination (AREA)
Description
【０００１】
【産業上の利用分野】本発明はディジタルフィルタ回路
に関し、特にＲＯＭテーブルに予め格納されたフィルタ
演算結果を用いてフィルタ演算を行うテーブル参照方式
のディジタル変調用フィルタ回路に関するものである。
に関し、特にＲＯＭテーブルに予め格納されたフィルタ
演算結果を用いてフィルタ演算を行うテーブル参照方式
のディジタル変調用フィルタ回路に関するものである。
【０００２】
【従来の技術】伝送路に適合した搬送波の有するパラメ
ータ（振幅、周波数、位相等）を、情報となるディジタ
ル信号（０と１で構成される信号）に従って変化させる
ディジタル変調処理において、無線伝送に付帯するフェ
ージング（電波の電界強度［振幅］が時間的に変動する
こと）等の影響を少なくするため、位相変調方式（搬送
波の位相［角度］を変調パラメータとして使用し、振幅
の影響をできるだけ少なくした変調方式）がよく用いら
れる。
ータ（振幅、周波数、位相等）を、情報となるディジタ
ル信号（０と１で構成される信号）に従って変化させる
ディジタル変調処理において、無線伝送に付帯するフェ
ージング（電波の電界強度［振幅］が時間的に変動する
こと）等の影響を少なくするため、位相変調方式（搬送
波の位相［角度］を変調パラメータとして使用し、振幅
の影響をできるだけ少なくした変調方式）がよく用いら
れる。
【０００３】図８に位相変調方式の１つであるπ／４シ
フトＱＰＳＫ変調の処理フローを示す。π／４シフトＱ
ＰＳＫ変調の処理は、始めに入力したディジタル信号か
ら差動符号値（時系列順に隣接するディジタル信号を組
合わせた符号値）を求める。
フトＱＰＳＫ変調の処理フローを示す。π／４シフトＱ
ＰＳＫ変調の処理は、始めに入力したディジタル信号か
ら差動符号値（時系列順に隣接するディジタル信号を組
合わせた符号値）を求める。
【０００４】次に、その差動符号値に対応する位相（±
π／４、±３π／４の４種類）で搬送波の位相状態を示
す直交座標上の信号（Ｉ信号およびＱ信号）を位相回転
させた後、離散的信号（図９の黒点で示される座標位置
の信号）からフィルタで連続信号（図１０の軌跡で示さ
れる信号）を求める。そして、最後にこれらの連続信号
を搬送波に位相として付加させることにより変調を行
う。なお、離散的信号から連続信号を生成する際に発生
するスペクトラムノイズ（ひずみ）はフィルタで除去さ
れる。
π／４、±３π／４の４種類）で搬送波の位相状態を示
す直交座標上の信号（Ｉ信号およびＱ信号）を位相回転
させた後、離散的信号（図９の黒点で示される座標位置
の信号）からフィルタで連続信号（図１０の軌跡で示さ
れる信号）を求める。そして、最後にこれらの連続信号
を搬送波に位相として付加させることにより変調を行
う。なお、離散的信号から連続信号を生成する際に発生
するスペクトラムノイズ（ひずみ）はフィルタで除去さ
れる。
【０００５】ディジタル変調に位相変調方式（ここでは
π／４シフトＱＰＳＫ変調方式）を使用すると、位相角
度の種類が決まるので、フィルタ回路の入力値（Ｉ信号
およびＱ信号）の数も位相角度の示す直交座標位置（図
９で示される黒点位置）によって決まる。
π／４シフトＱＰＳＫ変調方式）を使用すると、位相角
度の種類が決まるので、フィルタ回路の入力値（Ｉ信号
およびＱ信号）の数も位相角度の示す直交座標位置（図
９で示される黒点位置）によって決まる。
【０００６】ゆえに、従来は、入力値の個数が限定され
る場合、テーブル参照方式のフィルタ回路を用いること
が簡素となり一般的である。以下において、ディジタル
フィルタ回路はこのテーブル参照方式のフィルタ回路を
示す。
る場合、テーブル参照方式のフィルタ回路を用いること
が簡素となり一般的である。以下において、ディジタル
フィルタ回路はこのテーブル参照方式のフィルタ回路を
示す。
【０００７】図６は公知例のディジタルフィルタ回路
（特開昭６０−１５３２１４の第１２図に示される）ブ
ロック図である。
（特開昭６０−１５３２１４の第１２図に示される）ブ
ロック図である。
【０００８】このディジタルフィルタ回路は、２値のＮ
ＲＺ信号を入力信号とする遅延回路１〜１５からなるシ
フトレジスタ０と、少なくとも１個の記憶回路（ＲＯ
Ｍ）４８とを備え、その遅延回路における各タップ出力
のビットパターンに対応する記憶回路４８のアドレス
に、そのビットパターンに対応するフィルタ出力値を予
め記憶させておき、入力２値ＮＲＺ信号に応じて記憶回
路から入力２値ＮＲＺ信号に対応したフィルタ出力値を
選択して出力し、波形成形を行う様に構成されている。
ＲＺ信号を入力信号とする遅延回路１〜１５からなるシ
フトレジスタ０と、少なくとも１個の記憶回路（ＲＯ
Ｍ）４８とを備え、その遅延回路における各タップ出力
のビットパターンに対応する記憶回路４８のアドレス
に、そのビットパターンに対応するフィルタ出力値を予
め記憶させておき、入力２値ＮＲＺ信号に応じて記憶回
路から入力２値ＮＲＺ信号に対応したフィルタ出力値を
選択して出力し、波形成形を行う様に構成されている。
【０００９】次に、このディジタルフィルタの動作原理
について説明する。ディジタルフィルタ回路への入力
は、２値ＮＲＺ信号であり、“０”または“１”の値し
かとらないので、この入力値に対応する所望のタップ数
分のインパルス応答を簡単に求めることができる。この
求められた各インパルス応答の総和が、フィルタ出力値
となるので、このインパルス応答の総和値を記憶回路
（ＲＯＭ）４８に予め格納しておく。
について説明する。ディジタルフィルタ回路への入力
は、２値ＮＲＺ信号であり、“０”または“１”の値し
かとらないので、この入力値に対応する所望のタップ数
分のインパルス応答を簡単に求めることができる。この
求められた各インパルス応答の総和が、フィルタ出力値
となるので、このインパルス応答の総和値を記憶回路
（ＲＯＭ）４８に予め格納しておく。
【００１０】入力される２値ＮＲＺ信号を記憶回路（Ｒ
ＯＭ４８）のアドレスとして使用することで、入力２値
ＮＲＺ信号に対応するフィルタ出力値が選択され出力さ
れることにより一連のフィルタ処理は完了する。
ＯＭ４８）のアドレスとして使用することで、入力２値
ＮＲＺ信号に対応するフィルタ出力値が選択され出力さ
れることにより一連のフィルタ処理は完了する。
【００１１】図７は、従来のディジタルフィルタ回路の
他の例を示すブロック図である。この従来のディジタル
フィルタ回路は、入力データである符号化値をフィルタ
のタップ係数分だけ遅延させるシフトレジスタ０（遅延
回路１〜１５の縦続接続構成）と、フィルタの積和演算
の一部を格納するフィルタタップ係数分の記憶回路６４
〜７９と、これ等記憶回路の出力を加算するための加算
回路８０〜９４とにより構成されている。
他の例を示すブロック図である。この従来のディジタル
フィルタ回路は、入力データである符号化値をフィルタ
のタップ係数分だけ遅延させるシフトレジスタ０（遅延
回路１〜１５の縦続接続構成）と、フィルタの積和演算
の一部を格納するフィルタタップ係数分の記憶回路６４
〜７９と、これ等記憶回路の出力を加算するための加算
回路８０〜９４とにより構成されている。
【００１２】次に、このディジタルフィルタ回路の動作
原理について、π／４シフトＱＰＳＫ変調を例にして説
明する。フィルタの本来の入力値であるＩ／Ｑ信号はそ
れぞれ共に５値（０，±１，±１／２1/2 ）のみであ
り、所望のタップ数が１６であれば、入力データ５値と
１６個のフィルタ係数αo 〜α15との乗算値８０値（＝
５×１６）が求まる。その求めた乗算値をタップ数単位
（５個の乗算値／１タップ当たり）にまとめ、１６個の
記憶回路にそれぞれ格納しておく。
原理について、π／４シフトＱＰＳＫ変調を例にして説
明する。フィルタの本来の入力値であるＩ／Ｑ信号はそ
れぞれ共に５値（０，±１，±１／２1/2 ）のみであ
り、所望のタップ数が１６であれば、入力データ５値と
１６個のフィルタ係数αo 〜α15との乗算値８０値（＝
５×１６）が求まる。その求めた乗算値をタップ数単位
（５個の乗算値／１タップ当たり）にまとめ、１６個の
記憶回路にそれぞれ格納しておく。
【００１３】入力値であるＩ／Ｑ信号（０，±１，±１
／２1/2 の５値）の代わりにその５値に対応する符号化
値（例えば上記５値のうちの１つである０は０００とい
ったように５値の各値を０００〜１００の３ビットに割
付した値）を入力データとして使用し、その符号化値を
記憶回路のアドレスとして記憶回路に格納されている入
力値５とフィルタ係数との乗算値を選択する。各記憶回
路から選択された乗算値は全て加算されフィルタ処理は
完了する。
／２1/2 の５値）の代わりにその５値に対応する符号化
値（例えば上記５値のうちの１つである０は０００とい
ったように５値の各値を０００〜１００の３ビットに割
付した値）を入力データとして使用し、その符号化値を
記憶回路のアドレスとして記憶回路に格納されている入
力値５とフィルタ係数との乗算値を選択する。各記憶回
路から選択された乗算値は全て加算されフィルタ処理は
完了する。
【００１４】
【発明が解決しようとする課題】従来の図６で示したデ
ィジタルフィルタ回路では、所望のタップ数分の演算デ
ータを１つのＲＯＭに格納するテーブル参照方式なの
で、ディジタルフィルタを構成する回路は、遅延回路で
あるシフトレジスタ０と記憶回路４８のみとなり、処理
時間の短縮化と回路の簡素化が図れるという効果があ
る。
ィジタルフィルタ回路では、所望のタップ数分の演算デ
ータを１つのＲＯＭに格納するテーブル参照方式なの
で、ディジタルフィルタを構成する回路は、遅延回路で
あるシフトレジスタ０と記憶回路４８のみとなり、処理
時間の短縮化と回路の簡素化が図れるという効果があ
る。
【００１５】しかし、従来このディジタルフィルタ回路
は、入力値が２値ＮＲＺ信号（“０”と“１”で表され
る矩形波信号）であるので、フィルタ出力値は入力値と
各フィルタ係数との乗算値をすべて加算した値となる。
は、入力値が２値ＮＲＺ信号（“０”と“１”で表され
る矩形波信号）であるので、フィルタ出力値は入力値と
各フィルタ係数との乗算値をすべて加算した値となる。
【００１６】また、１つのＲＯＭに格納するフィルタ出
力値の数は、フィルタのタップ数分に対応するビットパ
ターンで決まっているので、入力値が複数個となる場
合、複数の入力値と所望のタップ係数分との積和演算に
よって求められるフィルタ出力値の組合わせは指数的に
増加する。よって、１つのＲＯＭにフィルタ出力値を格
納しようとすると莫大な容量ＤN ×Ｍ（Ｄは入力値の個
数、Ｎは所望のタップ数、Ｍは１アドレス当たりに必要
なバイト数）が必要となってくる。
力値の数は、フィルタのタップ数分に対応するビットパ
ターンで決まっているので、入力値が複数個となる場
合、複数の入力値と所望のタップ係数分との積和演算に
よって求められるフィルタ出力値の組合わせは指数的に
増加する。よって、１つのＲＯＭにフィルタ出力値を格
納しようとすると莫大な容量ＤN ×Ｍ（Ｄは入力値の個
数、Ｎは所望のタップ数、Ｍは１アドレス当たりに必要
なバイト数）が必要となってくる。
【００１７】具体的にπ／４シフトＱＰＳＫ変調を例に
上げると、π／４シフトＱＰＳＫ変調に用いられるディ
ジタルフィルタ回路の入力値は、５値の信号となるの
で、１つのＲＯＭに５値の入力値と所望のタップ係数分
との積和演算結果（フィルタ出力値）を格納しようとす
ると、莫大なＲＯＭ容量１×５N ×Ｍ（ｎは所望のタッ
プ数、Ｍは１アドレス当たりに必要なバイト数）が必要
となる。従って、このディジタルフィルタ回路をπ／４
シフトＱＰＳＫ変調に導入しようとすると非常に回路規
模が大きくなるという欠点がある。
上げると、π／４シフトＱＰＳＫ変調に用いられるディ
ジタルフィルタ回路の入力値は、５値の信号となるの
で、１つのＲＯＭに５値の入力値と所望のタップ係数分
との積和演算結果（フィルタ出力値）を格納しようとす
ると、莫大なＲＯＭ容量１×５N ×Ｍ（ｎは所望のタッ
プ数、Ｍは１アドレス当たりに必要なバイト数）が必要
となる。従って、このディジタルフィルタ回路をπ／４
シフトＱＰＳＫ変調に導入しようとすると非常に回路規
模が大きくなるという欠点がある。
【００１８】図７に示す従来技術では、π／４シフトＱ
ＰＳＫ変調を例に上げると、フィルタ出力値を格納する
のに必要な容量はタップ係数分必要となるので、Ｎ×５
×Ｍ（Ｎは所望のタップ数、Ｍは１アドレスあたりに必
要なバイト数）となり、ＲＯＭ容量は先の例よりも大幅
に消滅することができる。しかし、１タップ毎にＲＯＭ
テーブルを参照する方式なので加算演算が必要であり、
その結果、加算回路の段数が多くなるので、処理速度の
向上を図る上では障害となっている。
ＰＳＫ変調を例に上げると、フィルタ出力値を格納する
のに必要な容量はタップ係数分必要となるので、Ｎ×５
×Ｍ（Ｎは所望のタップ数、Ｍは１アドレスあたりに必
要なバイト数）となり、ＲＯＭ容量は先の例よりも大幅
に消滅することができる。しかし、１タップ毎にＲＯＭ
テーブルを参照する方式なので加算演算が必要であり、
その結果、加算回路の段数が多くなるので、処理速度の
向上を図る上では障害となっている。
【００１９】処理速度の向上を図るには、ＲＯＭテーブ
ルを大きくして加算回路を消滅すれば良いので、処理速
度の点から判断すると図６に示した従来の技術の方が良
い。しかし、この従来の技術のように加算回路を無くす
ためにＲＯＭテーブルを極端に大きくすると、今度はＲ
ＯＭ容量が増加するので、回路規模の点から判断すると
図７の従来の技術の方が良いことになる。
ルを大きくして加算回路を消滅すれば良いので、処理速
度の点から判断すると図６に示した従来の技術の方が良
い。しかし、この従来の技術のように加算回路を無くす
ためにＲＯＭテーブルを極端に大きくすると、今度はＲ
ＯＭ容量が増加するので、回路規模の点から判断すると
図７の従来の技術の方が良いことになる。
【００２０】本発明の目的は、処理速度の向上を図るた
め、上記で述べた両従来の技術の各欠点を考慮して、最
適なＲＯＭテーブル及び加算回路規模を有するディジタ
ルフィルタ回路を提供することである。
め、上記で述べた両従来の技術の各欠点を考慮して、最
適なＲＯＭテーブル及び加算回路規模を有するディジタ
ルフィルタ回路を提供することである。
【００２１】
【課題を解決するための手段】本発明によるディジタル
フィルタ回路は、π／４シフトＱＰＳＫ変調信号である
０，±１，±１／２1/2の５値に対応する３ビット符号
化データを順次夫々格納すべく、フィルタのタップ係数
の分だけ互いに縦続接続された複数の遅延素子と、前記
遅延素子各々の出力データの互いに連続する２つのデー
タ６ビットの組と対応フィルタタップ係数との全ての組
み合わせの積和演算結果を夫々予め格納し、対応する前
記２つのデータ６ビットの組をアドレス入力とする複数
の記憶手段と、前記記憶手段の出力を加算してフィルタ
出力信号とする加算手段とを含むことを特徴とする。
フィルタ回路は、π／４シフトＱＰＳＫ変調信号である
０，±１，±１／２1/2の５値に対応する３ビット符号
化データを順次夫々格納すべく、フィルタのタップ係数
の分だけ互いに縦続接続された複数の遅延素子と、前記
遅延素子各々の出力データの互いに連続する２つのデー
タ６ビットの組と対応フィルタタップ係数との全ての組
み合わせの積和演算結果を夫々予め格納し、対応する前
記２つのデータ６ビットの組をアドレス入力とする複数
の記憶手段と、前記記憶手段の出力を加算してフィルタ
出力信号とする加算手段とを含むことを特徴とする。
【００２２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２３】図１は、本発明の実施例を示すディジタル
フィルタ回路のブロック図であり、図６，７と同様タッ
プ数１６の場合の例が示されている。本例では、符号化
データＸn を入力とする互いに縦続接続された１５個の
遅延回路１〜１５によるシフトレジスタ０と、各遅延回
路の各々の入出力データＸn 〜Ｘn-15の互いに連続する
２つのデータ組と対応フィルタタップ係数との積和演算
結果を夫々予め格納したＲＯＭ１６〜２３と、これ等Ｒ
ＯＭ１６〜２３の各出力の加算を行う加算回路２４〜３
０とからなる。そして、各ＲＯＭ１６〜２３のアドレス
入力には対応する２つのデータの組が印加されており、
最終段加算回路３０の加算出力がフィルタ出力となって
いる。
フィルタ回路のブロック図であり、図６，７と同様タッ
プ数１６の場合の例が示されている。本例では、符号化
データＸn を入力とする互いに縦続接続された１５個の
遅延回路１〜１５によるシフトレジスタ０と、各遅延回
路の各々の入出力データＸn 〜Ｘn-15の互いに連続する
２つのデータ組と対応フィルタタップ係数との積和演算
結果を夫々予め格納したＲＯＭ１６〜２３と、これ等Ｒ
ＯＭ１６〜２３の各出力の加算を行う加算回路２４〜３
０とからなる。そして、各ＲＯＭ１６〜２３のアドレス
入力には対応する２つのデータの組が印加されており、
最終段加算回路３０の加算出力がフィルタ出力となって
いる。
【００２４】本発明のディジタルフィルタ回路の処理に
ついて、π／４シフトＱＰＳＫ変調を例にして説明す
る。
ついて、π／４シフトＱＰＳＫ変調を例にして説明す
る。
【００２５】フィルタへの入力データは、本来の入力値
であるＩ／Ｑ信号（０，±１，±１／２1/2 の５値）を
使用する代わりにその５値に対応する符号化値３ビット
（例えば、０は０００といったように５値を０００〜１
００の３ビットに割付した値）を使用する。図２にその
一例を示している。この符号化値の入データはシフトレ
ジスタ０に時系列順に逐次入力される。
であるＩ／Ｑ信号（０，±１，±１／２1/2 の５値）を
使用する代わりにその５値に対応する符号化値３ビット
（例えば、０は０００といったように５値を０００〜１
００の３ビットに割付した値）を使用する。図２にその
一例を示している。この符号化値の入データはシフトレ
ジスタ０に時系列順に逐次入力される。
【００２６】５値を示す入力データ３ビットは隣接する
遅延した（同様に５値を示す）入力データ３ビットと共
に、記憶回路１６〜２３のＲＯＭアドレスとして６ビッ
ト（乗算値５値どうしの組み合わせ加算結果２５値を示
す）で記憶回路に入力され、そのアドレス値によって格
納されている積和値（２タップ分の本来の入力データ５
値とフィルタ係数との乗算値の加算結果）が選択され
る。記憶回路に６ビットを入力するということは、１つ
の記憶回路に対して２タップ分の積和値を格納すること
に相当する。
遅延した（同様に５値を示す）入力データ３ビットと共
に、記憶回路１６〜２３のＲＯＭアドレスとして６ビッ
ト（乗算値５値どうしの組み合わせ加算結果２５値を示
す）で記憶回路に入力され、そのアドレス値によって格
納されている積和値（２タップ分の本来の入力データ５
値とフィルタ係数との乗算値の加算結果）が選択され
る。記憶回路に６ビットを入力するということは、１つ
の記憶回路に対して２タップ分の積和値を格納すること
に相当する。
【００２７】記憶回路には、図３〜５に示すように積和
値を格納する。初めに入力値５値（符号化値ではない）
とフィルタ係数１６値との乗算値８０値を求め（図
３）、次に、隣接する乗算値５値の加算結果（２タップ
分：５値どうしの組合わせは５×５＝２５値となる）を
求め（図４）、各記憶回路に対して求めた結果を格納す
る。
値を格納する。初めに入力値５値（符号化値ではない）
とフィルタ係数１６値との乗算値８０値を求め（図
３）、次に、隣接する乗算値５値の加算結果（２タップ
分：５値どうしの組合わせは５×５＝２５値となる）を
求め（図４）、各記憶回路に対して求めた結果を格納す
る。
【００２８】また、乗算値５値と符号化値の入力データ
３ビットは対応するので、記憶回路に入力するアドレス
データ６ビットと加算値２５値も同様に対応する（図
５）。ゆえに、記憶回路に入力するためのアドレスデコ
ードは不要である。最後に、記憶回路より出力した積和
値は加算回路２４〜３０によって全て加算され、一連の
フィルタ処理は完了する。
３ビットは対応するので、記憶回路に入力するアドレス
データ６ビットと加算値２５値も同様に対応する（図
５）。ゆえに、記憶回路に入力するためのアドレスデコ
ードは不要である。最後に、記憶回路より出力した積和
値は加算回路２４〜３０によって全て加算され、一連の
フィルタ処理は完了する。
【００２９】本発明のディジタルフィルタ回路では、各
記憶回路に２タップ分の積和値を格納するので、記憶回
路の使用個数は従来と比較して半分となり、また、最初
の乗算値の加算は不要となるので、その処理を行う加算
回路も削減することができる。 では、なぜ、１つの記
憶回路に２タップ分の積和値を格納するのかその理由
を、１つの記憶回路に２タップ以上の積和値を格納する
場合を例に図１１〜１４を参照しながら説明する。な
お、図１１〜１４のグラフにおいては、フィルタのタッ
プ数は１６とする。
記憶回路に２タップ分の積和値を格納するので、記憶回
路の使用個数は従来と比較して半分となり、また、最初
の乗算値の加算は不要となるので、その処理を行う加算
回路も削減することができる。 では、なぜ、１つの記
憶回路に２タップ分の積和値を格納するのかその理由
を、１つの記憶回路に２タップ以上の積和値を格納する
場合を例に図１１〜１４を参照しながら説明する。な
お、図１１〜１４のグラフにおいては、フィルタのタッ
プ数は１６とする。
【００３０】始めに、記憶回路（ＲＯＭを使用）１個に
格納するタップ数を変えて、処理時間との関係を調べ
る。なお、処理時間は、シフトレジスタ（遅延回路）及
び記憶回路の処理時間は一定なので、加算回路の処理時
間に着目する。図１１はその関係を示すグラフである。
格納するタップ数を変えて、処理時間との関係を調べ
る。なお、処理時間は、シフトレジスタ（遅延回路）及
び記憶回路の処理時間は一定なので、加算回路の処理時
間に着目する。図１１はその関係を示すグラフである。
【００３１】処理時間は、格納するタップ数が２の乗数
（２n ：ｎ＝０，１，２，３，４）になるごとに処理時
間がゆるやかに減少する。よって、このグラフで最適値
は格納タップ数の大きい値となることがわかる。なお、
このグラフで処理時間が０という値は、フィルタ演算結
果を全て記憶回路に格納した状態を示している。
（２n ：ｎ＝０，１，２，３，４）になるごとに処理時
間がゆるやかに減少する。よって、このグラフで最適値
は格納タップ数の大きい値となることがわかる。なお、
このグラフで処理時間が０という値は、フィルタ演算結
果を全て記憶回路に格納した状態を示している。
【００３２】次に、記憶回路（ＲＯＭを使用）１個に格
納するタップ数を変えて、記憶回路の使用個数との関係
を調べる。なお、ここで使用する記憶回路の容量は格納
する値に対応するものとする。図１２はその関係を示す
グラフである。
納するタップ数を変えて、記憶回路の使用個数との関係
を調べる。なお、ここで使用する記憶回路の容量は格納
する値に対応するものとする。図１２はその関係を示す
グラフである。
【００３３】格納するタップ数が２の乗数（２n ：ｎ＝
０，１，２，３，４）になる毎に、記憶回路の使用個数
は反比例して減少する。よって、このグラフでの最適値
は、格納タップ数の大きい値となることがわかる。
０，１，２，３，４）になる毎に、記憶回路の使用個数
は反比例して減少する。よって、このグラフでの最適値
は、格納タップ数の大きい値となることがわかる。
【００３４】最後に、記憶回路（ＲＯＭを使用）１個に
格納するタップ数を変えて、記憶回路の記憶容量との関
係を調べる。図１３はその関係を示すグラフである。格
納するタップ数が線形的に増加するのに対して、記憶回
路の記憶容量は指数的に増加する。記憶容量が増えると
記憶回路も大きくなる。よって、このグラフ出の最適値
は、格納タップ数の小さい値となることがわかる。
格納するタップ数を変えて、記憶回路の記憶容量との関
係を調べる。図１３はその関係を示すグラフである。格
納するタップ数が線形的に増加するのに対して、記憶回
路の記憶容量は指数的に増加する。記憶容量が増えると
記憶回路も大きくなる。よって、このグラフ出の最適値
は、格納タップ数の小さい値となることがわかる。
【００３５】最適の格納タップ数は、３つのグラフを重
ねて３点の位置が最も近くなる部分である。グラフよ
り、最適の格納タップ数は３であると読み取れる。
ねて３点の位置が最も近くなる部分である。グラフよ
り、最適の格納タップ数は３であると読み取れる。
【００３６】しかし、記憶回路（ＲＯＭを使用）１個に
格納するタップ数を変えて、フィルタ回路規模（使用ト
ランジスタ数）との関係（図１４）を調べると、３タッ
プ分格納する場合は、アドレスデコード処理（記憶回路
の入力アドレス７ビットに対して入力データが９ビット
であるため）が必要となるため、回路規模は大きくな
り、また、回路構成も複雑となる。よって、２タップ分
格納する場合が最適の格納タップ数となる。
格納するタップ数を変えて、フィルタ回路規模（使用ト
ランジスタ数）との関係（図１４）を調べると、３タッ
プ分格納する場合は、アドレスデコード処理（記憶回路
の入力アドレス７ビットに対して入力データが９ビット
であるため）が必要となるため、回路規模は大きくな
り、また、回路構成も複雑となる。よって、２タップ分
格納する場合が最適の格納タップ数となる。
【００３７】なお、３タップ分格納する場合を基準とす
るので、記憶回路の容量は３タップ分格納できる最小単
位（１２８Ｗｏｒｄｓ×８ｂｉｔｓ）とする。
るので、記憶回路の容量は３タップ分格納できる最小単
位（１２８Ｗｏｒｄｓ×８ｂｉｔｓ）とする。
【００３８】以上の考察から、回路規模の縮小化（回路
構成の簡素化）と処理時間の短縮という条件を満たすも
のは、「１つの記憶回路に２タップ分格納する場合であ
る」という結論が導き出せる。ゆえに、本発明のディジ
タルフィルタ回路は、１つの記憶回路に２タップ分の積
和値を格納するようにしているのである。
構成の簡素化）と処理時間の短縮という条件を満たすも
のは、「１つの記憶回路に２タップ分格納する場合であ
る」という結論が導き出せる。ゆえに、本発明のディジ
タルフィルタ回路は、１つの記憶回路に２タップ分の積
和値を格納するようにしているのである。
【００３９】
【発明の効果】以上説明したように本発明によれば、入
力値が複数個で、テーブル参照方式によるディジタルフ
ィルタ回路がディジタル移動通信端末装置に搭載されて
いる場合、フィルタの２タップ分の積和値を計算して求
め、その値を予め記憶回路に格納しておくことにより、
図６の技術よりもディジタルフィルタ回路の記憶回路の
容量を削減することができるという利点がある。
力値が複数個で、テーブル参照方式によるディジタルフ
ィルタ回路がディジタル移動通信端末装置に搭載されて
いる場合、フィルタの２タップ分の積和値を計算して求
め、その値を予め記憶回路に格納しておくことにより、
図６の技術よりもディジタルフィルタ回路の記憶回路の
容量を削減することができるという利点がある。
【００４０】具体的に本発明のディジタルフィルタ回路
における記憶回路の容量の削減を示すため、π／４シフ
トＱＰＳＫ変調を例にして示す。
における記憶回路の容量の削減を示すため、π／４シフ
トＱＰＳＫ変調を例にして示す。
【００４１】フィルタのタップ数は１６で、入力値が５
種類である場合、記憶回路の容量は次のとおりである。
なお、Ｍは１アドレスあたりに必要なバイト数を示すも
のとする。 ［図６の従来方式］ 記憶回路の使用個数：１個 記憶回路に必要な容量：５16×Ｍ［１個分］ ［本発明の方式］（２タップ分の積和値を１つの記憶回
路に格納した場合） 記憶回路の使用個数：８個 記憶回路に必要な容量：（１６／２）×５2 ×Ｍ［８個
分］ ［削減される記憶回路の容量の割合］ （１６／２）×５2 ×Ｍ］／［５16×Ｍ］＝８／５8 となり、これは約１／５００００となる。
種類である場合、記憶回路の容量は次のとおりである。
なお、Ｍは１アドレスあたりに必要なバイト数を示すも
のとする。 ［図６の従来方式］ 記憶回路の使用個数：１個 記憶回路に必要な容量：５16×Ｍ［１個分］ ［本発明の方式］（２タップ分の積和値を１つの記憶回
路に格納した場合） 記憶回路の使用個数：８個 記憶回路に必要な容量：（１６／２）×５2 ×Ｍ［８個
分］ ［削減される記憶回路の容量の割合］ （１６／２）×５2 ×Ｍ］／［５16×Ｍ］＝８／５8 となり、これは約１／５００００となる。
【００４２】また、図７の従来の技術と比較して、本発
明は、フィルタの２タップ分の積和値を計算して求め、
その値を予め記憶回路に格納しておくことにより、フィ
ルタ回路の不要になった記憶回路と加算回路の削減がで
きるので、処理時間の短縮化と回路の簡素化が図れると
いう利点がある。さらに、フィルタの処理時間短縮によ
って消費電力の軽減も図れるという利点もある。
明は、フィルタの２タップ分の積和値を計算して求め、
その値を予め記憶回路に格納しておくことにより、フィ
ルタ回路の不要になった記憶回路と加算回路の削減がで
きるので、処理時間の短縮化と回路の簡素化が図れると
いう利点がある。さらに、フィルタの処理時間短縮によ
って消費電力の軽減も図れるという利点もある。
【００４３】具体的に本発明のフィルタ回路における回
路の簡素化（不要回路の削減個数）とフィルタ処理時間
の短縮を示すため、π／４シフトＱＰＳＫ変調を例にし
て示す。フィルタタップ数が１６で２タップ分の積和値
を１つの記憶回路に格納した場合、 （１）回路の簡素化について、加算回路において、図７
の技術では１５個必要としたが、本発明では７個でよ
い。また、記憶回路において、この従来の技術では１６
個必要としたが、本発明では８個でよい。
路の簡素化（不要回路の削減個数）とフィルタ処理時間
の短縮を示すため、π／４シフトＱＰＳＫ変調を例にし
て示す。フィルタタップ数が１６で２タップ分の積和値
を１つの記憶回路に格納した場合、 （１）回路の簡素化について、加算回路において、図７
の技術では１５個必要としたが、本発明では７個でよ
い。また、記憶回路において、この従来の技術では１６
個必要としたが、本発明では８個でよい。
【００４４】（２）処理時間について、加算回路におけ
る処理時間が、図７の従来の技術よりも、約２２．７ｎ
ｓ短縮できる。また、図７の従来の技術では、４回路の
加算処理が必要であったが、本発明では、３回で十分と
なる。
る処理時間が、図７の従来の技術よりも、約２２．７ｎ
ｓ短縮できる。また、図７の従来の技術では、４回路の
加算処理が必要であったが、本発明では、３回で十分と
なる。
【図１】本発明のディジタルフィルタ回路のブロック図
である。
である。
【図２】入力データの真値（５値）と符号化値との関係
を示す図である。
を示す図である。
【図３】符号化値とフィルタタップ係数との乗算値との
関係を示す図である。
関係を示す図である。
【図４】隣接２タップ分の積和値を示す図である。
【図５】ＲＯＭ格納値とアドレス入力との関係を示す図
である。
である。
【図６】従来の技術の一例を示すディジタルフィルタ回
路のブロック図である。
路のブロック図である。
【図７】従来の技術の他の例を示すディジタルフィルタ
回路のブロック図である。
回路のブロック図である。
【図８】π／４シフトＱＰＳＫ変調の処理フローであ
る。
る。
【図９】π／４シフトＱＰＳＫ変調におけるフィルタ入
力前の信号状態図である。
力前の信号状態図である。
【図１０】π／４シフトＱＰＳＫ変調におけるフィルタ
出力後の信号状態図である。
出力後の信号状態図である。
【図１１】ＲＯＭ１個に格納するタップ数と処理時間の
関係を示すグラフである。
関係を示すグラフである。
【図１２】ＲＯＭ１個に格納するタップ数とＲＯＭ使用
個数の関係を示すグラフである。
個数の関係を示すグラフである。
【図１３】ＲＯＭ１個に格納するタップ数とＲＯＭ使用
容量の関係を示すグラフである。
容量の関係を示すグラフである。
【図１４】ＲＯＭ１個に格納するタップ数とフィルタの
回路規模の関係を示す図である。
回路規模の関係を示す図である。
０ シフトレジスタ １〜１５ ラッチ回路（遅延回路） １６〜２３ ＲＯＭ（記憶回路） ２４〜３０ 加算回路
Claims (1)
- 【請求項１】 π／４シフトＱＰＳＫ変調信号である
０，±１，±１／２1/2の５値に対応する３ビット符号
化データを順次夫々格納すべく、フィルタのタップ係数
の分だけ互いに縦続接続された複数の遅延素子と、前記
遅延素子各々の出力データの互いに連続する２つのデー
タ６ビットの組と対応フィルタタップ係数との全ての組
み合わせの積和演算結果を夫々予め格納し、対応する前
記２つのデータ６ビットの組をアドレス入力とする複数
の記憶手段と、前記記憶手段の出力を加算してフィルタ
出力信号とする加算手段とを含むことを特徴とするディ
ジタルフィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5255164A JP2772225B2 (ja) | 1993-09-16 | 1993-09-16 | ディジタルフィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5255164A JP2772225B2 (ja) | 1993-09-16 | 1993-09-16 | ディジタルフィルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786877A JPH0786877A (ja) | 1995-03-31 |
| JP2772225B2 true JP2772225B2 (ja) | 1998-07-02 |
Family
ID=17274957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5255164A Expired - Fee Related JP2772225B2 (ja) | 1993-09-16 | 1993-09-16 | ディジタルフィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2772225B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6102262B2 (ja) * | 2013-01-07 | 2017-03-29 | 富士通株式会社 | 信号処理装置および信号処理方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666637B2 (ja) * | 1984-01-21 | 1994-08-24 | 日本放送協会 | デジタル型波形成形フィルタ |
| JPS61177016A (ja) * | 1985-01-31 | 1986-08-08 | Anritsu Corp | デイジタルトランスバ−サルフイルタ |
| JPS61184914A (ja) * | 1985-02-12 | 1986-08-18 | Sony Corp | 伝送装置の波形整形回路 |
-
1993
- 1993-09-16 JP JP5255164A patent/JP2772225B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0786877A (ja) | 1995-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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