JP2757505B2 - 時間軸補正装置 - Google Patents
時間軸補正装置Info
- Publication number
- JP2757505B2 JP2757505B2 JP1308069A JP30806989A JP2757505B2 JP 2757505 B2 JP2757505 B2 JP 2757505B2 JP 1308069 A JP1308069 A JP 1308069A JP 30806989 A JP30806989 A JP 30806989A JP 2757505 B2 JP2757505 B2 JP 2757505B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- line address
- read
- write
- address counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/02—Analogue recording or reproducing
- G11B20/06—Angle-modulation recording or reproducing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/78—Television signal recording using magnetic recording
- H04N5/782—Television signal recording using magnetic recording on tape
- H04N5/783—Adaptations for reproducing at a rate different from the recording rate
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/95—Time-base error compensation
- H04N5/956—Time-base error compensation by using a digital memory with independent write-in and read-out clock generators
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、記録時のテープ走行速度に対し、任意のテ
ープ走行速度を以て走行する磁気テープの傾斜トラック
から回転磁気ヘッドによって再生された再生映像信号を
時間軸補正する時間軸補正装置に関する。
ープ走行速度を以て走行する磁気テープの傾斜トラック
から回転磁気ヘッドによって再生された再生映像信号を
時間軸補正する時間軸補正装置に関する。
本発明は、記録時のテープ走行速度に対し、任意のテ
ープ走行速度を以て走行する磁気テープの傾斜トラック
から回転磁気ヘッドによって再生された再生映像信号が
記憶されるメモリと、そのメモリに対する書き込みライ
ン内アドレス信号を発生する書き込みライン内アドレス
カウンタ及び書き込みラインアドレス信号を発生する書
き込みラインアドレスカウンタと、再生映像信号から分
離された水平同期信号に夫々同期した書き込みライン内
アドレス歩進用クロック信号及び書き込みラインアドレ
ス歩進用クロック信号を発生して、夫々書き込みライン
内アドレスカウンタ及び書き込みラインアドレスカウン
タに供給する書き込みクロック信号発生回路と、メモリ
に対する読み出しライン内アドレス信号を発生する読み
出しライン内アドレスカウンタ及び読み出しラインアド
レス信号を発生する読み出しラインアドレスカウンタ
と、基準水平同期信号に夫々同期した読み出しライン内
アドレス歩進用クロック信号及び読み出しラインアドレ
ス歩進用クロック信号を発生して、夫々読み出しライン
内アドレスカウンタ及び読み出しラインアドレスカウン
タに供給する読み出しクロック信号発生回路とを有する
時間軸補正装置において、再生水平同期信号及び基準水
平同期信号に夫々同期した周期信号のうちの一方の周期
信号の単一周期期間内に他方の周期信号の単一周期期間
が含まれたことが検出されたときは、他方の周期信号に
同期する水平同期信号に関連するラインアドレス歩進用
クロック信号のラインアドレスカウンタに対する供給を
禁止するようにしたことにより、再生時のテープ走行速
度及び走行方向の如何に拘わらず、画歪のない再生画像
を得ることができるようにしたものである。
ープ走行速度を以て走行する磁気テープの傾斜トラック
から回転磁気ヘッドによって再生された再生映像信号が
記憶されるメモリと、そのメモリに対する書き込みライ
ン内アドレス信号を発生する書き込みライン内アドレス
カウンタ及び書き込みラインアドレス信号を発生する書
き込みラインアドレスカウンタと、再生映像信号から分
離された水平同期信号に夫々同期した書き込みライン内
アドレス歩進用クロック信号及び書き込みラインアドレ
ス歩進用クロック信号を発生して、夫々書き込みライン
内アドレスカウンタ及び書き込みラインアドレスカウン
タに供給する書き込みクロック信号発生回路と、メモリ
に対する読み出しライン内アドレス信号を発生する読み
出しライン内アドレスカウンタ及び読み出しラインアド
レス信号を発生する読み出しラインアドレスカウンタ
と、基準水平同期信号に夫々同期した読み出しライン内
アドレス歩進用クロック信号及び読み出しラインアドレ
ス歩進用クロック信号を発生して、夫々読み出しライン
内アドレスカウンタ及び読み出しラインアドレスカウン
タに供給する読み出しクロック信号発生回路とを有する
時間軸補正装置において、再生水平同期信号及び基準水
平同期信号に夫々同期した周期信号のうちの一方の周期
信号の単一周期期間内に他方の周期信号の単一周期期間
が含まれたことが検出されたときは、他方の周期信号に
同期する水平同期信号に関連するラインアドレス歩進用
クロック信号のラインアドレスカウンタに対する供給を
禁止するようにしたことにより、再生時のテープ走行速
度及び走行方向の如何に拘わらず、画歪のない再生画像
を得ることができるようにしたものである。
従来の例えばベータカム方式のVTRの時間軸補正装置
では、磁気テープの傾斜トラックから回転磁気ヘッドに
よって再生された再生映像信号（輝度信号又は色差信
号）を書き込み、又、それを読み出す各別のメモリを設
ける。そのメモリに対する書き込みライン内アドレス信
号を発生する書き込みライン内アドレスカウンタ及び書
き込みラインアドレス信号を発生する書き込みラインア
ドレスカウンタと、再生映像信号から分離された水平同
期信号に夫々同期した書き込みライン内アドレス歩進用
クロック信号及び書き込みラインアドレス歩進用クロッ
ク信号を発生して、夫々書き込みライン内アドレスカウ
ンタ及び書き込みラインアドレスカウンタに供給する書
き込みクロック信号発生回路とを設ける。メモリに対す
る読み出しライン内アドレスカウンタ及び読み出しライ
ンアドレス信号を発生する読み出しラインアドレスカウ
ンタと、基準水平同期信号に夫々同期した読み出しライ
ン内アドレス歩進用クロック信号及び読み出しラインア
ドレス歩進用クロック信号を発生して、夫々読み出しラ
イン内アドレスカウンタ及び読み出しラインアドレスカ
ウンタに供給する読み出しクロック信号発生回路とを設
ける。これによって、再生映像信号のジッタ（時間軸誤
差）を補正するものである。
では、磁気テープの傾斜トラックから回転磁気ヘッドに
よって再生された再生映像信号（輝度信号又は色差信
号）を書き込み、又、それを読み出す各別のメモリを設
ける。そのメモリに対する書き込みライン内アドレス信
号を発生する書き込みライン内アドレスカウンタ及び書
き込みラインアドレス信号を発生する書き込みラインア
ドレスカウンタと、再生映像信号から分離された水平同
期信号に夫々同期した書き込みライン内アドレス歩進用
クロック信号及び書き込みラインアドレス歩進用クロッ
ク信号を発生して、夫々書き込みライン内アドレスカウ
ンタ及び書き込みラインアドレスカウンタに供給する書
き込みクロック信号発生回路とを設ける。メモリに対す
る読み出しライン内アドレスカウンタ及び読み出しライ
ンアドレス信号を発生する読み出しラインアドレスカウ
ンタと、基準水平同期信号に夫々同期した読み出しライ
ン内アドレス歩進用クロック信号及び読み出しラインア
ドレス歩進用クロック信号を発生して、夫々読み出しラ
イン内アドレスカウンタ及び読み出しラインアドレスカ
ウンタに供給する読み出しクロック信号発生回路とを設
ける。これによって、再生映像信号のジッタ（時間軸誤
差）を補正するものである。
ところで、書き込みクロック信号及び書き込みライン
アドレス信号は、再生された映像信号のジッタに追従
し、又、読み出しクロック信号及び読み出しラインアド
レス信号は、基準水平同期信号に同期している。従っ
て、読み出しラインアドレス信号は一定の速度で変化す
るのに対して、書き込みラインアドレス信号は、VTRの
再生速度に依存する。このため、VTRの変速再生時にお
いては、メモリに対する書き込み及び読み出しラインア
ドレス信号が互に一致する場合が起こり、そのときは、
メモリに対する再生映像信号の書き込み及び読み出しが
正常に行われなくなる。
アドレス信号は、再生された映像信号のジッタに追従
し、又、読み出しクロック信号及び読み出しラインアド
レス信号は、基準水平同期信号に同期している。従っ
て、読み出しラインアドレス信号は一定の速度で変化す
るのに対して、書き込みラインアドレス信号は、VTRの
再生速度に依存する。このため、VTRの変速再生時にお
いては、メモリに対する書き込み及び読み出しラインア
ドレス信号が互に一致する場合が起こり、そのときは、
メモリに対する再生映像信号の書き込み及び読み出しが
正常に行われなくなる。
従って、従来は次に示すような方法で、上述した書き
込み及び読み出しアドレス信号が互に一致する現象を回
避していた。
込み及び読み出しアドレス信号が互に一致する現象を回
避していた。
第４図は、例えば32ライン分の映像信号を記憶し得る
メモリに対するFWD変速再生時の書き込み及び読み出し
ラインアドレス信号のアドレスを内外の円環に夫々区切
って示している。FWD変速再生時には、再生映像信号中
の水平同期信号の周期が基準水平同期信号の周期より長
く成るので、書き込みラインアドレス信号の周期が読み
出しラインアドレス信号の周期より長く成り、これによ
って、第４図に示す如く、例えばアドレス３以降におい
て、書き込み及び読み出しラインアドレス信号のアドレ
スが一致するように成る。そこで、この場合には、メモ
リのｎ（整数）ライン先のものを再度読み出すようにし
て、アドレスの一致を回避するようしていた。
メモリに対するFWD変速再生時の書き込み及び読み出し
ラインアドレス信号のアドレスを内外の円環に夫々区切
って示している。FWD変速再生時には、再生映像信号中
の水平同期信号の周期が基準水平同期信号の周期より長
く成るので、書き込みラインアドレス信号の周期が読み
出しラインアドレス信号の周期より長く成り、これによ
って、第４図に示す如く、例えばアドレス３以降におい
て、書き込み及び読み出しラインアドレス信号のアドレ
スが一致するように成る。そこで、この場合には、メモ
リのｎ（整数）ライン先のものを再度読み出すようにし
て、アドレスの一致を回避するようしていた。
第５図はREV変速再生時の書き込み及び読み出しアド
レス信号のアドレスについて、第４図と同様に示したも
のである。
レス信号のアドレスについて、第４図と同様に示したも
のである。
REV変速再生時には、再生映像信号中の水平同期信号
の周期が基準水平同期信号の周期より短くなるので、書
き込みラインアドレス信号の周期が読み出しアドレス信
号の周期より短くなり、第５図に示す如く、例えば、ア
ドレス３以降において、書き込み及び読み出しラインア
ドレス信号のアドレスが一致するようになる。そこで、
この場合には、メモリのｎ（整数）ライン先のものを読
み出すようにして、アドレスの一致を回避するようにし
ていた。
の周期が基準水平同期信号の周期より短くなるので、書
き込みラインアドレス信号の周期が読み出しアドレス信
号の周期より短くなり、第５図に示す如く、例えば、ア
ドレス３以降において、書き込み及び読み出しラインア
ドレス信号のアドレスが一致するようになる。そこで、
この場合には、メモリのｎ（整数）ライン先のものを読
み出すようにして、アドレスの一致を回避するようにし
ていた。
尚、書き込みアドレスと読み出しアドレスが互に一致
しないようにした時間軸補正装置（特開昭51-10022号公
報参照）がある。
しないようにした時間軸補正装置（特開昭51-10022号公
報参照）がある。
ところで、従来の時間軸補正装置は、基準水平同期信
号より例えば16水平周期分進んだ映像信号が再生される
ようなされているので、通常の再生及び通常より稍速い
程度のFWD及びREV変速再生では、書き込み及び読み出し
アドレス信号のアドレスの一致は生じないが、FWD及びR
EV変速再生の速度がかなり高く成ると、書き込み及び読
み出しアドレス信号のアドレスの一致が生じる。更に、
再生される映像信号が基準水平同期信号より16水平周期
分進んでいるので、変速再生時において、画面上部では
アドレス信号のアドレスの一致は生じないが、画面下部
でアドレス信号のアドレスの一致が生じるので、その直
前に上述の読み出しアドレスの切換を行なっていた。こ
のため、例えば円の再生画像は、第６図に示すように、
いわゆる画縮みを起こして横長の楕円と成り、REV再生
時には、第７図に示すように、いわゆる画伸びを起こし
て縦長の楕円と成ると共に、この場合はその下端が欠落
する。又、それらの画縮み及び画伸びの程度はFWD及びR
EV変速再生の速さに依存している。
号より例えば16水平周期分進んだ映像信号が再生される
ようなされているので、通常の再生及び通常より稍速い
程度のFWD及びREV変速再生では、書き込み及び読み出し
アドレス信号のアドレスの一致は生じないが、FWD及びR
EV変速再生の速度がかなり高く成ると、書き込み及び読
み出しアドレス信号のアドレスの一致が生じる。更に、
再生される映像信号が基準水平同期信号より16水平周期
分進んでいるので、変速再生時において、画面上部では
アドレス信号のアドレスの一致は生じないが、画面下部
でアドレス信号のアドレスの一致が生じるので、その直
前に上述の読み出しアドレスの切換を行なっていた。こ
のため、例えば円の再生画像は、第６図に示すように、
いわゆる画縮みを起こして横長の楕円と成り、REV再生
時には、第７図に示すように、いわゆる画伸びを起こし
て縦長の楕円と成ると共に、この場合はその下端が欠落
する。又、それらの画縮み及び画伸びの程度はFWD及びR
EV変速再生の速さに依存している。
かかる点に鑑み、本発明は、傾斜トラックから回転磁
気ヘッドによって再生される再生映像信号の記録された
磁気テープのテープ走行速度及び走行方向の如何に拘わ
らず、画歪のない再生画像を得ることのできる時間軸補
正装置を提案しようとするものである。
気ヘッドによって再生される再生映像信号の記録された
磁気テープのテープ走行速度及び走行方向の如何に拘わ
らず、画歪のない再生画像を得ることのできる時間軸補
正装置を提案しようとするものである。
本発明は、記録時のテープ走行速度に対し、任意のテ
ープ走行速度を以て走行する磁気テープの傾斜トラック
から回転磁気ヘッドによって再生された再生映像信号が
記憶されるメモリ（５）と、そのメモリ（５）に対する
書き込みライン内アドレス信号を発生する書き込みライ
ン内アドレスカウンタ（4x）及び書き込みラインアドレ
ス信号を発生する書き込みラインアドレスカウンタ（4
y）と、再生映像信号から分離された水平同期信号に夫
々同期した書き込みライン内アドレス歩進用クロック信
号及び書き込みラインアドレス歩進用クロック信号を発
生して、夫々書き込みラインアドレスカウンタ（4x）及
び書き込みラインアドレスカウンタ（4y）に供給する書
き込みクロック信号発生回路（３）と、メモリ（５）に
対する読み出しライン内アドレス信号を発生する読み出
しライン内アドレスカウンタ（15x）及び読み出しライ
ンアドレス信号を発生する読み出しラインアドレスカウ
ンタ（15y）と、基準水平同期信号に夫々同期した読み
出しライン内アドレス歩進用クロック信号及び読み出し
ラインアドレス歩進用クロック信号を発生して、夫々読
み出しライン内アドレスカウンタ（15x）及び読み出し
ラインアドレスカウンタ（15y）に供給する読み出しク
ロック信号発生回路（14）とを有する時間軸補正装置に
おいて、再生水平同期信号及び基準水平同期信号に夫々
同期した周期信号のうちの一方の周期信号の単一周期期
間内に他方の周期信号の単一周期期間が含まれたことを
検出する検出手段（６），（８），（９），（12）；
（７），（10），（11），（13）を設け、この検出手段
（６），（８），（９），（12）；（７），（10），
（11），（13）によって、再生水平同期信号及び基準水
平同期信号に夫々同期した周期信号のうちの一方の周期
信号の単一周期期間内に他方の周期信号の単一周期期間
が含まれたことが検出されたときは、他方の周期信号に
同期する水平同期信号に関連するラインアドレス歩進用
クロック信号のラインアドレスカウンタに対する供給を
禁止する。
ープ走行速度を以て走行する磁気テープの傾斜トラック
から回転磁気ヘッドによって再生された再生映像信号が
記憶されるメモリ（５）と、そのメモリ（５）に対する
書き込みライン内アドレス信号を発生する書き込みライ
ン内アドレスカウンタ（4x）及び書き込みラインアドレ
ス信号を発生する書き込みラインアドレスカウンタ（4
y）と、再生映像信号から分離された水平同期信号に夫
々同期した書き込みライン内アドレス歩進用クロック信
号及び書き込みラインアドレス歩進用クロック信号を発
生して、夫々書き込みラインアドレスカウンタ（4x）及
び書き込みラインアドレスカウンタ（4y）に供給する書
き込みクロック信号発生回路（３）と、メモリ（５）に
対する読み出しライン内アドレス信号を発生する読み出
しライン内アドレスカウンタ（15x）及び読み出しライ
ンアドレス信号を発生する読み出しラインアドレスカウ
ンタ（15y）と、基準水平同期信号に夫々同期した読み
出しライン内アドレス歩進用クロック信号及び読み出し
ラインアドレス歩進用クロック信号を発生して、夫々読
み出しライン内アドレスカウンタ（15x）及び読み出し
ラインアドレスカウンタ（15y）に供給する読み出しク
ロック信号発生回路（14）とを有する時間軸補正装置に
おいて、再生水平同期信号及び基準水平同期信号に夫々
同期した周期信号のうちの一方の周期信号の単一周期期
間内に他方の周期信号の単一周期期間が含まれたことを
検出する検出手段（６），（８），（９），（12）；
（７），（10），（11），（13）を設け、この検出手段
（６），（８），（９），（12）；（７），（10），
（11），（13）によって、再生水平同期信号及び基準水
平同期信号に夫々同期した周期信号のうちの一方の周期
信号の単一周期期間内に他方の周期信号の単一周期期間
が含まれたことが検出されたときは、他方の周期信号に
同期する水平同期信号に関連するラインアドレス歩進用
クロック信号のラインアドレスカウンタに対する供給を
禁止する。
かかる本発明によれば、検出手段（６），（８），
（９），（12）；（７），（10），（11），（13）によ
って、再生水平同期信号及び基準水平同期信号に夫々同
期した周期信号のうちの一方の周期信号の単一周期期間
内に他方の周期信号の単一周期期間が含まれたことが検
出されたときは、他方の周期信号に同期する水平同期信
号に関連するラインアドレス歩進用クロック信号のライ
ンアドレスカウンタに対する供給が禁止され、これによ
ってメモリ（５）に書き込まれる再生映像信号のライン
信号の均等な間引き又はメモリ（５）からの読み出され
る再生映像信号のライン信号の均等な２度読みが行われ
る。
（９），（12）；（７），（10），（11），（13）によ
って、再生水平同期信号及び基準水平同期信号に夫々同
期した周期信号のうちの一方の周期信号の単一周期期間
内に他方の周期信号の単一周期期間が含まれたことが検
出されたときは、他方の周期信号に同期する水平同期信
号に関連するラインアドレス歩進用クロック信号のライ
ンアドレスカウンタに対する供給が禁止され、これによ
ってメモリ（５）に書き込まれる再生映像信号のライン
信号の均等な間引き又はメモリ（５）からの読み出され
る再生映像信号のライン信号の均等な２度読みが行われ
る。
以下に、第１図乃至第３図を参照して、本発明をベー
タカム方式のVTRの時間軸補正装置に適用した一実施例
を詳細に説明する。
タカム方式のVTRの時間軸補正装置に適用した一実施例
を詳細に説明する。
第１図は本発明による時間軸補正装置の実施例を示し
ている。磁気テープの傾斜トラックから回転磁気ヘッド
によって再生されたFM輝度信号及びFM色差信号は、夫々
FM復調された後、同じ構成の一対の時間軸補正装置に各
別に供給される。第１図において、入力端子T1からの再
生映像信号（輝度信号又は色差信号）が同期分離回路
（１）及びA/Dコンバータ（２）に供給される。（３）
は書き込みクロック発生回路で、同期分離回路（１）か
らの水平及び垂直同期信号に基づいて、再生水平同期信
号に同期し、その例えば910倍の周波数を有する書き込
みライン内アドレス歩進用クロックパルスWO及び再生水
平同期信号に同期し、これと同じ周波数のデューティが
50％のラインアドレス歩進用クロックパルスWCを発生す
る。書き込みクロック発生回路（３）からの書き込みク
ロックパルスWOはA/Dコンバータ（２）及び後述する書
き込みライン中アドレスカウンタ（4x）に夫々供給さ
れ、クロックパルスWCは書き込みライン内アドレスカウ
ンタ（4x），後述する書き込みラインアドレスカウンタ
（4y），及び後述する分離回路（12）に供給される。
ている。磁気テープの傾斜トラックから回転磁気ヘッド
によって再生されたFM輝度信号及びFM色差信号は、夫々
FM復調された後、同じ構成の一対の時間軸補正装置に各
別に供給される。第１図において、入力端子T1からの再
生映像信号（輝度信号又は色差信号）が同期分離回路
（１）及びA/Dコンバータ（２）に供給される。（３）
は書き込みクロック発生回路で、同期分離回路（１）か
らの水平及び垂直同期信号に基づいて、再生水平同期信
号に同期し、その例えば910倍の周波数を有する書き込
みライン内アドレス歩進用クロックパルスWO及び再生水
平同期信号に同期し、これと同じ周波数のデューティが
50％のラインアドレス歩進用クロックパルスWCを発生す
る。書き込みクロック発生回路（３）からの書き込みク
ロックパルスWOはA/Dコンバータ（２）及び後述する書
き込みライン中アドレスカウンタ（4x）に夫々供給さ
れ、クロックパルスWCは書き込みライン内アドレスカウ
ンタ（4x），後述する書き込みラインアドレスカウンタ
（4y），及び後述する分離回路（12）に供給される。
（５）はメモリで、ここでは、例えば32ライン分のデ
ィジタル映像信号を記憶し得る。書き込みライン内アド
レスカウンタ（4x）が書き込みクロック発生回路（３）
からのクロックパルスWOを計数すると共に、クロックパ
ルスWCによってリセットされて、ライン内アドレス信号
を発生すると共に、書き込みラインアドレスカウンタ
（4y）が書き込みクロック信号（３）からのクロックパ
ルスWCを計数すると共に、同期分離回路（１）からの垂
直同期信号によってリセットされて、ラインアドレス信
号を発生する。そして、書き込みライン内アドレスカウ
ンタ（4x）及び書き込みラインアドレスカウンタ（4y）
からのライン内及びラインアドレス信号をメモリ（５）
に夫々供給し、これらのアドレス信号によってA/Dコン
バータ（２）からのディジタル映像信号をメモリ（５）
に書き込む。
ィジタル映像信号を記憶し得る。書き込みライン内アド
レスカウンタ（4x）が書き込みクロック発生回路（３）
からのクロックパルスWOを計数すると共に、クロックパ
ルスWCによってリセットされて、ライン内アドレス信号
を発生すると共に、書き込みラインアドレスカウンタ
（4y）が書き込みクロック信号（３）からのクロックパ
ルスWCを計数すると共に、同期分離回路（１）からの垂
直同期信号によってリセットされて、ラインアドレス信
号を発生する。そして、書き込みライン内アドレスカウ
ンタ（4x）及び書き込みラインアドレスカウンタ（4y）
からのライン内及びラインアドレス信号をメモリ（５）
に夫々供給し、これらのアドレス信号によってA/Dコン
バータ（２）からのディジタル映像信号をメモリ（５）
に書き込む。
（14）は読み出しクロック発生回路で、入力端子T2及
びT3からの基準水平及び垂直同期信号に基づいて基準水
平同期信号に同期し、その周波数の910倍、即ち、14.33
MHzのライン内アドレス歩進用読み出しクロックパルスR
O、基準水平同期信号に同期し、これと同じ周波数を有
するデューティが50％のクロックパルスRCを発生する。
読み出しクロック発生回路（14）からの読み出しクロッ
クパルスROはD/Aコンバータ（16）及び後述する読み出
しライン内アドレスカウンタ（15x）に夫々供給され、
クロックパルスRCは読み出しライン内アドレスカウンタ
（15x），後述する読み出しラインアドレスカウンタ（1
5y）及び後述する分周回路（13）に夫々供給される。読
み出しライン内アドレスカウンタ（15x）が読み出しク
ロック発生回路（14）からの読み出しクロックROを計数
すると共に、クロックパルスRCによってリセットされ、
ライン内アドレス信号を発生すると共に、読み出しライ
ンアドレスカウンタが読み出しクロック発生回路（14）
からのクロックパルスRCを計数すると共に、入力端子T3
からの基準垂直同期信号によってリセットされて、ライ
ンアドレス信号を発生する。そして、読み出しライン内
アドレスカウンタ（15x）及び読み出しラインアドレス
カウンタ（15y）からのアドレス信号をメモリ（５）に
供給し、これらのアドレス信号によって、そのメモリ信
号（５）に記憶されているディジタル再生映像信号（輝
度信号又は色差信号）が読み出される。このメモリ
（５）から読み出されたディジタル再生映像信号はD/A
コンバータ（16）でアナログ再生映像信号に変換され
て、出力端子T4に供給される。
びT3からの基準水平及び垂直同期信号に基づいて基準水
平同期信号に同期し、その周波数の910倍、即ち、14.33
MHzのライン内アドレス歩進用読み出しクロックパルスR
O、基準水平同期信号に同期し、これと同じ周波数を有
するデューティが50％のクロックパルスRCを発生する。
読み出しクロック発生回路（14）からの読み出しクロッ
クパルスROはD/Aコンバータ（16）及び後述する読み出
しライン内アドレスカウンタ（15x）に夫々供給され、
クロックパルスRCは読み出しライン内アドレスカウンタ
（15x），後述する読み出しラインアドレスカウンタ（1
5y）及び後述する分周回路（13）に夫々供給される。読
み出しライン内アドレスカウンタ（15x）が読み出しク
ロック発生回路（14）からの読み出しクロックROを計数
すると共に、クロックパルスRCによってリセットされ、
ライン内アドレス信号を発生すると共に、読み出しライ
ンアドレスカウンタが読み出しクロック発生回路（14）
からのクロックパルスRCを計数すると共に、入力端子T3
からの基準垂直同期信号によってリセットされて、ライ
ンアドレス信号を発生する。そして、読み出しライン内
アドレスカウンタ（15x）及び読み出しラインアドレス
カウンタ（15y）からのアドレス信号をメモリ（５）に
供給し、これらのアドレス信号によって、そのメモリ信
号（５）に記憶されているディジタル再生映像信号（輝
度信号又は色差信号）が読み出される。このメモリ
（５）から読み出されたディジタル再生映像信号はD/A
コンバータ（16）でアナログ再生映像信号に変換され
て、出力端子T4に供給される。
読み出し側の分周回路（13）は、読み出しクロック発
生回路（14）からクロックパルスRCを夫々1/2,1/4及び1
/8に分周し、その各分周出力R2,R4,R8をデータとして、
書き込み側のラッチ回路（８），（９）に夫々供給する
と共に、その分周回路（13）の1/2分周出力R2とその逆
相の分周出力R2iを読み出し側のラッチ回路（10），（1
1）にラッチパルスとして夫々供給する。そして、書き
込み側のラッチ回路（８），（９）で、読み出し側の分
周回路（13）からの３つの分周出力R2,R4,R8が、後述す
る書き込み側の分周回路（12）からの正相，逆相の分周
出力W2,W2iで夫々ラッチされ、その各ラッチ出力Rd,Rdi
が書き込み側の一致検出回路（６）に夫々供給される。
生回路（14）からクロックパルスRCを夫々1/2,1/4及び1
/8に分周し、その各分周出力R2,R4,R8をデータとして、
書き込み側のラッチ回路（８），（９）に夫々供給する
と共に、その分周回路（13）の1/2分周出力R2とその逆
相の分周出力R2iを読み出し側のラッチ回路（10），（1
1）にラッチパルスとして夫々供給する。そして、書き
込み側のラッチ回路（８），（９）で、読み出し側の分
周回路（13）からの３つの分周出力R2,R4,R8が、後述す
る書き込み側の分周回路（12）からの正相，逆相の分周
出力W2,W2iで夫々ラッチされ、その各ラッチ出力Rd,Rdi
が書き込み側の一致検出回路（６）に夫々供給される。
一致検出回路（６）は、ラッチ回路（８）からのラッ
チ出力Rdとラッチ回路（９）からのラッチ出力Rdiが一
致する期間は、一致検出信号WPを発生し、これが書き込
みラインアドレスカウンタ（4y）に供給される。そして
ラッチ回路（８），（９）からの各ラッチ出力Rd,Rdiが
一致する期間は、書き込みクロック発生回路（３）から
のラインアドレス歩進用クロックパルスWCの書き込みア
ドレスカウンタ（4y）への供給が禁止され、メモリ
（５）にはA/Dコンバータ（２）からのディジタル再生
映像信号の書き込みが１ライン分間引かれる。
チ出力Rdとラッチ回路（９）からのラッチ出力Rdiが一
致する期間は、一致検出信号WPを発生し、これが書き込
みラインアドレスカウンタ（4y）に供給される。そして
ラッチ回路（８），（９）からの各ラッチ出力Rd,Rdiが
一致する期間は、書き込みクロック発生回路（３）から
のラインアドレス歩進用クロックパルスWCの書き込みア
ドレスカウンタ（4y）への供給が禁止され、メモリ
（５）にはA/Dコンバータ（２）からのディジタル再生
映像信号の書き込みが１ライン分間引かれる。
書き込み側の分周回路（12）は書き込みクロック発生
回路（３）からのクロックパルスWCを夫々1/2及び1/4に
分周し、その分周出力W2,W4を、読み出し側のラッチ回
路（10），（11）に夫々データとして供給すると共に、
その1/2の分周出力W2とその逆相の分周出力W2iを読み出
し側のラッチ回路（８），（９）に夫々ラッチパルスと
して供給する。そして読み出し側のラッチ回路（10），
（11）で、書き込み側の分周回路（12）からの２つの分
周出力W2,W4が読み出し側の分周回路（13）からの正
相，逆相の分周出力R2,R2iで夫々ラッチされ、その各ラ
ッチ出力Wd,Wdiが一致検出回路（７）に夫々供給され
る。一致検出回路（７）は、ラッチ回路（10）からのラ
ッチ出力Wdと、ラッチ回路（11）からのラッチ出力Wdi
が一致する期間は一致検出信号Rpを発生し、これが読み
出しラインアドレスカウンタ（15y）に供給される。そ
して、ラッチ回路（10），（11）からのラッチ出力Wd,W
diが一致する期間は、読み出しクロック発生回路（14）
からのクロックパルスRCの読み出しアドレスカウンタ
（15y）への供給を禁止し、メモリ（５）からディジタ
ル再生映像信号が１ライン分二度読みされる。
回路（３）からのクロックパルスWCを夫々1/2及び1/4に
分周し、その分周出力W2,W4を、読み出し側のラッチ回
路（10），（11）に夫々データとして供給すると共に、
その1/2の分周出力W2とその逆相の分周出力W2iを読み出
し側のラッチ回路（８），（９）に夫々ラッチパルスと
して供給する。そして読み出し側のラッチ回路（10），
（11）で、書き込み側の分周回路（12）からの２つの分
周出力W2,W4が読み出し側の分周回路（13）からの正
相，逆相の分周出力R2,R2iで夫々ラッチされ、その各ラ
ッチ出力Wd,Wdiが一致検出回路（７）に夫々供給され
る。一致検出回路（７）は、ラッチ回路（10）からのラ
ッチ出力Wdと、ラッチ回路（11）からのラッチ出力Wdi
が一致する期間は一致検出信号Rpを発生し、これが読み
出しラインアドレスカウンタ（15y）に供給される。そ
して、ラッチ回路（10），（11）からのラッチ出力Wd,W
diが一致する期間は、読み出しクロック発生回路（14）
からのクロックパルスRCの読み出しアドレスカウンタ
（15y）への供給を禁止し、メモリ（５）からディジタ
ル再生映像信号が１ライン分二度読みされる。
次に第２及び第３図を参照して、第１図の時間軸補正
装置の動作を説明する。
装置の動作を説明する。
先ず、REV変速再生時の動作を説明する。第２図はREV
変速再生された再生映像信号が入力端子T1に供給された
ときのディジタル再生映像信号のメモリ（５）への書き
込みの間引きを示すタイミングチャートである。
変速再生された再生映像信号が入力端子T1に供給された
ときのディジタル再生映像信号のメモリ（５）への書き
込みの間引きを示すタイミングチャートである。
第２図Ａは読み出し側の分周回路（13）に供給される
読み出しクロック発生回路（14）からのクロックパルス
RCを示し、第２図B,C及びＤはそのクロックパルスRCが
分周回路（13）で1/2,1/4及び1/8に分周された分周出力
R2,R4及びR8を示す。第２図Ｅは書き込みクロック発生
回路（３）からのクロックパルスWCを示し、第２図Ｆは
そのクロックパルスWCが書き込み側の分周回路（12）で
1/2で分周された分周出力W2を示し、第２図Ｇはその1/2
の分周出力W2と逆相の分周出力W2iを夫々示す。
読み出しクロック発生回路（14）からのクロックパルス
RCを示し、第２図B,C及びＤはそのクロックパルスRCが
分周回路（13）で1/2,1/4及び1/8に分周された分周出力
R2,R4及びR8を示す。第２図Ｅは書き込みクロック発生
回路（３）からのクロックパルスWCを示し、第２図Ｆは
そのクロックパルスWCが書き込み側の分周回路（12）で
1/2で分周された分周出力W2を示し、第２図Ｇはその1/2
の分周出力W2と逆相の分周出力W2iを夫々示す。
読み出し側の分周回路（13）からの1/2,1/4及び1/8の
分周出力R2,R4及びR8はラッチ回路（８），（９）に夫
々供給され、書き込み側の分周回路（12）からの正相，
逆相のラッチパルスとしての分周出力W2,W2iによって夫
々ラッチされて、一致検出回路（６）に夫々供給され
る。第２図Ｈは正相の分周出力W2によってラッチされた
1/2,1/4及び1/8の分周信号R2,R4及びR8の３ビットのラ
ッチ出力Rdのデータ内容を示し、第２図Ｉは逆相の分周
信号W2iによってラッチされた1/2,1/4及び1/8の分周出
力R2,R4及びR8の３ビットのラッチ出力Rdiのデータ内容
を示す。
分周出力R2,R4及びR8はラッチ回路（８），（９）に夫
々供給され、書き込み側の分周回路（12）からの正相，
逆相のラッチパルスとしての分周出力W2,W2iによって夫
々ラッチされて、一致検出回路（６）に夫々供給され
る。第２図Ｈは正相の分周出力W2によってラッチされた
1/2,1/4及び1/8の分周信号R2,R4及びR8の３ビットのラ
ッチ出力Rdのデータ内容を示し、第２図Ｉは逆相の分周
信号W2iによってラッチされた1/2,1/4及び1/8の分周出
力R2,R4及びR8の３ビットのラッチ出力Rdiのデータ内容
を示す。
そして、一致検出回路（６）において、この２つの３
ビットのラッチ出力Rd及びRdiのデータ内が同じ値を示
すとき、第２図Ｊに示す一致検出信号WPが発生し、これ
が書き込みラインアドレスカウンタ（4y）に供給され
る。書き込みラインアドレスカウンタ（4y）は、書き込
みクロック発生回路（３）からのクロックパルスWCの供
給を禁止して、一致検出回路（６）からの検出信号WPが
“1"のときはその期間が“1"になる直前のカウント値、
即ちラインアドレスを保持し、検出信号WPが“0"になる
と保持しているカウント値（ラインアドレス）から、ク
ロックパルスWCの計数を開始する。従って、検出信号WP
が“1"の期間に、A/Dコンバータ（２）からのメモリ
（５）に供給されるディジタル再生映像信号が１ライン
分間引かれる。
ビットのラッチ出力Rd及びRdiのデータ内が同じ値を示
すとき、第２図Ｊに示す一致検出信号WPが発生し、これ
が書き込みラインアドレスカウンタ（4y）に供給され
る。書き込みラインアドレスカウンタ（4y）は、書き込
みクロック発生回路（３）からのクロックパルスWCの供
給を禁止して、一致検出回路（６）からの検出信号WPが
“1"のときはその期間が“1"になる直前のカウント値、
即ちラインアドレスを保持し、検出信号WPが“0"になる
と保持しているカウント値（ラインアドレス）から、ク
ロックパルスWCの計数を開始する。従って、検出信号WP
が“1"の期間に、A/Dコンバータ（２）からのメモリ
（５）に供給されるディジタル再生映像信号が１ライン
分間引かれる。
次に、FWD変速再生時の動作を説明する。第３図はFWD
変速再生された再生映像信号が入力端子T1に供給された
ときの二度読み、即ち、メモリ（５）に書込まれたディ
ジタル再生映像信号の二度読みを示すタイミングチャー
トである。第３図Ａは分周回路（12）に供給される書き
込みクロック発生回路（３）からのクロックパルスWCを
示し、第３図Ｂ及びＣはそのクロックパルスWCが書き込
み側の分周回路（12）で1/2及び1/4に分周された分周出
力W2及びW4を示す。第３図Ｄは読み出しクロック発生回
路（14）からのクロックパルスRCを示す、第３図Ｅはそ
のクロックパルスRCが読み出し側の分周回路（13）で1/
2に分周された分周出力R2を示し、第３図Ｆはその1/2の
分周出力R2と逆相の分周出力R2iを夫々示す。
変速再生された再生映像信号が入力端子T1に供給された
ときの二度読み、即ち、メモリ（５）に書込まれたディ
ジタル再生映像信号の二度読みを示すタイミングチャー
トである。第３図Ａは分周回路（12）に供給される書き
込みクロック発生回路（３）からのクロックパルスWCを
示し、第３図Ｂ及びＣはそのクロックパルスWCが書き込
み側の分周回路（12）で1/2及び1/4に分周された分周出
力W2及びW4を示す。第３図Ｄは読み出しクロック発生回
路（14）からのクロックパルスRCを示す、第３図Ｅはそ
のクロックパルスRCが読み出し側の分周回路（13）で1/
2に分周された分周出力R2を示し、第３図Ｆはその1/2の
分周出力R2と逆相の分周出力R2iを夫々示す。
書き込み側の分周回路（12）からの1/2及び1/4の分周
出力W2及びW4は読み出し側のラッチ回路（10），（11）
に夫々供給され、読み出し側の分周回路（13）からの正
相，逆相のラッチパルスとしての分周出力R2,R2iによっ
て夫々ラッチされて、そのラッチ出力Wd,Wdiが一致検出
回路（７）に夫々供給される。第３図Ｈは正相の分周出
力R2によってラッチされ1/2及び1/4の分周出力W2及びW4
の２ビットのラッチ出力Wdのデータ内容を示し、第３図
Ｉは逆相の分周出力R2iによってラッチされた1/2及び1/
4の分周出力W2及びW4の２ビットのラッチ出力Wdiのデー
タ内容を示す。
出力W2及びW4は読み出し側のラッチ回路（10），（11）
に夫々供給され、読み出し側の分周回路（13）からの正
相，逆相のラッチパルスとしての分周出力R2,R2iによっ
て夫々ラッチされて、そのラッチ出力Wd,Wdiが一致検出
回路（７）に夫々供給される。第３図Ｈは正相の分周出
力R2によってラッチされ1/2及び1/4の分周出力W2及びW4
の２ビットのラッチ出力Wdのデータ内容を示し、第３図
Ｉは逆相の分周出力R2iによってラッチされた1/2及び1/
4の分周出力W2及びW4の２ビットのラッチ出力Wdiのデー
タ内容を示す。
そして、一致検出回路（７）において、この２つのラ
ッチ出力Wd及びWdiが同じ値を示すとき第３図Ｊに示す
一致検出信号RPが発生し、これが読み出しラインアドレ
スカウンタ（15y）に供給される。読み出しラインアド
レスカウンタ（15y）は、読み出しクロック発生回路（1
4）からの読み出しクロックパルスRCの供給を禁止し
て、一致検出回路（７）からの検出信号RPが“1"のとき
は、その期間が“1"になる直前のカウント値、即ち、ラ
インアドレスを保持し、検出信号RPが“0"になると、保
持しているカウント値（ラインアドレス）からクロック
パルスRCの計数を開始する。従って、検出信号RPが“1"
の期間にメモリ（５）に記憶されているディジタル再生
映像信号が１ライン分二度読みされる。
ッチ出力Wd及びWdiが同じ値を示すとき第３図Ｊに示す
一致検出信号RPが発生し、これが読み出しラインアドレ
スカウンタ（15y）に供給される。読み出しラインアド
レスカウンタ（15y）は、読み出しクロック発生回路（1
4）からの読み出しクロックパルスRCの供給を禁止し
て、一致検出回路（７）からの検出信号RPが“1"のとき
は、その期間が“1"になる直前のカウント値、即ち、ラ
インアドレスを保持し、検出信号RPが“0"になると、保
持しているカウント値（ラインアドレス）からクロック
パルスRCの計数を開始する。従って、検出信号RPが“1"
の期間にメモリ（５）に記憶されているディジタル再生
映像信号が１ライン分二度読みされる。
尚、上述した時間軸補正装置の分周回路（13）では３
ビットの分周信号を使用し、分周回路（12）では２ビッ
トの分周信号を使用しているので、通常の再生モードの
テープ走行速度に対して±30倍のテープ走行速度での変
速再生に対応できる。又、再生水平同期信号の同期と基
準水平同期信号の周期との比が小さければ少ないビット
数で良い。従って分周回路（12），（13）のビット数を
増加させればそれ以上テープ走行速度による変速再生に
も対応できる。
ビットの分周信号を使用し、分周回路（12）では２ビッ
トの分周信号を使用しているので、通常の再生モードの
テープ走行速度に対して±30倍のテープ走行速度での変
速再生に対応できる。又、再生水平同期信号の同期と基
準水平同期信号の周期との比が小さければ少ないビット
数で良い。従って分周回路（12），（13）のビット数を
増加させればそれ以上テープ走行速度による変速再生に
も対応できる。
尚、上述の実施例は、再生映像信号がコンポーネント
信号の場合であるが、コンポジット信号でも良いことは
勿論である。
信号の場合であるが、コンポジット信号でも良いことは
勿論である。
上述せる本発明によれば、記録時のテープ走行速度に
対し、任意のテープ走行速度を以て走行する磁気テープ
の傾斜トラックから回転磁気ヘッドによって再生された
再生映像信号が記憶されるメモリと、そのメモリに対す
る書き込みライン内アドレス信号を発生する書き込みラ
イン内アドレスカウンタ及び書き込みラインアドレス信
号を発生する書き込みラインアドレスカウンタと、再生
映像信号から分離された水平同期信号に夫々同期した書
き込みライン内アドレス歩進用クロック信号及び書き込
みラインアドレス歩進用クロック信号を発生して、夫々
書き込みライン内アドレスカウンタ及び書き込みライン
アドレスカウンタに供給する書き込みクロック信号発生
回路と、メモリに対する読み出しライン内アドレス信号
を発生する読み出しライン内アドレスカウンタ及び読み
出しラインアドレス信号を発生する読み出しラインアド
レスカウンタと、基準水平同期信号に夫々同期した読み
出しライン内アドレス歩進用クロック信号及び読み出し
ラインアドレス歩進用クロック信号を発生して、夫々上
記読み出しライン内アドレスカウンタ及び読み出しライ
ンアドレスカウンタに供給する読み出しクロック信号発
生回路とを有する時間軸補正装置において、再生水平同
期信号及び基準水平同期信号に夫々同期した同期信号の
うちの一方の周期信号の単一周期期間内に他方の周期信
号の単一周期期間が含まれたことが検出されたときは、
他方の周期信号に同期する水平同期信号に関連するライ
ンアドレス歩進用クロック信号のラインアドレスカウン
タに対する供給を禁止するようにしたので、これによっ
てメモリに書き込まれる再生映像信号のライン信号の均
等な間引き又はメモリから読み出される再生映像信号の
ライン信号の均等な２度読みが行われ、再生時のテープ
走行速度及び走行方向の如何に拘わらず、画歪のない再
生画像を得ることができる。
対し、任意のテープ走行速度を以て走行する磁気テープ
の傾斜トラックから回転磁気ヘッドによって再生された
再生映像信号が記憶されるメモリと、そのメモリに対す
る書き込みライン内アドレス信号を発生する書き込みラ
イン内アドレスカウンタ及び書き込みラインアドレス信
号を発生する書き込みラインアドレスカウンタと、再生
映像信号から分離された水平同期信号に夫々同期した書
き込みライン内アドレス歩進用クロック信号及び書き込
みラインアドレス歩進用クロック信号を発生して、夫々
書き込みライン内アドレスカウンタ及び書き込みライン
アドレスカウンタに供給する書き込みクロック信号発生
回路と、メモリに対する読み出しライン内アドレス信号
を発生する読み出しライン内アドレスカウンタ及び読み
出しラインアドレス信号を発生する読み出しラインアド
レスカウンタと、基準水平同期信号に夫々同期した読み
出しライン内アドレス歩進用クロック信号及び読み出し
ラインアドレス歩進用クロック信号を発生して、夫々上
記読み出しライン内アドレスカウンタ及び読み出しライ
ンアドレスカウンタに供給する読み出しクロック信号発
生回路とを有する時間軸補正装置において、再生水平同
期信号及び基準水平同期信号に夫々同期した同期信号の
うちの一方の周期信号の単一周期期間内に他方の周期信
号の単一周期期間が含まれたことが検出されたときは、
他方の周期信号に同期する水平同期信号に関連するライ
ンアドレス歩進用クロック信号のラインアドレスカウン
タに対する供給を禁止するようにしたので、これによっ
てメモリに書き込まれる再生映像信号のライン信号の均
等な間引き又はメモリから読み出される再生映像信号の
ライン信号の均等な２度読みが行われ、再生時のテープ
走行速度及び走行方向の如何に拘わらず、画歪のない再
生画像を得ることができる。
第１図は一実施例のブロック線図、第２図及び第３図は
その実施例のタイミングチャート、第４図は従来のFWD
変速再生時の書き込み及び読み出しアドレスの一致を示
す図、第５図はその従来のREV変速再生時の書き込み及
び読み出しアドレスの一致を示す図、第６図はその従来
のFWD再生時のモニタ上の映像を示す図、第７図はその
従来のREV再生時のモニタ上の映像を示す図である。 （１）は同期分離回路、（２）はA/Dコンバータ、
（３）は書き込みクロック発生回路、（4x）は書き込み
ライン内アドレスカウンタ、（4y）は書き込みラインア
ドレスカウンタ、（５）はメモリ、（６）及び（７）は
一致検出回路、（８），（９），（10）及び（11）はラ
ッチ回路、（12）及び（13）は分周回路、（14）は読み
出しクロック発生回路、（15x）は読み出しライン内ア
ドレスカウンタ、（15y）は読み出しラインアドレスカ
ウンタ、（16）はD/Aコンバータである。
その実施例のタイミングチャート、第４図は従来のFWD
変速再生時の書き込み及び読み出しアドレスの一致を示
す図、第５図はその従来のREV変速再生時の書き込み及
び読み出しアドレスの一致を示す図、第６図はその従来
のFWD再生時のモニタ上の映像を示す図、第７図はその
従来のREV再生時のモニタ上の映像を示す図である。 （１）は同期分離回路、（２）はA/Dコンバータ、
（３）は書き込みクロック発生回路、（4x）は書き込み
ライン内アドレスカウンタ、（4y）は書き込みラインア
ドレスカウンタ、（５）はメモリ、（６）及び（７）は
一致検出回路、（８），（９），（10）及び（11）はラ
ッチ回路、（12）及び（13）は分周回路、（14）は読み
出しクロック発生回路、（15x）は読み出しライン内ア
ドレスカウンタ、（15y）は読み出しラインアドレスカ
ウンタ、（16）はD/Aコンバータである。
Claims (1)
- 【請求項１】記録時のテープ走行速度に対し、任意のテ
ープ走行速度を以て走行する磁気テープの傾斜トラック
から回転磁気ヘッドによって再生された再生映像信号が
記憶されるメモリと、該メモリに対する書き込みライン
内アドレス信号を発生する書き込みライン内アドレスカ
ウンタ及び書き込みラインアドレス信号を発生する書き
込みラインアドレスカウンタと、上記再生映像信号から
分離された水平同期信号に夫々同期した書き込みライン
内アドレス歩進用クロック信号及び書き込みラインアド
レス歩進用クロック信号を発生して、夫々上記書き込み
ライン内アドレスカウンタ及び上記書き込みラインアド
レスカウンタに供給する書き込みクロック信号発生回路
と、上記メモリに対する読み出しライン内アドレス信号
を発生する読み出しライン内アドレスカウンタ及び読み
出しラインアドレス信号を発生する読み出しラインアド
レスカウンタと、基準水平同期信号に夫々同期した読み
出しライン内アドレス歩進用クロック信号及び読み出し
ラインアドレス歩進用クロック信号を発生して、夫々上
記読み出しライン内アドレスカウンタ及び上記読み出し
ラインアドレスカウンタに供給する読み出しクロック信
号発生回路とを有する時間軸補正装置において、 上記再生水平同期信号及び上記基準水平同期信号に夫々
同期した周期信号のうちの一方の周期信号の単一周期期
間内に他方の周期信号の単一周期期間が含まれたことを
検出する検出手段を設け、 該検出手段によって、上記再生水平同期信号及び上記基
準水平同期信号に夫々同期した同期信号のうちの一方の
周期信号の単一周期期間内に他方の周期信号の単一周期
期間が含まれたことが検出されたときは、該他方の周期
信号に同期する水平同期信号に関連するラインアドレス
歩進用クロック信号の上記ラインアドレスカウンタに対
する供給を禁止することを特徴とする時間軸補正装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1308069A JP2757505B2 (ja) | 1989-11-28 | 1989-11-28 | 時間軸補正装置 |
| US07/617,878 US5204787A (en) | 1989-11-28 | 1990-11-26 | Time base correcting apparatus with means for inhibiting memory write and read addresses to prevent address overlap |
| KR1019900019186A KR100236132B1 (ko) | 1989-11-28 | 1990-11-26 | 시간축 보정장치 |
| CA002030894A CA2030894C (en) | 1989-11-28 | 1990-11-26 | Time base correcting apparatus |
| DE69030155T DE69030155T2 (de) | 1989-11-28 | 1990-11-28 | Zeitbasis-Korrekturanordnung |
| EP90122753A EP0430211B1 (en) | 1989-11-28 | 1990-11-28 | Time base correcting apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1308069A JP2757505B2 (ja) | 1989-11-28 | 1989-11-28 | 時間軸補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03167981A JPH03167981A (ja) | 1991-07-19 |
| JP2757505B2 true JP2757505B2 (ja) | 1998-05-25 |
Family
ID=17976507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1308069A Expired - Fee Related JP2757505B2 (ja) | 1989-11-28 | 1989-11-28 | 時間軸補正装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5204787A (ja) |
| EP (1) | EP0430211B1 (ja) |
| JP (1) | JP2757505B2 (ja) |
| KR (1) | KR100236132B1 (ja) |
| CA (1) | CA2030894C (ja) |
| DE (1) | DE69030155T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510901A (en) * | 1989-12-28 | 1996-04-23 | Canon Kabushiki Kaisha | Signal recording system using sound memory |
| EP0510968B1 (en) * | 1991-04-24 | 1997-12-17 | Canon Kabushiki Kaisha | An image memorizing device |
| JP2902814B2 (ja) * | 1991-06-17 | 1999-06-07 | 株式会社東芝 | デジタルデータ処理装置 |
| JPH06133269A (ja) * | 1992-09-02 | 1994-05-13 | Pioneer Electron Corp | 映像信号記録及び再生装置 |
| EP0705034B1 (en) * | 1994-09-28 | 2001-05-16 | Matsushita Electric Industrial Co., Ltd. | Digital signal processing suitable for a non-standard analogue video signal |
| JP3319209B2 (ja) * | 1995-02-17 | 2002-08-26 | ソニー株式会社 | データ復号化装置 |
| US6836295B1 (en) | 1995-12-07 | 2004-12-28 | J. Carl Cooper | Audio to video timing measurement for MPEG type television systems |
| US6462790B1 (en) | 1999-03-12 | 2002-10-08 | Fortel Dtv, Inc. | Digital comb filter for decoding composite video signals |
| US6714717B1 (en) | 1999-03-12 | 2004-03-30 | Fortel Dtv | Time base corrector |
| AU3528900A (en) | 1999-03-12 | 2000-09-28 | Fortel Dtv, Inc. | Composite video decoder |
| US7046299B1 (en) | 2000-09-29 | 2006-05-16 | Fortel, Dtv | Digital video synchronizer with both decoded digital and undecoded analog outputs |
| US7327405B1 (en) | 2003-04-04 | 2008-02-05 | Qustream Corporation | Systems and methods for improved video comb filtering with dynamic chroma bandwidth control |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3860952B2 (en) * | 1973-07-23 | 1996-05-07 | Harris Corp | Video time base corrector |
| US4063284A (en) * | 1974-12-25 | 1977-12-13 | Sony Corporation | Time base corrector |
| GB1576621A (en) * | 1976-03-19 | 1980-10-08 | Rca Corp | Television synchronizing apparatus |
| US4389678A (en) * | 1979-10-05 | 1983-06-21 | Nippon Electric Co., Ltd. | Digital time-base corrector for special motion reproduction by helical-scan VTR |
| JPS57116485A (en) * | 1981-01-13 | 1982-07-20 | Hitachi Denshi Ltd | Time-axis correcting device |
| WO1985005001A1 (en) * | 1984-04-24 | 1985-11-07 | Matsushita Electric Industrial Co., Ltd. | Device for correcting time axis |
| JPH0650911B2 (ja) * | 1984-10-26 | 1994-06-29 | ソニー株式会社 | 再生映像信号処理装置 |
| JPH0614735B2 (ja) * | 1985-04-05 | 1994-02-23 | パイオニア株式会社 | 映像再生装置 |
| JPH0732479B2 (ja) * | 1985-09-25 | 1995-04-10 | 株式会社東芝 | 画像メモリ制御装置 |
-
1989
- 1989-11-28 JP JP1308069A patent/JP2757505B2/ja not_active Expired - Fee Related
-
1990
- 1990-11-26 US US07/617,878 patent/US5204787A/en not_active Expired - Fee Related
- 1990-11-26 CA CA002030894A patent/CA2030894C/en not_active Expired - Fee Related
- 1990-11-26 KR KR1019900019186A patent/KR100236132B1/ko not_active IP Right Cessation
- 1990-11-28 EP EP90122753A patent/EP0430211B1/en not_active Expired - Lifetime
- 1990-11-28 DE DE69030155T patent/DE69030155T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0430211A2 (en) | 1991-06-05 |
| JPH03167981A (ja) | 1991-07-19 |
| EP0430211B1 (en) | 1997-03-12 |
| DE69030155T2 (de) | 1997-06-19 |
| EP0430211A3 (en) | 1992-08-26 |
| KR100236132B1 (ko) | 1999-12-15 |
| CA2030894A1 (en) | 1991-05-29 |
| US5204787A (en) | 1993-04-20 |
| DE69030155D1 (de) | 1997-04-17 |
| KR910010464A (ko) | 1991-06-29 |
| CA2030894C (en) | 1998-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1219670A (en) | Apparatus for reproducing a color video signal | |
| JPS6359195A (ja) | 磁気記録再生装置 | |
| JP2757505B2 (ja) | 時間軸補正装置 | |
| JPS6110379A (ja) | スキユ−歪除去装置 | |
| JPS6053951B2 (ja) | 記録されたビデオ信号を記録とは異つた速度で再生する方法および回路装置 | |
| JP2523601B2 (ja) | ビデオフオ−マツト信号処理方式 | |
| US5034827A (en) | Video signal processing apparatus with memory read/write timing related to horizontal scanning period | |
| JP3134562B2 (ja) | 時間軸補正装置 | |
| JPS6086986A (ja) | 時間軸補正装置 | |
| KR100469878B1 (ko) | 기록 재생 장치 | |
| JPH02186781A (ja) | 情報読取装置 | |
| JP3070198B2 (ja) | 非同期映像信号の同期化装置 | |
| JPH0554315B2 (ja) | ||
| JP2844765B2 (ja) | ビデオ信号再生装置 | |
| JP3613883B2 (ja) | 映像信号再生装置、及びその再生方法 | |
| JP2707611B2 (ja) | 回転ヘッド型記録装置 | |
| JPS60160276A (ja) | 映像信号処理装置 | |
| JPH0132720B2 (ja) | ||
| JPH03177179A (ja) | タイムベースコレクタ | |
| JPH0666104B2 (ja) | 時間軸補正装置 | |
| JPH03184485A (ja) | 再生信号処理回路 | |
| JPS5853551B2 (ja) | キジユンシンゴウケイセイカイロ | |
| JPH04311878A (ja) | 時間軸補正装置 | |
| JPS6318784A (ja) | 回転ヘツド型ビデオ信号再生装置 | |
| JPS62216591A (ja) | メモリ制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |