JPS62216591A

JPS62216591A - メモリ制御回路

Info

Publication number: JPS62216591A
Application number: JP61059861A
Authority: JP
Inventors: Akira Toba; 鳥羽　彰
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-03-18
Filing date: 1986-03-18
Publication date: 1987-09-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）この発明は、たとえばデジタルビデオチープレコータ（
以下ＶＴＲ罎汝ナス）ｆ細円シ拍Ｚ　Ｊ　−リ制御回路
に関する。

（従来の技術）一般のＶＴＲにおいて、ビデオ信号を磁気テープに記録
する際には次のような信号処理が行なわれる。ビデオ信
号は、輝度信号とクロマ信号に分離され、ｎ度信号はＦ
Ｍ変調されてＦＭ輝度信号となり、クロマ信号は周波数
変換されて低域変換クロマ信号となる。そして、ＦＭ輝
度信号と低域変換クロマ信号とが合成されて記録トラッ
クに記録される。一方再生時には、躍輝度信号と低域変
換クロマ信号とは、一旦分離され、ＦＭ輝度信号はＦＭ
復調されて元に戻され、低域変換クロマ信号は、元の周
波数に周波数変換される。このように再生された輝度信
号とクロマ信号とは、再度合成されて再生ビデオイｇ号
として導出される。

ここで、従来の信号処理回路において、信号の時間軸変
動について着目する。時間軸変動は、テープの伸縮ある
いはＶＴＲ回転系の回転むらにより生じる現象であり、
再生信号の位相関係が所定の関隆から変動することであ
る。

このような時間軸変動を補正し、安定した信号を得るた
めに、クロマ信号処理系では次のような対策がなされて
いる。

再生クロマ信号の中からバースト信号を抽出し、このバ
ースト信号の位相状態を位相検波器により検出する。位
相検波器は、バースト信号と、安定した水晶発掘器から
の基準信号とを位相比較し、その比較結果に応じて周波
数変換用のキャリア位相を制御する。制御の方向は、バ
ースト信号と基準信号位相とが所定の関係となるように
設定されている。一方、ＶＴＲより再生された輝度信号
は、時間軸変動を含んでいるが、テレビジョン受像機側
に水平自動周波数制御（ＡＦＣ）回路が組込まれている
ため、水平周波数単位の変動は緩和される。

（発明が解決しようとする問題点）上記のように、従来の技術では、ＶＴＲからの出力ビデ
オ信号は、時間軸変動を含むので、輝度信号とクロマ信
号間の周波数インターリーブの関係は細かい周波数単位
でみると損われていることになる。また、テレビシｌン
受像機で再現される輝度信号は、ＡＦＣ回路で時間軸変
動が緩租されるものの、細かい周波数単位でみると、細
かな画像ゆれを生じさせ、画面品位を低下させる。

そこで、この発明では、輝度信号の時間軸変動を補正し
得、安定したビデオ信号、再生画像を得られるように作
用するメモリ制御回路を提供することを目的とする。

［発明の構成］（問題点を解決するための手段）この発明では、１フィールド分の記憶容量を有するメモ
リ装置をＮブロックのメモリ部に区分する。Ｎブロック
のメモリ部は、１水平期間ずつ順次、書込みアドレス発
生手段によってアドレス指定を受け、デジタルビデオ信
号を書込まれる。

この場合、書込みアドレス発生手段は、記録媒体（チー
ｆ）に記録されている同期信号に位相同期した高速クロ
ックを用いてアドレスを発生する。

一方上記各メモリ部のデータは、書込みとは異なる位相
で、１水平期間分ずつ順次、読出しアドレる。この場合
、読出しアドレス発生手段は、記録媒体の記録信号再生
用の回転系からの基準信号に位相同期した高速クロック
を用いてアドレスを発生する。

（作用）上記書込みアドレス発生手段における高速クロックは、
ノックを含むことができ、読出しアドレス発生手段にお
ける高速クロックは正確なりロックであることから、イ
ンターリーブの関係を損わずに時間軸変動補正のなされ
た再生ビデオ信号を得ることができる。

（実施例）以下この発明の実施例を図面を参照して説明する。第１
図はこの発明の一実施例であり、入力部１１には、ＶＴ
Ｒの再生モードにおいて、磁気テープから再生され、映
像検波されたビデオ信号Ｊ　（Ｙ十Ｃ）が供給される。

この信号は、輝度１色度信号からなり・ジッタを含むも
のである。このビデオ信号Ｊ（Ｙ＋ｃ）は、アナログ番
デジタル変換器１２Ｗでデ、・ノダルイＩ／七七、７１
１丁ル、Ｊ丹１ノｎ、亦輸兇ｌ３で並列データに変換さ
れる。このデジタルビデオ信号ＤＶは、スイッチ８４〜
Ｓ７からなる入出力ポートを介して、メモリ１４〜１２
からなるフィールドメモリにノックを含んだまま一旦記
憶される。そして、メモリＳ４〜Ｓ７のビデオデータは
、スイッチ８４〜Ｓ７からなる入出力ポートを介して今
度はノックを除去した形で読出され、・９ラレルシリア
ル変換器Ｊ８、デジタル・アナログ変換器ノ９を介して
再生アナログビデオ信号（ｙ−１−ｃ）として出力端子
２０に導出される。

上記メモリ１４〜Ｊ７は、１フィールド分の記憶容ｔ＃
ｆ有ｆる、つま、９１フイールドメモリがＮブロック（
実施例ではＮ＝４）に分割されていることになる。この
メモリ１４〜Ｊ７の誉込みアドレス発生手段、読出アド
レス発生手段は、それぞれアドレス発生の基準となる高
速クロックの性質が異なる。

まず、書込みアドレス発生手段で使用される高速クロッ
クの作成について説明する。ジッタを宮むビデオ信号Ｊ
（Ｙ＋Ｃ）は、水平同期分離回路２ノに供給される。水
平同期分離回路２ノは、水平間ル］信号を分離して、こ
れをノイズ除去回’＃！ｒ２２を介して第１の位相ロッ
クループ回路２３に供給する。ノイズ除去回路２２は、
ｌ水平期間（以下ＩＨと記す）内の等価パルスやノイズ
を除去するための回路であって確実に水平同期信号を抽
出するだめのものである。第１の位相ロックループ回路
２３は、水平同期信号に同期して高速クロックＪ（ｎ・
２ｆ３ｃ）（但し、ｆ、。は色副搬送波周波数）を発生
する回路であり、電圧制御発振器、位相比較器、低域フ
ィルタ等のループで構成されている。第１の位相ロック
ループ回路２３の出力、つまり高速クロックＪ（ｎ・２
ｆｓｃ）Ｆ’ｉ、書込みアドレスカウンタ２４に供給さ
れ、アドレス発生の基準信号として用いられる。書込み
アドレスカウンタ２４は、高速クロックＪ（ｎ・２ｆｓ
ｃ）によって４５５・ｎクロック間インクリメントされ
、つまりＩＨ期間分のアドレスを発生し、これをＮ回繰
返し、Ｎ回繰返すと更にインクリメントされＩＨ期間分
のアドレスをＮ回繰返して発生という動作を続ける。そ
して、この書込みアドレスカウンタ２４は、約１フイー
ルドの期間毎にクリアされる。このクリアパルスは、前
記位相同期ループ回路２３からの高速クロックＪ（ｎ・
２ｆ８ｅ）を用いるクリアパルス発生手段から得られる
。即ち、クリア・母ルス発生手段は、高速クロックＪ（
ｎ−２ｆ、ｃ）を計数する水平カウンタ２５、このカウ
ンタ２５からの水平周期・母ルスを計数する垂直カウン
タ２６からなシ、垂直カウンタ２６は、２６３個の水平
周期ノ母ルスを計数することでクリアノぜルスを発生す
る。

上記高速クロックＪ（ｎｏ２ｆ、。）の位相は、テープ
側のバーストと同期するように、位相ロックループ回路
２３で保持されている。従って、ビデオ信号Ｊ　（Ｙ−
）−Ｃ）にジッタがあれば、高速クロックＪ（ｎ・２ｆ
、ｃ）も同様にジッタを含む。この結果、ビデオイご号
は、輝度・色度のインターリーブが保たれたままメモリ
１４〜１７に書込まれる。メモＩＪ　Ｊ　４〜１７のブ
ロック選択タイミングについては後述する。

次に、読出しアドレス発生手段について説明すみ−Ｊ出
１了トψレスル１漁μｈ人宜？ｔＶ力ｉ・・カｎ・２ｆ
、。は、第２の位相ロックループ回路３ｏで作られる。

第２の位相ロックループ回路３ｏは、ＶＴＲのドラム基
準信号ＲＥに位相同期して動作する。ドラム基準信号Ｒ
Ｅは、ＶＴＲの回転ヘッド、駆動系から発生されている
。回転ヘッド駆動系には、サークぎ回路が作用しており
、高安定化されているため、ドラム基準信号も安定して
いる。第２の位相ロックループ回路３ｏも、電圧制御発
振器、位相比較器、低域フィルタ等のループから成る。

この第２の位相ロックループ回路３ｏで得られた高速ク
ロックｎ・２ｆ３ｃハ、読出しアドレスカウンタ３１に
供給され、読出しアドレス発生用として用いられる。

読出しアドレスカウンタ３ノは、先の書込みアドレスカ
ウンタ２４と同様に、高速クロックｎ・２ｆ　　によっ
て４５５・ｎクロック間インクリメンｅトされ、これをＮ回繰返し、Ｎ回繰返すと更にインクリ
メントされＩＨ期間分のアドレスをＮ回繰返して発生す
るという動作を続ける。但し、読出シアトレスカウンタ
３ノと書込みアドレス力つＶタ２４とが作用するメモリ
は、同時書込み読出しを防止するために互いに異なるよ
うにタイミングが設定されている。

上記読出アドレスカウンタ３１は、位相同期ル−プ回路
３０からの高速クロックｎ・２ｆ　　を用いＣるクリア・ンルス発生手段からのクリア・リレスによっ
て、クリアされる。即ち、クリアパルス発生手段は、１
″、４．速クロックｎ・２ｆ、ｃを計数する水平カウン
タ１ノ２、このカウンタ２５からの水平周期・９ルスを
計数する垂直カウンタ３３からなり、飛直カウ／り２６
は、２６３個の水平周期・やルスを計数することでクリ
アパルスを発生する。

上記の絖出しアドレスの発生は、極めて安定度の、司い
高速クロックｎ・２ｆ、ｃを用いて行なわれる。

この結果、メモリ１４〜１７から読出されるデータはソ
ノタが除去された正確な周波数で読出される。もちろん
、輝度・色度信号の周波数インターリーブの関係は維持
されたままである。

次に上記メモリ１４〜１７に対するデータ書込み、ｕ℃
出しタイミングについて説明する。

メモリ１４〜ノアのアドレス指定シーケンスは、たとえ
ば第２図に示すようなシーケンスである。

今、メモリ１４〜Ｊ７のアドレスをＡ、Ｂ、Ｃ。

ｏ′ｔ′ｍ別し、アドレスを数字で示して説明すると以
下のようになる。水平周期・ぐルスが到来する如に、メ
モリ１４のアドレスＡＪ、メモリ１５のアドレスＢ７．
メモリ１６のアドレスＣ１，メモリ１７のアドレスＤノ
が順次指定される。つまり、この間は、書込みアドレス
カウンタ２４は、同じ内容の１水平期間分のアドレスデ
ータをＮ（Ｎ＝４）回発生する。

アドレスデータは、スイッチＳ１ノ、Ｓ１２．８１３゜
８１４からなる入力ポートを介して各メモリ１４〜１７
に供給される。次に、今度は、アドレスＡ２゜Ｂ２．Ｃ
２，Ｄ２が順次指定される。この場合も、畜込みアドレ
スカウンタ２４は、１水平期回分のアドレスデータ（前
回とは内容が異なる）を４回繰返して発生する。このよ
うな動作によってメモリ１４〜１７には、データが書込
まれる。従ってスイッチ８１１〜８１４は、第１図の端
子ｂｌ　、ｂ２．ｂ３　。

ｂ４．ｂｌ、ｂ２・・・を順次選択することになる。

一方、読出アドレスカウンタ３１からの絖出しアドレス
もスイッチ８１１〜８１４を介して供給されるが、書込
モードにあるメモリを除くメモリがａ出モードに設定さ
れる。第２図の例では、書込み終了から１．５Ｈ遅れて
読出しモードとなるタイミングチャートを示している。

また、書込んだデータをすぐに洸出すのではなく、図示
例では（１３−１）＝１２ライン遅れて読出す場合の例
を示している。

上記のようにスイッチ８１１〜Ｓ１４は制御されるが、
その制御信号は書込み水平ロータリー回路４０、読出水
平ロータリー回路４１から得られる。

￥１込みロータリー回路４θは、水平カウンタ２５から
の水平周期／４’ルスを利用して、上記スイッチＳ１１
〜Ｓ１４の制御信号を作り、オア回路４３を介してｔｔ
ｔ制御端子に供給する。また畳込みロータリー回路４０
は、★込みアドレスを供給するメモリに対して書込みイ
ネーブル信号を供給することもできる。

一一七−，＋ｉ　＋、Ｉ＋　　１　−？Ｌ／　ＭＬ　ｒ
＋　　　　ｐ　　ＩＩ　　　ｒ８＋　１ａ　　Δ　ＩＨ
素ＸｊＬｆウンタ３２からの水平周期パルスを利用して
上記スイッチ５ｌｌ−８１４に対する制（財）信号を作
り、オア回路４３を介して制御端子に供給する。この場
合、読出し水平ロータリー回路４ノに対しては、書込み
水平ロータリー回路４０から位相情報（ＰＨＡ）が供給
され、同一メモリが同一タイミングで選択されることの
ないように図られている。読出し用のアドレスカウンタ
が接続されたメモリは、対応するデータ側のスイッチＳ
１〜Ｓ２のうちの１つが、・ぐラレル・シリアル変換回
路１８側に切換えられるのは当然である。このための制
御信号も読出し水平ロータリー回路４１から得られる。

以上がビデオ信号の時間軸変動補正処理である。

本回路は、更に着干の制御情報を与えるだけで、フィー
ルドメモリとして機能させることができ、スティール再
生、こま落し再生等の特殊再生を得ることができる。た
とえば、１フィールド分のデータ書込みが終了した時点
で、書込み水平ロータリー回路４０に、書込み禁止用の
制御信号ＣＯＮ　ｌを与えることで、その後は読出しの
みとなる。これによって、データの曹きかえが行なわれ
ないために静止肌用のビデ第１ご号が得られる。即ち、
第３図に示すように期間ＴＩでは、第２図のように読出
し、書込みを行ない、期間Ｔ２では、書込みを禁止し読
出しのみとすることでスティール再生を得ることができ
る。

［発明の効果］以上説明したように、この発明によると、周波敬インタ
ーリーブの関係を損うことなく輝度及び色度の時間軸変
動補正を得ることができ、安定した品質の良い再生画像
を得るのに有効となる。特にダビングに伴う時間軸変動
を低減するのに有効である。また、特殊再生にも有効に
利用できる回路である。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は第
１図の回路動作を説明するのに示したシーケンス説明図
、第３図も第１図の回路の使用例を説明するのに示した
シーケンス説明図である。１　、ｊ〜１７・・・メモリ、２３．３０・・・位相同
期ルー　ｆ　回ｆ、、２４・・舊込みアドレスカラ７り
、２５゜３２・・・水平カウンタ、２６　、、？　３・
・・垂直カウンタ、３ノ・・・読出しアドレスカウンタ
、４ｏ・・・書込み水平ロータリー回路、４ノ・・・抗
出し水平ロータリー回路。

Claims

【特許請求の範囲】

（１）Ｎブロックに区分されデジタルビデオ信号の１フ
ィールド分の記憶容量を有したメモリ装置と、前記各ブロックのメモリ部の各々に対して、記録媒体か
らの前記デジタルビデオ信号の供給路と前記メモリ部か
らの読出しデータ取出し路とを選択的に形成する第１の
スイッチ回路と、同じく各ブロックのメモリ部の各々に対して、書込みア
ドレスの供給路と読出しアドレスの供給路とを選択的に
形成する第２のスイッチ回路と、前記書込みアドレスを
発生するために、前記記録媒体側のビデオ信号に含まれ
た同期信号に位相同期させて発生した第１の高速クロッ
クを用いる書込みアドレス発生手段と、前記読出しアドレスを発生するために、前記記録媒体の
記録信号再生用回転体の基準信号に同期させて発生した
第２の高速クロックを用いる読出しアドレス発生手段と
、前記第２のスイッチ回路を制御し前記各ブロックのメモ
リ部に１水平期間毎に順次書込アドレスを導入させる書
込みタイミング制御手段と、前記第１、第２のスイッチ
回路を制御し、書込み状態の該メモリ部とは異なるメモ
リ部に１水平期間毎に順次読出しアドレスを導入させ、
また読出し状態にあるメモリ部からの読出しデータの前
記読出しデータ取出し路を形成させる読出しタイミング
制御手段とを具備したことを特徴とするメモリ制御回路
。
（２）前記書込みタイミング制御手段は、その動作の停
止機能を有することを特徴とする特許請求の範囲第１項
記載のメモリ制御回路。