JP2751160B2 - Gyrator delay device - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、微分位相差を少なくしたジャイレータ遅延
装置に関するものである。 従来の技術 近年、民生用ICにおいては周辺部品の低減による低コ
スト化のためにフィルター内蔵のICが多く使われる様に
なり、それにともなって、信号処理時間をコントロール
する遅延回路が必要となり、遅延回路も同様にIC内に多
く使われる様になってきた。 遅延回路はジャイレータ回路により構成されるが、遅
延時間と周波数特性に応じた段数及び各段の周波数特性
が必要に応じて設計されている。通常、ジャイレータ回
路の遅延時間は１段当り数十ｎ秒〜百数十ｎ秒であるた
め、多段のジャイレータ回路を縦続接続して遅延回路を
構成している。 従来の２段構成の遅延回路の例を第４図に示して説明
する。 第４図Ａは遅延回路101,103を２個直列に接続するこ
とにより長い遅延時間を有するようにした遅延回路の構
成を示すブロック図である。第４図Ｂは第４図Ａに示す
遅延回路の実際の回路図を示す。ここで、１〜３は電
源、４〜6,9〜20は抵抗、7,8,21〜37はトランジスタ、3
8は入力信号、39,40はコンデンサである。９〜37,39,40
の素子で遅延回路が構成され、４〜８の素子により遅延
回路へのバイアスがなされている。 次に、動作説明のため第４図の交流信号についての評
価回路を第５図に示す。第５図中の番号は第４図との対
応させるため、同じ動作をする素子の番号は同一にして
いる。第５図に示す様な電流i₁,i₂,i₃が流れると、回路
方程式は次の式で表わされる。 （１），（２），（３） 従って４を代入すると伝達関数は 今、になる条件において（６）式は次の如くなる。 （７）式より、この伝達関数は全周波数に対して大き
さが一定で位相のみ変化する。又、群遅延特性が周波数
に対してほぼ一定となるため、遅延回路して利用するこ
とができる。そして、コンデンサ，抵抗のバラツキを補
償するため、コンデンサC₁,C₂には接合容量を用いて、
制御電圧（第４図）によりその容量値を制御するように
している。 発明が解決しようとする問題点 ところが、このような回路では、第６図に示すような
コンポジットビデオ信号が入力された時には高周波信号
である色信号キャリアに時間差を生じるため、DP（微分
位相）に差が出るという問題がある。以下第６図により
説明する。第６図に示す信号では時間T₁において電源２
の電圧との差がV₁であり、このときのコンデンサ容量を
C_T1,時間T₂における電位差はV₂であり、このときのコン
デンサ容量をC_T2とすると、C_T1,C_T2の大きさが異なるた
め、遅延時間は異なってくる。従って、T₁,T₂において
同位相の信号キャリアであっても、出力としては異なる
位相となる。これが第４図Ａに示すように、２段以上に
なるとさらにそのその位相差すなわちDPが大きくなると
いう欠点を有している。この様子を第６図に示す。この
実測値より、DPが約25度あることがわかる。 本発明はかかる点に鑑みてなされたもので、DPの非常
に少ないジャイレータ遅延装置を提供することを目的と
している。 問題点を解決するための手段 本発明は、上記問題点を解決するため、第１のジャイ
レータ遅延回路と第２のジャイレータ遅延回路を反転回
路を介して縦続接続し、かつ、各ジャイレータ遅延回路
の制御電圧に対し、信号電圧が同極性側に来るように構
成している。 作用 本発明は、上記した構成により、第１のジャイレータ
遅延回路で制御電圧との信号との間の電位差が大きい
（小さい）場合には逆に第２のジャイレータ遅延回路で
制御電圧との信号との間の電位差を小さく（大きく）す
ることができ、全体として信号レベルによる信号遅延時
間の違いをキャンセルすることができるため、あらゆる
レベルの入力信号に対して時間差をなくすることができ
DPを非常に小さくすることができる。 実施例 第１図は本発明のジャイレータ遅延装置の一実施例を
示すブロック図である。第１図において、101は第１の
ジャイレータ遅延回路、102は反転回路、103は第２のジ
ャイレータ遅延回路で、これらを縦続接続している。 ジャイレータ遅延回路101,103の実際の回路は第４図
Ｂで構成される。 この様な回路においては第２図に信号レベルの図を示
すようにDPが少ない。第１図の第１のジャイレータ遅延
回路101の入力コンポジットビデオ信号を実線V_T1で、第
２のジャイレータ遅延回路103の入力コンポジット信号
を破線V_T2で示す。説明しやすくするため、同時信号の
時間を基準にして示している。また、コンデンサバイア
ス電圧は、各ジャイレータ遅延回路101,103の電圧制御
容量に印加する第４図Ｂの電源２からの直流電圧を示
す。信号V_T1の点Ａにおけるコンデンサバイアス電圧と
の差電圧はV₁であり、また、点Ｂにおける差電圧はV₂で
ある。また、信号V_T2の点Ａにおける差電圧はV₂であ
り、点Ｂにおけ差電圧V₁である。すなわち、点Ａにおい
て全体としての信号遅延はV₁の差電圧におけるC₁,C
₂（第４図）により決定される遅延時間τ_１とV₂の差電
圧におけるC₁,C₂により決定される遅延時間τ_２の和と
なる。一方、点ＢにおいてはV₂の差電圧におけるC₁,C₂
により決定される遅延時間τ_２とV₁の差電圧における
C₁,C₂により決定される遅延時間τ_１の和となる。すな
わち点A,点Ｂにおける遅延時間はどちらも（τ_１＋
τ_２）となり、等しくなる。従って、入力されるコンポ
ジット信号に高周波信号（クロマ信号）が含まれている
場合でも点Ａと点Ｂにおける位相差はなくなり、DP差は
なくなる。この様子を実測した結果を第３図に示す。こ
の図よりDPは約４度であることが解り、従来に比して大
幅に改善されている。 さらに、上述の回路において、電圧制御容量に印加さ
れる制御電圧と、第1,第２のジャイレート遅延回路に入
力される信号のそれぞれの平均電圧との差を等しくすれ
ば、全体として遅延時間の差を平均的に無くすることが
でき、DPを少なくすることができる。 また、上記実施例ではジャイレータ遅延回路を２個使
用する場合についてのみ説明したが、さらに回路数を多
くして、第１のジャイレータ遅延回路をＮ個、第２のジ
ャイレータ遅延回路をＮ−１個、Ｎ個又はＮ＋１個使用
し、それらをＮ個以下の反転回路を介して縦続接続すれ
ばさらに遅延時間の長い遅延装置にすることができる。
この場合、正信号が入力されるジャイレータ遅延回路の
数と反転信号が入力されるジャイレータ遅延回路の数の
差を１以下にすることにより最小のDP特性を得ることが
出来る。 発明の効果 以上のように、本発明によれば、第1,第２のジャイレ
ータ遅延回路における制御電圧と信号とのレベル差によ
って生じる時間を全てのレベルの信号に対して等しくす
ることができ、DP（微分位相）のきわめて少ないジャイ
レータ遅延装置を半導体集積回路で構成することができ
て、実用的にきわめて有用である。Description: TECHNICAL FIELD The present invention relates to a gyrator delay device with a reduced differential phase difference. 2. Description of the Related Art In recent years, in consumer ICs, ICs with built-in filters have been widely used in order to reduce costs by reducing peripheral components, and accordingly, a delay circuit for controlling signal processing time is required, and delay Circuits have also become more common in ICs. The delay circuit is composed of a gyrator circuit, and the number of stages according to the delay time and the frequency characteristics and the frequency characteristics of each stage are designed as required. Usually, the delay time of a gyrator circuit is several tens nsec to one hundred and several tens nsec per stage, so that a multistage gyrator circuit is cascaded to constitute a delay circuit. An example of a conventional two-stage delay circuit will be described with reference to FIG. FIG. 4A is a block diagram showing a configuration of a delay circuit having a long delay time by connecting two delay circuits 101 and 103 in series. FIG. 4B shows an actual circuit diagram of the delay circuit shown in FIG. 4A. Here, 1-3 are power supplies, 4-6, 9-20 are resistors, 7,8,21-37 are transistors, 3
8 is an input signal, and 39 and 40 are capacitors. 9-37,39,40
Elements constitute a delay circuit, and 4 to 8 elements bias the delay circuit. Next, an evaluation circuit for an AC signal shown in FIG. 4 is shown in FIG. 5 for explanation of the operation. The numbers in FIG. 5 correspond to those in FIG. 4, and the numbers of the elements performing the same operation are the same. When currents i ₁ , i ₂ , i ₃ as shown in FIG. 5 flow, the circuit equation is expressed by the following equation. (1), (2), (3) Therefore, substituting 4 gives the transfer function now, Equation (6) becomes as follows under the condition that From equation (7), this transfer function has a constant magnitude for all frequencies and changes only in phase. Further, since the group delay characteristic becomes substantially constant with respect to the frequency, it can be used as a delay circuit. Then, in order to compensate for the variation of the capacitor and the resistance, the junction capacitance is used for the capacitors C ₁ and C ₂ ,
The capacitance value is controlled by a control voltage (FIG. 4). Problems to be Solved by the Invention However, in such a circuit, when a composite video signal as shown in FIG. 6 is inputted, a time difference occurs in a color signal carrier which is a high frequency signal, so that the DP (differential phase) is changed. There is a problem that there is a difference. This will be described below with reference to FIG. Sixth power supply 2 at time T ₁ in the signal shown in FIG.
The difference between the voltage is the V _1, the capacitance of the time
The potential difference at C _T1 and time T ₂ is V _{2. If the} capacitance of the capacitor at this time is C _T2 , the delay time differs because the magnitudes of C _T1 and C _T2 are different. Therefore, even if the signal carriers have the same phase at T ₁ and T ₂ , the output has a different phase. As shown in FIG. 4A, when the number of stages is two or more, there is a disadvantage that the phase difference, that is, DP, further increases. This is shown in FIG. This measured value indicates that the DP is about 25 degrees. The present invention has been made in view of the above, and has as its object to provide a gyrator delay device having a very small DP. Means for Solving the Problems In order to solve the above problems, the present invention cascade-connects a first gyrator delay circuit and a second gyrator delay circuit via an inverting circuit, and The signal voltage is configured to be on the same polarity side with respect to the control voltage. Effect of the Invention According to the above configuration, when the potential difference between the control voltage and the signal in the first gyrator delay circuit is large (small), the signal of the control voltage in the second gyrator delay circuit is reversed. The potential difference between the signals can be reduced (increased), and the difference in signal delay time due to the signal level as a whole can be canceled, so that the time difference can be eliminated for input signals of all levels.
DP can be very small. Embodiment FIG. 1 is a block diagram showing an embodiment of a gyrator delay device according to the present invention. In FIG. 1, 101 is a first gyrator delay circuit, 102 is an inverting circuit, and 103 is a second gyrator delay circuit, which is cascaded. The actual circuits of the gyrator delay circuits 101 and 103 are configured as shown in FIG. 4B. In such a circuit, the DP is small as shown in the signal level diagram in FIG. The input composite video signal of the first gyrator delay circuit 101 in FIG. 1 is indicated by a solid line V _T1 , and the input composite signal of the second gyrator delay circuit 103 is indicated by a broken line V _T2 . For ease of explanation, the time is shown based on the time of the simultaneous signal. The capacitor bias voltage indicates a DC voltage from the power supply 2 in FIG. 4B applied to the voltage control capacitors of the gyrator delay circuits 101 and 103. The difference voltage between the signal V _T1 and the capacitor bias voltage at the point A is V ₁ , and the difference voltage at the point B is V ₂ . Further, the differential voltage at the point A of the signal V _T2 is V _2, which is put difference voltages V ₁ at point B. That, C ₁ in the overall signal delay difference voltage V ₁ of the at point A, C
₂ (FIG. 4) is the sum of the delay time τ ₂ determined by C ₁ and C ₂ in the difference voltage between V ₂ and the delay time τ ₁ determined by FIG. Meanwhile, C ₁ in the differential voltage V ₂ at the point B, C ₂
At the difference between the delay time τ ₂ and V ₁ determined by
It is the sum of the delay times τ ₁ determined by C ₁ and C ₂ . That is, the delay times at points A and B are both (τ ₁ +
τ ₂ ), which are equal. Therefore, even when a high frequency signal (chroma signal) is included in the input composite signal, the phase difference between the points A and B disappears, and the DP difference disappears. FIG. 3 shows the result of actual measurement of this state. From this figure, it can be seen that the DP is about 4 degrees, which is a great improvement over the past. Further, in the above-described circuit, if the difference between the control voltage applied to the voltage control capacitor and the average voltage of each of the signals input to the first and second gyrate delay circuits is made equal, the delay time as a whole is Can be eliminated on average, and the DP can be reduced. In the above embodiment, only the case where two gyrator delay circuits are used has been described. However, the number of circuits is further increased, and N first gyrator delay circuits and N-1 second gyrator delay circuits are used. , N or N + 1, and connecting them in cascade through N or less inverting circuits, a delay device with a longer delay time can be obtained.
In this case, the minimum DP characteristic can be obtained by setting the difference between the number of gyrator delay circuits to which the positive signal is input and the number of gyrator delay circuits to which the inverted signal is input to 1 or less. Effect of the Invention As described above, according to the present invention, the time generated by the level difference between the control voltage and the signal in the first and second gyrator delay circuits can be made equal for all the signal levels, A gyrator delay device having a very small DP (differential phase) can be constituted by a semiconductor integrated circuit, and is extremely useful in practice.

【図面の簡単な説明】 第１図は本発明の一実施例におけるジャイレータ遅延装
置のブロック図、第２図は第１図におけるビデオ信号レ
ベルを示す波形図、第３図は第１図の回路入力に第２図
に示す信号を入力した時の出力信号のDPの示す特性図、
第４図は従来例の遅延回路のブロック図と回路図、第５
図は第４図の回路の等価回路図、第６図は第４図に入力
されるビデオ信号レベルを示す波形図、第７図は第４図
の回路の入力に第６図の信号を入力した時の出力信号の
DPを示す特性図である。 101,103……ジャイレータ遅延回路、 102……反転回路。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram of a gyrator delay device according to an embodiment of the present invention, FIG. 2 is a waveform diagram showing video signal levels in FIG. 1, and FIG. 3 is a circuit in FIG. Characteristic diagram showing the DP of the output signal when the signal shown in FIG. 2 is input to the input;
FIG. 4 is a block diagram and a circuit diagram of a conventional delay circuit, and FIG.
FIG. 6 is an equivalent circuit diagram of the circuit of FIG. 4, FIG. 6 is a waveform diagram showing the level of the video signal input to FIG. 4, and FIG. 7 is the input of the signal of FIG. Of the output signal when
FIG. 4 is a characteristic diagram showing DP. 101,103: gyrator delay circuit, 102: inverting circuit.

Claims (1)

(57)【特許請求の範囲】 １．第１の電圧制御容量を有する第１のジャイレータ遅
延回路と、第２の電圧制御容量を有する第２のジャイレ
ータ遅延回路及び第１の反転回路とを備え、 前記第１のジャイレータ遅延回路の出力信号を前記反転
回路を介して前記第２のジャイレータ遅延回路に接続す
ることによって、前記第１のジャイレータ遅延回路内に
おいて前記第１の電圧制御容量の一方に制御電圧が、該
容量の他方に信号電圧が入力され、前記第２のジャイレ
ータ遅延回路において第２の電圧制御容量の一方に前記
制御電圧が、該容量の他方に前記反転回路により反転さ
れた前記信号電圧が印加されるようにして、前記第１の
ジャイレータ遅延回路における前記入力信号電圧と前記
制御電圧との第１の差電圧と、前記第２のジャイレータ
遅延回路における前記反転入力信号電圧と前記制御電圧
との第２の差電圧との和の電圧が一定となるように設定
し、前記第１の差電圧に対応する遅延時間と前記第２の
差電圧に対応する遅延時間との和を一定に保持すること
により、前記制御電圧と入力信号電圧との差電圧の大小
に関係なく入力信号の遅延時間が一定になるようにした
ことを特徴とするジャイレータ遅延装置。 ２．第１のジャイレータ遅延回路における電圧制御容量
に印加される制御電圧と平均入力信号電圧との第１の差
電圧と第２のジャイレータ遅延回路における電圧制御容
量に印加される制御電圧と平均入力信号電圧との第２の
差電圧を等しくしたことを特徴とする特許請求の範囲第
１項記載のジャイレータ遅延装置。 ３．正極性信号が入力されるＮ個の第１のジャイレータ
遅延回路と、負極性信号が入力されるＭ個の第２のジャ
イレータ遅延回路と、Ｎ個以下の反転回路とを備え、 前記第１のジャイレータ遅延回路と前記第２のジャイレ
ータ遅延回路の間に前記Ｎ個以下の反転回路を挿入配設
し、前記第１のジャイレータ遅延回路の個数Ｎと前記第
２のジャイレータ遅延回路の個数Ｍの差が|M−N|≦１で
あることを特徴とする特許請求の範囲第１項又は第２項
記載のジャイレータ遅延回路。(57) [Claims] An output signal of the first gyrator delay circuit, comprising: a first gyrator delay circuit having a first voltage control capacitor; a second gyrator delay circuit having a second voltage control capacitor; and a first inverting circuit. Is connected to the second gyrator delay circuit via the inverting circuit, so that a control voltage is applied to one of the first voltage control capacitors and a signal voltage is applied to the other of the first voltage control capacitors in the first gyrator delay circuit. And the control voltage is applied to one of the second voltage control capacitors in the second gyrator delay circuit, and the signal voltage inverted by the inverting circuit is applied to the other of the capacitors, A first difference voltage between the input signal voltage and the control voltage in the first gyrator delay circuit, and the inverted input signal in the second gyrator delay circuit. A delay time corresponding to the first difference voltage and a delay time corresponding to the second difference voltage are set so that the sum of the sum of the control voltage and the second difference voltage is constant. The delay of the input signal is kept constant irrespective of the magnitude of the difference voltage between the control voltage and the input signal voltage by keeping the sum of the gyrator delay device and the input signal voltage constant. 2. A first difference voltage between the control voltage applied to the voltage control capacitor in the first gyrator delay circuit and the average input signal voltage, a control voltage applied to the voltage control capacitor in the second gyrator delay circuit, and the average input signal voltage 2. The gyrator delay device according to claim 1, wherein the second difference voltage between the gyrator and the second signal is equal. 3. A first gyrator delay circuit to which a positive polarity signal is inputted, M second gyrator delay circuits to which a negative polarity signal is inputted, and N or less inverting circuits; The N or less inverting circuits are inserted between the gyrator delay circuit and the second gyrator delay circuit, and the difference between the number N of the first gyrator delay circuits and the number M of the second gyrator delay circuits is provided. 3. The gyrator delay circuit according to claim 1, wherein | M−N | ≦ 1.