JPH03181219A - Low amplitude clock input circuit - Google Patents

Abstract

PURPOSE:To attain the working to the low amplitude clock of an optional DC level by connecting one of both inputs of a comparator to a DC constant voltage source and the other input to the same voltage source via a resistance, and applying a low amplitude clock signal to the latter input via a capacitor. CONSTITUTION:The base potential of a transistor TR 5 forming a comparator is fixed at a constant voltage level VSH via a voltage source 7. The base of another TR 4 is connected to the source 7 via a resistance 8 and steadily kept at a DC voltage level VSH. If the low amplitude clock of an optional DC voltage level is inputted to a clock input terminal 10 under such a condition, the difference between the DC component of the input clock and the potential of the source 7 is supplied to both ends of a capacitor 9. Therefore, a signal containing the AC component of a clock signal input superposed on the voltage of the source 7 is supplied to the base of the TR 4.

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタル回路において、入力範囲が広く素子
数の少ない低振幅クロック入力回路に関するものである
。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a low amplitude clock input circuit with a wide input range and a small number of elements in digital circuits.

従来の技術 近年、電子機器のディジタル化が進むと共に、アナログ
回路へのディジタル回路のノイズの影響を低減すること
が必要になってきた。そのためにディジタル回路へのク
ロック信号を低振幅の正弦波信号とする場合がある。BACKGROUND OF THE INVENTION In recent years, as electronic equipment has become increasingly digitalized, it has become necessary to reduce the influence of digital circuit noise on analog circuits. For this reason, the clock signal to the digital circuit may be a low-amplitude sine wave signal.

以下、従来の低振幅クロック入力回路について第２図を
参照しながら説明する。第２図は従来の低振幅クロック
入力回路の構成図の一例であり、１は電源端子、２，３
は抵抗、４，５はトランジスタ、６は電流源、１０はク
ロック入力端子、１１はバッファアンプ、１２はコンデ
ンサである。A conventional low amplitude clock input circuit will be described below with reference to FIG. Figure 2 is an example of a configuration diagram of a conventional low amplitude clock input circuit, where 1 is a power supply terminal, 2, 3
1 is a resistor, 4 and 5 are transistors, 6 is a current source, 10 is a clock input terminal, 11 is a buffer amplifier, and 12 is a capacitor.

以上のように構成された従来の低振幅クロック入力回路
について、以下その動作を説明する。The operation of the conventional low amplitude clock input circuit configured as described above will be described below.

まず、クロック入力端子１０に任意の直流電圧レベルに
低振幅の交流信号（例えば正弦波信号）を重畳したクロ
ック信号を印加するとその信号はトランジスタ４のベー
スとバッファアンプ１１の入力端子に伝えられる。その
時バッファアンプ１１の出力端子はクロック入力端子１
０に印加された信号がコンデンサ１２で平滑されて入力
信号の平均電圧レベルすなわち直流電圧レベルになる。First, when a clock signal in which a low-amplitude AC signal (for example, a sine wave signal) is superimposed on an arbitrary DC voltage level is applied to the clock input terminal 10, the signal is transmitted to the base of the transistor 4 and the input terminal of the buffer amplifier 11. At that time, the output terminal of the buffer amplifier 11 is the clock input terminal 1.
The signal applied to 0 is smoothed by the capacitor 12 and becomes the average voltage level of the input signal, that is, the DC voltage level.

例えば第３図に示すようにクロック入力端子１０に１．
５Ｖ〜２．５Ｖの範囲で振動する正弦波信号１３を印加
した時、バッファアンブエ１の出力電圧は２ｖの直流電
圧１４となる。そしてトランジスタ５のベース電位はク
ロック入力信号の平均電圧に固定される。従って抵抗２
，３とトランジスタ４．５で構成されるコンパレータの
入力は直流電圧とその直流電圧を中心に振動する交流信
号電圧となる。そしてコンパレータはクロック入力端子
１０に印加された信号と同じ周期で振動しその出力はク
ロック信号とする事ができる。For example, as shown in FIG. 3, 1.
When a sine wave signal 13 vibrating in the range of 5V to 2.5V is applied, the output voltage of the buffer amplifier 1 becomes a DC voltage 14 of 2V. The base potential of transistor 5 is then fixed to the average voltage of the clock input signal. Therefore resistance 2
, 3 and transistors 4.5, the inputs are a DC voltage and an AC signal voltage that oscillates around the DC voltage. The comparator oscillates with the same frequency as the signal applied to the clock input terminal 10, and its output can be used as a clock signal.

以上の動作で任意の直流レベルを持つ低振幅クロック信
号を大振幅のクロック信号に変換する。The above operation converts a low-amplitude clock signal having an arbitrary DC level into a large-amplitude clock signal.

発明が解決しようとする課題 しかしながら、上記の従来の構成では、クロック入力端
子に印加する事のできる信号の最低電圧は、バッファア
ンプ１１の入力電圧範囲の最低電圧より高くなければ・
ならず、また、抵抗２．３とトランジスタ４，５と電流
源６で構成されるコンパレータの最低入力電圧（通常Ｉ
Ｖ以上）よりも高くなり、クロック入力信号の入力電圧
範囲が制限されるという問題があった。さらにバッファ
アンプ１１が必要なために、回路の構成素子数が多いと
いう問題があった。Problems to be Solved by the Invention However, in the above conventional configuration, the lowest voltage of the signal that can be applied to the clock input terminal must be higher than the lowest voltage in the input voltage range of the buffer amplifier 11.
In addition, the lowest input voltage of the comparator (usually I
There is a problem in that the input voltage range of the clock input signal is limited. Furthermore, since the buffer amplifier 11 is required, there is a problem in that the number of circuit elements is large.

本発明は、上記従来の問題点を解決するもので、クロッ
ク入力信号の入力電圧範囲が広く、構成素子数の少ない
低振幅クロック入力回路を提供する事を目的とする。The present invention solves the above-mentioned conventional problems, and aims to provide a low-amplitude clock input circuit with a wide input voltage range of a clock input signal and a small number of constituent elements.

課題を解決するための手段 上記の目的を達成するために、本発明の低振幅クロック
入力回路は、コンパレータ入力の一方に直流電圧源を接
続し、もう一方の入力は抵抗を介して同じ直流電圧源に
接続し、そこにコンデンサを介して低振幅クロック信号
を印加するという構成を有している。Means for Solving the Problems In order to achieve the above object, the low amplitude clock input circuit of the present invention connects a DC voltage source to one of the comparator inputs, and connects the other input to the same DC voltage through a resistor. It has a configuration in which it is connected to a power supply and a low amplitude clock signal is applied thereto via a capacitor.

作用 この構成によって、コンパレータの動作点を最適点に固
定し、その直流電圧に低振幅クロック入力信号の交流成
分のみを重畳する事で、コンパレータの入力電圧範囲に
よって入力信号の入力電圧範囲が制限されず、任意の直
流電圧レベルのクロック信号を入力する事ができる。ま
た、バッファアンプを必要としないため回路の素子数は
少ない。Effect: With this configuration, the operating point of the comparator is fixed at the optimum point, and only the AC component of the low-amplitude clock input signal is superimposed on the DC voltage, so that the input voltage range of the input signal is limited by the input voltage range of the comparator. First, a clock signal of any DC voltage level can be input. Furthermore, since no buffer amplifier is required, the number of circuit elements is small.

実施例 以下、本発明の一実施例について、第１図を参照しなが
ら説明する。第１図は本発明の実施例における低振幅ク
ロック入力回路の構成を示すものである。第１図におい
て、第２図と同一の番号は同一部分を示し、その説明は
省略する。７は電圧源、８は抵抗、９はコンデンサであ
る。EXAMPLE Hereinafter, an example of the present invention will be described with reference to FIG. FIG. 1 shows the configuration of a low amplitude clock input circuit in an embodiment of the present invention. In FIG. 1, the same numbers as in FIG. 2 indicate the same parts, and the explanation thereof will be omitted. 7 is a voltage source, 8 is a resistor, and 9 is a capacitor.

以上のように構成された低振幅クロック入力回路につい
て、以下その動作を説明する。The operation of the low amplitude clock input circuit configured as above will be described below.

まず、コンパレータを構成するトランジスタ５のベース
電位は電圧源７によって一定電圧（ＶＳＨ）に固定され
る。一方、コンパレータを構成するもう一つのトランジ
スタ４のベースは抵抗８を介して電圧源７に接続されて
おり、定常的にはやはり直流電圧（Ｖｓ＋ｔ）になって
いる。この時クロック入力端子１０に任意の直流電圧レ
ベルを持つ低振幅クロックが入力されると、その直流成
分と電圧源７の電位差がコンデンサ９の両端にかかる。First, the base potential of the transistor 5 constituting the comparator is fixed to a constant voltage (VSH) by the voltage source 7. On the other hand, the base of another transistor 4 constituting the comparator is connected to a voltage source 7 via a resistor 8, and is normally at a DC voltage (Vs+t). At this time, when a low amplitude clock having an arbitrary DC voltage level is input to the clock input terminal 10, a potential difference between the DC component and the voltage source 7 is applied to both ends of the capacitor 9.

従ってトランジスタ４のベースには電圧源７の電圧にク
ロック信号入力の交流成分が重畳された信号が加わる事
になる。例えば第４図に示すように、クロック入力信号
がＯＶを中心とする正弦波１５で、電圧源７の電圧が２
Ｖ（１８）であったとき、コンデンサの両端電圧は２ｖ
となり、トランジスタ４のベースの信号は２ｖを中心と
する正弦波信号１７となる。従って抵抗２，３とトラン
ジスタ４，５、電流源６とで構成されるコンパレータの
入力は電圧源７の直流電圧と、その電圧を中心に振動す
る交流電圧となり、コンパレータの出力電圧は入力低振
幅クロックと同一周期で振動する。Therefore, a signal in which the AC component of the clock signal input is superimposed on the voltage of the voltage source 7 is applied to the base of the transistor 4. For example, as shown in FIG. 4, when the clock input signal is a sine wave 15 centered at OV, the voltage of the voltage source 7 is 2.
V(18), the voltage across the capacitor is 2v
Therefore, the signal at the base of the transistor 4 becomes a sine wave signal 17 centered at 2V. Therefore, the input of the comparator consisting of resistors 2 and 3, transistors 4 and 5, and current source 6 is the DC voltage of voltage source 7 and an AC voltage that oscillates around that voltage, and the output voltage of the comparator is It vibrates at the same frequency as the clock.

このときコンパレータの動作点は電圧源７によって最適
点に設定されており、入力クロック信号はコンデンサ９
で直流成分を除去されてコンパレータ入力に加えられる
ので入力クロック信号の直流電圧レベルには制限はなく
、どんな値でも良い。At this time, the operating point of the comparator is set to the optimum point by the voltage source 7, and the input clock signal is set to the optimum point by the voltage source 7.
Since the DC component is removed and added to the comparator input, there is no limit to the DC voltage level of the input clock signal, and any value may be used.

なお、コンデンサ９と抵抗８の値の積で与えられる回路
の時定数は入力クロック信号の周期より大きい値に設定
する事が必要である。Note that the time constant of the circuit given by the product of the values of the capacitor 9 and the resistor 8 must be set to a value larger than the period of the input clock signal.

以上のように本実施例によれば、コンパレータ入力の一
方に直流電圧源を接続し、もう一方の入力は抵抗を介し
て同し直流電圧源に接続し、そこにコンデンサを介して
低振幅クロック信号を印加するという構成により、任意
の直流レベルの低振幅クロックを入力信号とする事がで
きる。As described above, according to this embodiment, a DC voltage source is connected to one of the comparator inputs, the other input is connected to the same DC voltage source via a resistor, and a low amplitude clock is connected to the input via a capacitor. By applying a signal, a low-amplitude clock with an arbitrary DC level can be used as an input signal.

発明の効果 本発明は、コンパレータ入力の一方に直流電圧源を接続
し、もう一方の入力は抵抗を介して同じ直流電圧源に接
続し、そこにコンデンサを介して低振幅クロック信号を
印加するという構成にする事により、任意の直流レベル
の低振幅クロックに対して動作し、構成素子数の少ない
優れた低振幅クロック入力回路を実現できるものである
。Effects of the Invention The present invention connects a DC voltage source to one of the comparator inputs, connects the other input to the same DC voltage source via a resistor, and applies a low amplitude clock signal thereto via a capacitor. With this configuration, it is possible to realize an excellent low-amplitude clock input circuit that operates with a low-amplitude clock of an arbitrary DC level and has a small number of constituent elements.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例における低振幅クロック入力
回路の構成図、第２図は従来の低振幅は第１図の各点の
信号の一例を示す図である。 １・・・・・・電源端子、２，３．８・・・・・・抵抗
、４．５・・・・・・トランジスタ、６・・・・・・電
流源、７・・・・・・電圧源、９，１２・・・・・・コ
ンデンサ、１０・・・・・・クロック入力端子、１１・
・・・・・バッファアンプ、１３．１５・・・・クロッ
ク入力信号、１４．１６・・・直流電圧レベ／ｌ／、１
７・・・・・・コンパレータ入力電圧、１８・・・・・
・電圧源電圧レベル。FIG. 1 is a block diagram of a low-amplitude clock input circuit according to an embodiment of the present invention, and FIG. 2 is a diagram showing an example of a conventional low-amplitude signal at each point in FIG. 1. 1...Power terminal, 2, 3.8...Resistor, 4.5...Transistor, 6...Current source, 7...・Voltage source, 9, 12... Capacitor, 10... Clock input terminal, 11...
...Buffer amplifier, 13.15...Clock input signal, 14.16...DC voltage level /l/, 1
7...Comparator input voltage, 18...
・Voltage source voltage level.

Claims (1)

【特許請求の範囲】[Claims] 一端がクロック入力端子に結合されたコンデンサと、ベ
ースが前記コンデンサの他端に結合されコレクタが第一
の抵抗を介して電源端子に結合された第一のトランジス
タと、一端が前記第一のトランジスタのベースに結合さ
れた第二の抵抗と、ベースが前記第二の抵抗の他端と電
圧源に結合されコレクタが第三の抵抗を介して前記電源
端子に結合され、さらに、エミッタが前記第一のトラン
ジスタのエミッタと結合された第二のトランジスタを有
する低振幅クロック入力回路。a capacitor having one end coupled to a clock input terminal; a first transistor having a base coupled to the other end of the capacitor and a collector coupled to a power supply terminal via a first resistor; a second resistor coupled to the base of the second resistor, the base coupled to the other end of the second resistor and a voltage source, the collector coupled to the power supply terminal via a third resistor; A low amplitude clock input circuit having a second transistor coupled to the emitter of one transistor.