JP2746083B2 - D/a変換回路 - Google Patents
D/a変換回路Info
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- JP2746083B2 JP2746083B2 JP5292626A JP29262693A JP2746083B2 JP 2746083 B2 JP2746083 B2 JP 2746083B2 JP 5292626 A JP5292626 A JP 5292626A JP 29262693 A JP29262693 A JP 29262693A JP 2746083 B2 JP2746083 B2 JP 2746083B2
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Description
【0001】
【産業上の利用分野】本発明はD/A(ディジタル/ア
ナログ)変換回路に関し、特に線形動作領域と飽和動作
領域とを有するD/A変換回路に関する。
ナログ)変換回路に関し、特に線形動作領域と飽和動作
領域とを有するD/A変換回路に関する。
【0002】
【従来の技術】入力されたディジタルデータの数値をア
ナログデータに変換した結果に線形領域と飽和領域とが
存在するD/A変換回路が知られている。このD/A変
換回路は、図2に示されているように、入力ディジタル
データの数値に比例したアナログ電圧を出力する線形動
作領域と、入力ディジタルデータの数値に関係なく一定
レベルの正電圧又は負電圧を出力する飽和動作領域とか
らなる変換特性を有するのである。すなわち、「000
…0」を中心としたある範囲の値のディジタルデータが
入力された場合は、D/A変換を行うように動作する。
一方、その範囲以外の値のディジタルデータが入力され
た場合は、正電圧に飽和した最大のアナログ電圧又は負
電圧に飽和した最大のアナログ電圧を出力するように動
作するのである。
ナログデータに変換した結果に線形領域と飽和領域とが
存在するD/A変換回路が知られている。このD/A変
換回路は、図2に示されているように、入力ディジタル
データの数値に比例したアナログ電圧を出力する線形動
作領域と、入力ディジタルデータの数値に関係なく一定
レベルの正電圧又は負電圧を出力する飽和動作領域とか
らなる変換特性を有するのである。すなわち、「000
…0」を中心としたある範囲の値のディジタルデータが
入力された場合は、D/A変換を行うように動作する。
一方、その範囲以外の値のディジタルデータが入力され
た場合は、正電圧に飽和した最大のアナログ電圧又は負
電圧に飽和した最大のアナログ電圧を出力するように動
作するのである。
【0003】なお、入力ディジタルデータの最上位ビッ
ト(MSB)は符号ビットであり、「0」のとき正の
数、「1」のとき負の数であることを示す。つまり、
「111…1」は+11…1を示し、「011…1」は
−11…1を示している。
ト(MSB)は符号ビットであり、「0」のとき正の
数、「1」のとき負の数であることを示す。つまり、
「111…1」は+11…1を示し、「011…1」は
−11…1を示している。
【0004】このD/A変換回路は主としてサーボ機構
の位置制御に用いられる。例えば、人工衛星に搭載され
るカメラに走査ミラーを設け、このミラーを回転駆動し
て地表を撮像する場合に、そのミラーの回転角度を正し
く制御する必要がある。この回転角度を制御する場合に
おいて、目標の位置(基準位置)と実際の位置(検出し
た位置)との位置誤差データが入力された場合における
回転駆動出力の値が図2に示されているような特性とな
る。
の位置制御に用いられる。例えば、人工衛星に搭載され
るカメラに走査ミラーを設け、このミラーを回転駆動し
て地表を撮像する場合に、そのミラーの回転角度を正し
く制御する必要がある。この回転角度を制御する場合に
おいて、目標の位置(基準位置)と実際の位置(検出し
た位置)との位置誤差データが入力された場合における
回転駆動出力の値が図2に示されているような特性とな
る。
【0005】飽和動作領域を有する理由は以下の通りで
ある。すなわち、位置誤差0.1度に対して1Vの電圧
を出力するものとすると、位置誤差10度では100
V、位置誤差100度では1KVを出力することとなり
現実的ではない。そこで、ある範囲以外の値に対して
は、D/A変換を行わず、一定レベルの正電圧又は負電
圧を出力するのである。
ある。すなわち、位置誤差0.1度に対して1Vの電圧
を出力するものとすると、位置誤差10度では100
V、位置誤差100度では1KVを出力することとなり
現実的ではない。そこで、ある範囲以外の値に対して
は、D/A変換を行わず、一定レベルの正電圧又は負電
圧を出力するのである。
【0006】次に、このD/A変換回路の構成について
説明する。
説明する。
【0007】図3は線形動作領域と飽和動作領域とを有
するD/A変換回路の構成を示すブロック図である。図
において、D/A変換回路は、基準位置θに対する検出
位置φの誤差を出力する減算部21と、この誤差出力を
予め定められた基準値と比較することにより予め定めら
れた範囲内の値か否か判別する比較部22と、この判別
結果に応じて誤差出力及び一定出力を択一的に送出する
セレクタ23と、このセレクタの出力をディジタル/ア
ナログ変換するD/A変換部24とを含んで構成されて
いる。なお、D/A変換部24は周知のD/Aコンバー
タICを含むバイポーラ型(符号付きのディジタルデー
タをアナログデータに変換可能)のD/A変換部であ
り、必要であれば補数に変換した後、D/A変換を行
う。
するD/A変換回路の構成を示すブロック図である。図
において、D/A変換回路は、基準位置θに対する検出
位置φの誤差を出力する減算部21と、この誤差出力を
予め定められた基準値と比較することにより予め定めら
れた範囲内の値か否か判別する比較部22と、この判別
結果に応じて誤差出力及び一定出力を択一的に送出する
セレクタ23と、このセレクタの出力をディジタル/ア
ナログ変換するD/A変換部24とを含んで構成されて
いる。なお、D/A変換部24は周知のD/Aコンバー
タICを含むバイポーラ型(符号付きのディジタルデー
タをアナログデータに変換可能)のD/A変換部であ
り、必要であれば補数に変換した後、D/A変換を行
う。
【0008】ここで、従来、セレクタ23は図4に示さ
れているように、誤差データであるディジタルデータA
の各ビットに対応する数だけ設けられたナンド回路群E
を有し、このナンド回路群Eが、比較部22による判別
結果C及びDに応じてディジタルデータBを送出するも
のである。すなわち、ディジタルデータAの各ビットを
一方の入力とし、判別結果C、Dを他方の入力とする2
入力ナンド回路群によって構成されているのである。
れているように、誤差データであるディジタルデータA
の各ビットに対応する数だけ設けられたナンド回路群E
を有し、このナンド回路群Eが、比較部22による判別
結果C及びDに応じてディジタルデータBを送出するも
のである。すなわち、ディジタルデータAの各ビットを
一方の入力とし、判別結果C、Dを他方の入力とする2
入力ナンド回路群によって構成されているのである。
【0009】このセレクタ23によると、判別結果C及
びDが共に「1」であれば、ディジタルデータAをディ
ジタルデータBとして送出する。これにより、ディジタ
ルデータBがD/A変換部24においてアナログ電圧に
変換される。
びDが共に「1」であれば、ディジタルデータAをディ
ジタルデータBとして送出する。これにより、ディジタ
ルデータBがD/A変換部24においてアナログ電圧に
変換される。
【0010】一方、判別結果Cが「0」で判別結果Dが
「1」であればオール「0」のディジタルデータBを送
出し、判別結果Cが「1」で判別結果Dが「0」であれ
ばオール「1」のディジタルデータBを送出する。これ
により、D/A変換部24からはディジタルデータBが
オール「1」であれば最大電圧、ディジタルデータBが
オール「0」であれば最小電圧が送出される。
「1」であればオール「0」のディジタルデータBを送
出し、判別結果Cが「1」で判別結果Dが「0」であれ
ばオール「1」のディジタルデータBを送出する。これ
により、D/A変換部24からはディジタルデータBが
オール「1」であれば最大電圧、ディジタルデータBが
オール「0」であれば最小電圧が送出される。
【0011】ここで、比較部22においては、誤差出力
の全ビットではなく上位の数ビットを基準値と比較する
構成にしても良い。この場合、比較されない下位のビッ
トは、そのままセレクタ23に入力されることになる。
なお、比較部22は、判別結果C及びDが共に「0」に
ならないように構成されるものとする。
の全ビットではなく上位の数ビットを基準値と比較する
構成にしても良い。この場合、比較されない下位のビッ
トは、そのままセレクタ23に入力されることになる。
なお、比較部22は、判別結果C及びDが共に「0」に
ならないように構成されるものとする。
【0012】
【発明が解決しようとする課題】上述した従来のD/A
変換回路においては、誤差出力が予め定められた範囲内
の値であるか否かの判別結果に応じて誤差出力及び一定
出力を択一的に送出するセレクタが、2入力ナンド回路
群によって構成されていた。このナンド回路はデータ1
ビットに対して2つ使用されている。したがって、デー
タ2ビットを信号処理するためには、例えば、NEC社
のICであるμPD4011B(ナンド回路4個内蔵)
が1個必要である。よって、図4に示されているセレク
タでは、上記μPD4011Bを6個使用して12ビッ
トの信号処理を行うことになる。
変換回路においては、誤差出力が予め定められた範囲内
の値であるか否かの判別結果に応じて誤差出力及び一定
出力を択一的に送出するセレクタが、2入力ナンド回路
群によって構成されていた。このナンド回路はデータ1
ビットに対して2つ使用されている。したがって、デー
タ2ビットを信号処理するためには、例えば、NEC社
のICであるμPD4011B(ナンド回路4個内蔵)
が1個必要である。よって、図4に示されているセレク
タでは、上記μPD4011Bを6個使用して12ビッ
トの信号処理を行うことになる。
【0013】この場合、信号処理すべきビット数が増加
すると、それに伴って必要とするICの数が増大するこ
とになる。このことは、人工衛星に搭載する機器にとっ
てはコスト面から不都合であるという欠点があり、部品
点数を削減することが望まれていた。
すると、それに伴って必要とするICの数が増大するこ
とになる。このことは、人工衛星に搭載する機器にとっ
てはコスト面から不都合であるという欠点があり、部品
点数を削減することが望まれていた。
【0014】本発明は上述した従来の欠点を解決するた
めになされたものであり、その目的はより少ない部品点
数で線形動作領域と飽和動作領域とを実現することので
きるD/A変換回路を提供することである。
めになされたものであり、その目的はより少ない部品点
数で線形動作領域と飽和動作領域とを実現することので
きるD/A変換回路を提供することである。
【0015】
【課題を解決するための手段】本発明によるD/A変換
回路は、N(Nは正の整数、以下同じ)ビットの入力デ
ィジタルデータの値が所定範囲内の値であるか否かを識
別する識別手段と、この識別結果が前記所定範囲内の値
であることを示したときその値を送出し、前記所定範囲
内の値でないとき前記識別結果に応じて第1の値と該第
1の値の反転値である第2の値とを択一的に送出する選
択手段と、この選択手段の出力をアナログデータに変換
する変換手段とを有するD/A変換回路であって、前記
選択手段は、前記Nビットのディジタルデータが入力さ
れた第1の入力端子群と、前記Nビット全てに前記第1
の値が入力された第2の入力端子群と、前記識別結果が
前記所定範囲内の値でないときその識別結果に応じて前
記第2の入力端子群への入力と前記第2の値とを択一的
に送出する送出手段とを含むセレクタICパッケージで
あることを特徴とする。
回路は、N(Nは正の整数、以下同じ)ビットの入力デ
ィジタルデータの値が所定範囲内の値であるか否かを識
別する識別手段と、この識別結果が前記所定範囲内の値
であることを示したときその値を送出し、前記所定範囲
内の値でないとき前記識別結果に応じて第1の値と該第
1の値の反転値である第2の値とを択一的に送出する選
択手段と、この選択手段の出力をアナログデータに変換
する変換手段とを有するD/A変換回路であって、前記
選択手段は、前記Nビットのディジタルデータが入力さ
れた第1の入力端子群と、前記Nビット全てに前記第1
の値が入力された第2の入力端子群と、前記識別結果が
前記所定範囲内の値でないときその識別結果に応じて前
記第2の入力端子群への入力と前記第2の値とを択一的
に送出する送出手段とを含むセレクタICパッケージで
あることを特徴とする。
【0016】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0017】図1は本発明によるD/A変換回路の一実
施例におけるセレクタの構成を示すブロック図であり、
図4と同等部分は同一符号により示されている。図にお
いて、本発明の一実施例のD/A変換回路におけるセレ
クタは、セレクタIC11〜13により構成されてい
る。例えば、テキサスインスツルメンツ社のICである
SN74HC157を用いることができる。
施例におけるセレクタの構成を示すブロック図であり、
図4と同等部分は同一符号により示されている。図にお
いて、本発明の一実施例のD/A変換回路におけるセレ
クタは、セレクタIC11〜13により構成されてい
る。例えば、テキサスインスツルメンツ社のICである
SN74HC157を用いることができる。
【0018】これらセレクタICは、セレクト端子SE
Lへの制御信号の値に応じて入力端子1A〜4Aへの入
力データと入力端子1B〜4Bへの入力データとを択一
的に出力端子1Y〜4Yに送出するものである。本例で
は、セレクト端子SELへの制御入力である判別結果C
の値が「0」のとき入力端子1A〜4Aへの入力データ
を出力端子1Y〜4Yに送出し、「1」のとき入力端子
1B〜4Bへの入力データを出力端子1Y〜4Yに送出
するものとする。
Lへの制御信号の値に応じて入力端子1A〜4Aへの入
力データと入力端子1B〜4Bへの入力データとを択一
的に出力端子1Y〜4Yに送出するものである。本例で
は、セレクト端子SELへの制御入力である判別結果C
の値が「0」のとき入力端子1A〜4Aへの入力データ
を出力端子1Y〜4Yに送出し、「1」のとき入力端子
1B〜4Bへの入力データを出力端子1Y〜4Yに送出
するものとする。
【0019】ここで、各セレクタICの入力端子1B〜
4Bはプルアップされているため、セレクト端子SEL
への制御信号の値が「0」のときには、出力端子1Y〜
4Yの全てに「1」が送出されることになる。
4Bはプルアップされているため、セレクト端子SEL
への制御信号の値が「0」のときには、出力端子1Y〜
4Yの全てに「1」が送出されることになる。
【0020】また、これらセレクタICにはストローブ
端子STRが設けられており、このストローブ端子ST
Rへの入力が「1」のときには他の端子への入力データ
にかかわらずオール「0」を出力端子1Y〜4Yに送出
する。
端子STRが設けられており、このストローブ端子ST
Rへの入力が「1」のときには他の端子への入力データ
にかかわらずオール「0」を出力端子1Y〜4Yに送出
する。
【0021】よって、判別結果Cが「0」で判別結果D
が「0」のときには、入力端子1A〜4Aへの入力デー
タが出力端子1Y〜4Yに送出される。また、判別結果
Cが「1」で判別結果Dが「0」のときには、入力端子
1B〜4Bへの入力データ、すなわちオール「1」が出
力端子1Y〜4Yに送出される。
が「0」のときには、入力端子1A〜4Aへの入力デー
タが出力端子1Y〜4Yに送出される。また、判別結果
Cが「1」で判別結果Dが「0」のときには、入力端子
1B〜4Bへの入力データ、すなわちオール「1」が出
力端子1Y〜4Yに送出される。
【0022】なお、本実施例では、判別結果C及びDが
共に「1」にならないように比較部が構成されているも
のとする。
共に「1」にならないように比較部が構成されているも
のとする。
【0023】以上により、判別結果C,Dが共に「0」
のときには入力端子1A〜4Aへの入力データが、
「1」、「0」のときにはオール「1」が、「0」、
「1」のときにはオール「0」が送出されることにな
る。
のときには入力端子1A〜4Aへの入力データが、
「1」、「0」のときにはオール「1」が、「0」、
「1」のときにはオール「0」が送出されることにな
る。
【0024】このように、ストローブ端子等、出力をオ
ール「0」(クリア状態)にする制御端子を有するセレ
クタICを用いて入力の片側をプルアップしておけば、
少ない部品数でセレクタを構成できることになる。本実
施例では上記のSN74HC157を3個用いることに
より、12ビットの信号処理を行うことができる。
ール「0」(クリア状態)にする制御端子を有するセレ
クタICを用いて入力の片側をプルアップしておけば、
少ない部品数でセレクタを構成できることになる。本実
施例では上記のSN74HC157を3個用いることに
より、12ビットの信号処理を行うことができる。
【0025】なお、必要であれば、出力をオール「1」
にする制御端子を有するセレクタICを用いて、入力の
片側をプルダウンしても、同様に少ない部品数でセレク
タを構成できる。
にする制御端子を有するセレクタICを用いて、入力の
片側をプルダウンしても、同様に少ない部品数でセレク
タを構成できる。
【0026】また、本実施例におけるD/A変換部はバ
イポーラ型であるが、ユニポーラ型としても良いことは
明白である。
イポーラ型であるが、ユニポーラ型としても良いことは
明白である。
【0027】さらにまた、本D/A変換回路は人工衛星
にかぎらず、線形動作領域と飽和動作領域とをより少な
い部品点数で実現する場合に広く適用できることは明白
である。
にかぎらず、線形動作領域と飽和動作領域とをより少な
い部品点数で実現する場合に広く適用できることは明白
である。
【0028】
【発明の効果】以上説明したように本発明は、Nビット
のディジタルデータが入力された第1の入力端子群と、
Nビット全てにある値が入力された第2の入力端子群
と、識別結果が所定範囲内の値でないときその結果に応
じて第2の入力端子群への入力及びその入力値の反転値
を択一的に送出する機能と有するセレクタICを用いて
D/A変換回路を構成することにより、より少ない部品
点数で線形動作領域と飽和動作領域とを実現できるD/
A変換回路を構成できるという効果がある。
のディジタルデータが入力された第1の入力端子群と、
Nビット全てにある値が入力された第2の入力端子群
と、識別結果が所定範囲内の値でないときその結果に応
じて第2の入力端子群への入力及びその入力値の反転値
を択一的に送出する機能と有するセレクタICを用いて
D/A変換回路を構成することにより、より少ない部品
点数で線形動作領域と飽和動作領域とを実現できるD/
A変換回路を構成できるという効果がある。
【図1】本発明の実施例によるD/A変換回路のセレク
タの構成を示すブロック図である。
タの構成を示すブロック図である。
【図2】線形動作領域と飽和動作領域とを有するD/A
変換回路の動作を示す特性図である。
変換回路の動作を示す特性図である。
【図3】図2の動作特性を実現するD/A変換回路の構
成を示すブロック図である。
成を示すブロック図である。
【図4】従来のD/A変換回路のセレクタの構成を示す
ブロック図である。
ブロック図である。
11〜13 セレクタIC 21 減算部 22 比較部 23 セレクタ 24 D/A変換部
Claims (2)
- 【請求項1】 N(Nは正の整数、以下同じ)ビットの
入力ディジタルデータの値が所定範囲内の値であるか否
かを識別する識別手段と、この識別結果が前記所定範囲
内の値であることを示したときその値を送出し、前記所
定範囲内の値でないとき前記識別結果に応じて第1の値
と該第1の値の反転値である第2の値とを択一的に送出
する選択手段と、この選択手段の出力をアナログデータ
に変換する変換手段とを有するD/A変換回路であっ
て、前記選択手段は、前記Nビットのディジタルデータ
が入力された第1の入力端子群と、前記Nビット全てに
前記第1の値が入力された第2の入力端子群と、前記識
別結果が前記所定範囲内の値でないときその識別結果に
応じて前記第2の入力端子群への入力と前記第2の値と
を択一的に送出する送出手段とを含むセレクタICパッ
ケージであることを特徴とするD/A変換回路。 - 【請求項2】 前記第2の入力端子群の全てはプルアッ
プ又はプルダウンされて前記第1の値に設定され、前記
選択手段は前記識別結果に応じて自出力が全て同一の値
となるクリア状態になることにより前記第2の値を出力
するよう構成されていることを特徴とする請求項1記載
のD/A変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5292626A JP2746083B2 (ja) | 1993-10-27 | 1993-10-27 | D/a変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5292626A JP2746083B2 (ja) | 1993-10-27 | 1993-10-27 | D/a変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07123006A JPH07123006A (ja) | 1995-05-12 |
JP2746083B2 true JP2746083B2 (ja) | 1998-04-28 |
Family
ID=17784240
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5292626A Expired - Lifetime JP2746083B2 (ja) | 1993-10-27 | 1993-10-27 | D/a変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2746083B2 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58190127A (ja) * | 1982-04-30 | 1983-11-07 | Mitsubishi Heavy Ind Ltd | D/a変換装置 |
JPS59218549A (ja) * | 1983-05-26 | 1984-12-08 | Mitsubishi Electric Corp | デイジタルリミツタ |
JPS62169845U (ja) * | 1986-04-14 | 1987-10-28 | ||
JPH0417026A (ja) * | 1990-05-10 | 1992-01-21 | Graphics Commun Technol:Kk | データクリップ装置 |
-
1993
- 1993-10-27 JP JP5292626A patent/JP2746083B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH07123006A (ja) | 1995-05-12 |
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