JP2745887B2 - 樹脂封止型半導体装置 - Google Patents
樹脂封止型半導体装置Info
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- JP2745887B2 JP2745887B2 JP3218589A JP21858991A JP2745887B2 JP 2745887 B2 JP2745887 B2 JP 2745887B2 JP 3218589 A JP3218589 A JP 3218589A JP 21858991 A JP21858991 A JP 21858991A JP 2745887 B2 JP2745887 B2 JP 2745887B2
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
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- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、多層リードフレームを
有する構造の樹脂封止型半導体装置に係り、特に半導体
素子の搭載方式を改善したものに関する。
有する構造の樹脂封止型半導体装置に係り、特に半導体
素子の搭載方式を改善したものに関する。
【０００２】
【従来の技術】従来、図２に示すように、信号層１と接
地層２からなる多層リードフレームを有する樹脂封止型
半導体パッケージがある。リードフレームを信号層１と
接地層２とに分離して、積層化することにより電気的特
性を改善したものであり、特性インピーダンス等が単層
のフレームに比較して低減される。
地層２からなる多層リードフレームを有する樹脂封止型
半導体パッケージがある。リードフレームを信号層１と
接地層２とに分離して、積層化することにより電気的特
性を改善したものであり、特性インピーダンス等が単層
のフレームに比較して低減される。
【０００３】リードフレームを信号層１と接地層２に分
離して電気的特性を改善するためには、上記２層１，２
の間に絶縁材３を入れて積層し、かつ半導体素子４は、
信号層１に設けられた半導体素子搭載用のアイランド８
に絶縁材３またはペースト５等を用いて搭載される。図
から分るように半導体パッケージでは、アイランド８を
周囲のインナーリード部分より一段低く凹ませる下げ加
工（アイランドダウンと呼ばれている）が行われてい
る。この下げ加工による凹みは通常０．２〜０．４ｍｍ
程度である。
離して電気的特性を改善するためには、上記２層１，２
の間に絶縁材３を入れて積層し、かつ半導体素子４は、
信号層１に設けられた半導体素子搭載用のアイランド８
に絶縁材３またはペースト５等を用いて搭載される。図
から分るように半導体パッケージでは、アイランド８を
周囲のインナーリード部分より一段低く凹ませる下げ加
工（アイランドダウンと呼ばれている）が行われてい
る。この下げ加工による凹みは通常０．２〜０．４ｍｍ
程度である。
【０００４】この下げ加工をリードフレームに施さない
と、樹脂封止した際に半導体素子４とアウターリード
が、半導体パッケージの厚さ方向中心に対してかなり偏
った配置となり、パッケージの耐クラック性を考える上
で問題となるためである。また、半導体素子４とリード
１，２とを電気的に接続するためのワイヤも長くなり、
隣接するワイヤ６同士の接触が憂慮されるためである。
と、樹脂封止した際に半導体素子４とアウターリード
が、半導体パッケージの厚さ方向中心に対してかなり偏
った配置となり、パッケージの耐クラック性を考える上
で問題となるためである。また、半導体素子４とリード
１，２とを電気的に接続するためのワイヤも長くなり、
隣接するワイヤ６同士の接触が憂慮されるためである。
【０００５】
【発明が解決しようとする課題】しかし、前述した従来
技術では、アイランドの下げ加工によりリードフレーム
の加工部に残留応力が存在している可能性があり、残留
応力が存在していると半導体パッケージの信頼性上好ま
しくない。さらに、このパッケージ構造においては、半
導体素子は上記のように信号層に設けられたアイランド
に搭載されるが、リードフレーム材料は半導体材料であ
るＳｉに較べて封止樹脂７との密着性が悪いことから、
リードフレーム材料が封止樹脂に晒されている広い面積
のアイランドでは、フロークラックの発生する可能性が
非常に高い、といった問題があった。
技術では、アイランドの下げ加工によりリードフレーム
の加工部に残留応力が存在している可能性があり、残留
応力が存在していると半導体パッケージの信頼性上好ま
しくない。さらに、このパッケージ構造においては、半
導体素子は上記のように信号層に設けられたアイランド
に搭載されるが、リードフレーム材料は半導体材料であ
るＳｉに較べて封止樹脂７との密着性が悪いことから、
リードフレーム材料が封止樹脂に晒されている広い面積
のアイランドでは、フロークラックの発生する可能性が
非常に高い、といった問題があった。
【０００６】本発明の目的は、前記した従来技術の欠点
を解決し、電気特性に優れ、高信頼性を有する樹脂封止
型半導体装置を提供することにある。
を解決し、電気特性に優れ、高信頼性を有する樹脂封止
型半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、リードフレー
ムを信号層と接地層とに分離して積層構造とした多層リ
ードフレームに、半導体素子を搭載して樹脂封止してな
る樹脂封止型半導体装置に適用される。信号層と接地層
とのいずれにも半導体素子搭載用のアイランドを設けな
いようにする。その代わり、リードフレームの一方の層
には半導体素子よりも大きな開口部を、他方の層には半
導体素子よりも小さな開口部を形成し、この一方の層の
大きな開口部内に半導体素子を配置して他方の層の小さ
な開口部上に半導体素子を搭載するようにしたものであ
る。
ムを信号層と接地層とに分離して積層構造とした多層リ
ードフレームに、半導体素子を搭載して樹脂封止してな
る樹脂封止型半導体装置に適用される。信号層と接地層
とのいずれにも半導体素子搭載用のアイランドを設けな
いようにする。その代わり、リードフレームの一方の層
には半導体素子よりも大きな開口部を、他方の層には半
導体素子よりも小さな開口部を形成し、この一方の層の
大きな開口部内に半導体素子を配置して他方の層の小さ
な開口部上に半導体素子を搭載するようにしたものであ
る。
【０００８】
【作用】本発明では、リードフレームにおいて特に広い
面積を占めるアイランドがリードフレームから取り去ら
れて、信号層にも、接地層にも存在しなくなるので、封
止樹脂に晒される面積が広いことに起因するパッケージ
クラックの発生が防止できる。また、アイランドを取り
去ることにより一方の層の中央に半導体素子よりも大き
な開口部を形成して、その開口部内に落とし込むように
半導体素子を配置し、一方の層よりも一段低い他方の層
の開口部上に半導体素子を搭載するので、一方の層にア
イランドの下げ加工が不要となり、したがって下げ加工
に起因する残留応力がなくなり、半導体装置の信頼性が
高まる。
面積を占めるアイランドがリードフレームから取り去ら
れて、信号層にも、接地層にも存在しなくなるので、封
止樹脂に晒される面積が広いことに起因するパッケージ
クラックの発生が防止できる。また、アイランドを取り
去ることにより一方の層の中央に半導体素子よりも大き
な開口部を形成して、その開口部内に落とし込むように
半導体素子を配置し、一方の層よりも一段低い他方の層
の開口部上に半導体素子を搭載するので、一方の層にア
イランドの下げ加工が不要となり、したがって下げ加工
に起因する残留応力がなくなり、半導体装置の信頼性が
高まる。
【０００９】
【実施例】以下、本発明の実施例を図１を用いて説明す
る。図１は、本実施例による樹脂封止型半導体装置の断
面図である。リードフレームは信号層１と接地層２とに
分離されて積層構造となっている。信号層１と接地層２
とは、その間を空間的に分離、かつ電気的に絶縁するた
めに、絶縁材、たとえば接着剤付き絶縁テープ３を介在
させて接合してある。
る。図１は、本実施例による樹脂封止型半導体装置の断
面図である。リードフレームは信号層１と接地層２とに
分離されて積層構造となっている。信号層１と接地層２
とは、その間を空間的に分離、かつ電気的に絶縁するた
めに、絶縁材、たとえば接着剤付き絶縁テープ３を介在
させて接合してある。
【００１０】信号層１には半導体素子搭載用のアイラン
ドや、これを吊っておくリードなどは存在しない。同様
に接地層２にもアイランドは存在しない。しかし、信号
層１と接地層２のアイランド位置に相当するリードフレ
ームの中央に、半導体素子４が搭載出来るように、開口
部９，１０を設ける。信号層１に設ける開口部９は半導
体素子４のサイズよりも大きく、接地層２に設ける開口
部１０は半導体素子４のサイズよりも小さくする。半導
体素子４は、信号層１の開口部９内に落とし込むように
配置され、信号層１の下段にある接地層２の開口部１０
上に搭載される。半導体素子４は、たとえば、シリコン
基板上に集積回路を多層配線技術によって形成したもの
である。
ドや、これを吊っておくリードなどは存在しない。同様
に接地層２にもアイランドは存在しない。しかし、信号
層１と接地層２のアイランド位置に相当するリードフレ
ームの中央に、半導体素子４が搭載出来るように、開口
部９，１０を設ける。信号層１に設ける開口部９は半導
体素子４のサイズよりも大きく、接地層２に設ける開口
部１０は半導体素子４のサイズよりも小さくする。半導
体素子４は、信号層１の開口部９内に落とし込むように
配置され、信号層１の下段にある接地層２の開口部１０
上に搭載される。半導体素子４は、たとえば、シリコン
基板上に集積回路を多層配線技術によって形成したもの
である。
【００１１】半導体素子４は、接着剤付き絶縁テープ３
もしくはペースト５を用いて接地層２の開口部１０の周
縁部に接合される。ボンディングワイヤ６によって素子
４の信号端子は、信号層１のインナーリードへ接続され
る。素子４の接地端子は同様にボンディングワイヤ６に
よって接地層２のインナーリードに接続され、アウター
リード近くで接地層２から上段の信号層１の接地リード
にボンディングワイヤ６により接続される。そして封止
樹脂７によってハッチングで示す領域がモールドされ
る。
もしくはペースト５を用いて接地層２の開口部１０の周
縁部に接合される。ボンディングワイヤ６によって素子
４の信号端子は、信号層１のインナーリードへ接続され
る。素子４の接地端子は同様にボンディングワイヤ６に
よって接地層２のインナーリードに接続され、アウター
リード近くで接地層２から上段の信号層１の接地リード
にボンディングワイヤ６により接続される。そして封止
樹脂７によってハッチングで示す領域がモールドされ
る。
【００１２】具体的には、１６０ピンクラスの２層リー
ドフレームをもつＱＦＰ（ＱｕａｄＦｌａｔ Ｐａｃｋ
ａｇｅ）で、リードフレームには、４２Ｎｉ−Ｆｅ合
金、０．１５ｍｍ厚さのものを使用した。
ドフレームをもつＱＦＰ（ＱｕａｄＦｌａｔ Ｐａｃｋ
ａｇｅ）で、リードフレームには、４２Ｎｉ−Ｆｅ合
金、０．１５ｍｍ厚さのものを使用した。
【００１３】このように本実施例によれば、半導体素子
搭載用のアイランドを信号層にも、接地層にも形成しな
いので、樹脂に晒されるリードフレームの面積を可及的
に減少させることができる。従って、リードフレームの
面積が大きくなると懸念されるフロークラックの発生を
有効に防止することができる。また、信号層に半導体素
子を落とし込むことができる大きさの開口部を設けて、
信号層の下段に位置する接地層に半導体素子を搭載する
ようにしたので、信号層においてアイランド用の下げ加
工も不要となる。従って、信号層に残留応力が生ぜず半
導体パッケージの信頼性が向上する。
搭載用のアイランドを信号層にも、接地層にも形成しな
いので、樹脂に晒されるリードフレームの面積を可及的
に減少させることができる。従って、リードフレームの
面積が大きくなると懸念されるフロークラックの発生を
有効に防止することができる。また、信号層に半導体素
子を落とし込むことができる大きさの開口部を設けて、
信号層の下段に位置する接地層に半導体素子を搭載する
ようにしたので、信号層においてアイランド用の下げ加
工も不要となる。従って、信号層に残留応力が生ぜず半
導体パッケージの信頼性が向上する。
【００１４】なお、上記実施例では、信号層が上段、接
地層が下段の場合について説明したが、本発明はこれに
限定されることなく、信号層と接地層との上下関係は逆
でもよい。この場合、半導体素子は基板側裏面を上に、
下にした表面にはバンプ等を設けて下段となる信号層に
直接接続する等の手段を取る必要がある。また、本発明
は２層構造に限定されず、３層以上の多層のリードフレ
ームにも適用できる。
地層が下段の場合について説明したが、本発明はこれに
限定されることなく、信号層と接地層との上下関係は逆
でもよい。この場合、半導体素子は基板側裏面を上に、
下にした表面にはバンプ等を設けて下段となる信号層に
直接接続する等の手段を取る必要がある。また、本発明
は２層構造に限定されず、３層以上の多層のリードフレ
ームにも適用できる。
【００１５】
【発明の効果】本発明によれば、広い面積を要求される
アイランドを設けることなく半導体素子をリードフレー
ムに搭載するようにしたので、パツケージクラックの発
生を有効に防止することが出来る。また、特に多層構造
を利用し、一方の層に形成した大きな開口部内に半導体
素子を配置して、他方の層に形成した小さな開口部上に
半導体素子を搭載するようにしたので、アイランド下げ
加工も不要となり、信頼性が格段と向上する。さらに、
多層リードフレームを有する半導体装置に適用したので
電気的特性に優れた半導体装置を得ることができる。
アイランドを設けることなく半導体素子をリードフレー
ムに搭載するようにしたので、パツケージクラックの発
生を有効に防止することが出来る。また、特に多層構造
を利用し、一方の層に形成した大きな開口部内に半導体
素子を配置して、他方の層に形成した小さな開口部上に
半導体素子を搭載するようにしたので、アイランド下げ
加工も不要となり、信頼性が格段と向上する。さらに、
多層リードフレームを有する半導体装置に適用したので
電気的特性に優れた半導体装置を得ることができる。
【図１】本発明の実施例による樹脂封止型半導体装置の
横断面。
横断面。
【図２】従来例による樹脂封止型半導体装置の横断面
図。
図。
１ 信号層 ２ 接地層 ３ 接着剤付き絶縁テープ ４ 半導体素子 ５ ペースト ６ ボンディングワイヤ ７ 封止樹脂 ９ 信号層に設けた開口部 １０ 接地層に設けた開口部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大高 達也 茨城県土浦市木田余町3550番地 日立電 線株式会社システムマテリアル研究所内 (56)参考文献 特開 昭63−246851（ＪＰ，Ａ) 特開 平３−38867（ＪＰ，Ａ) 実開 昭63−5647（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】リードフレームを信号層と接地層とに分離
して積層構造とした多層リードフレームに、半導体素子
を搭載して樹脂封止してなる樹脂封止型半導体装置にお
いて、前記信号層と接地層とのいずれにも半導体素子搭
載用のアイランドを設けず、いずれか一方の層には前記
半導体素子よりも大きな開口部を、他方の層には前記半
導体素子よりも小さな開口部を形成し、前記半導体素子
を、前記一方の層に形成した大きな開口部内に配置して
前記他方の層の小さな開口部上に搭載したことを特徴と
する樹脂封止型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218589A JP2745887B2 (ja) | 1991-08-29 | 1991-08-29 | 樹脂封止型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218589A JP2745887B2 (ja) | 1991-08-29 | 1991-08-29 | 樹脂封止型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555440A JPH0555440A (ja) | 1993-03-05 |
| JP2745887B2 true JP2745887B2 (ja) | 1998-04-28 |
Family
ID=16722328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3218589A Expired - Fee Related JP2745887B2 (ja) | 1991-08-29 | 1991-08-29 | 樹脂封止型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2745887B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635647U (ja) * | 1986-06-27 | 1988-01-14 | ||
| GB2199988B (en) * | 1987-01-12 | 1990-04-25 | Intel Corp | Multi-layer molded plastic ic package |
-
1991
- 1991-08-29 JP JP3218589A patent/JP2745887B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0555440A (ja) | 1993-03-05 |
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Legal Events
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