JP2743672B2 - Semiconductor storage device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明の半導体装置に関し、スタ
ティック型メモリセルの構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device of the present invention, and more particularly to a structure of a static memory cell.

【０００２】[0002]

【従来の技術】半導体基板、特にシリコン半導体基板上
に形成される集積回路は、高密度、大容量化の一途をた
どっており、特に、スタティック型ランダムアクセスメ
モリ（以下、ＳＲＡＭのような集積回路では、４Ｍビッ
トから１６Ｍビット、更にそれ以上へと集積度が増大し
つつ、更には低消費電力化が図られている。2. Description of the Related Art An integrated circuit formed on a semiconductor substrate, in particular, a silicon semiconductor substrate, is steadily increasing in density and capacity. In particular, an integrated circuit such as a static random access memory (hereinafter referred to as an SRAM) is known. In this technology, the degree of integration has been increased from 4 Mbits to 16 Mbits and more, and power consumption has been further reduced.

【０００３】大規模な集積回路は多数の素子を１チップ
上に形成する必要がある。一方、製品のコストや歩留り
の観点からはチップサイズは極力小さくする必要があ
る。チップサイズの縮小はメモリセルサイズをいかに小
さくするかが鍵である。[0003] Large-scale integrated circuits require a large number of elements to be formed on one chip. On the other hand, from the viewpoint of product cost and yield, it is necessary to reduce the chip size as much as possible. The key to reducing the chip size is how to reduce the memory cell size.

【０００４】ＳＲＡＭのメモリセルの等価回路を図６に
示す。図６において、Ｎチャンネル駆動ＭＯＳトランジ
スタＴ１のドレインは節点Ｎ１に、ゲートは節点Ｎ２
に、ソースは接地電位Ｇに接続されている。Ｚ１は節点
Ｎ１と電源ＶDDの間に接続され、Ｔ１と共に第１のイン
バータ６０１を形成する負荷素子である。FIG. 6 shows an equivalent circuit of an SRAM memory cell. In FIG. 6, the drain of the N-channel drive MOS transistor T1 is connected to the node N1, and the gate is connected to the node N2.
The source is connected to the ground potential G. Z1 is a load element which is connected between the node N1 and the power supply VDD and forms a first inverter 601 together with T1.

【０００５】Ｎチャンネル駆動ＭＯＳトランジスタＴ２
のドレインは節点Ｎ２に、そのゲートは節点Ｎ１に、ソ
ースは接地電位Ｇにそれぞれ接続されている。Ｚ２は節
点Ｎ２と電源ＶDDの間に接続され、トランジスタＴ２と
共に第２のインバータ６０２を形成する負荷素子であ
る。第１，第２のインバータ６０１，６０２はフリップ
フロップ回路を構成しており、Ｎチャンネル転送ＭＯＳ
トランジスタＴ３のドレインはディジット線Ｄ、そのゲ
ートはワード線Ｗ、そのソースは節点Ｎ１にそれぞれ接
続されている。Ｎチャンネル転送ＭＯＳトランジスタＴ
４のドレインは、ディジット線ＣＤ、そのゲートはワー
ド線、そのソースは節点Ｎ２にそれぞれ接続されてい
る。Ｎチャンネル転送ＭＯＳトランジスタＴ３，Ｔ４
は、ワード線Ｗによってディジット線Ｄ，ＣＤと節点Ｎ
１，Ｎ２の間の導通を制御するトランスファーゲートと
して機能する。[0005] N-channel drive MOS transistor T2
Has its drain connected to the node N2, its gate connected to the node N1, and its source connected to the ground potential G. Z2 is a load element connected between the node N2 and the power supply VDD and forming a second inverter 602 together with the transistor T2. The first and second inverters 601 and 602 constitute a flip-flop circuit, and include an N-channel transfer MOS.
The drain of the transistor T3 is connected to the digit line D, the gate is connected to the word line W, and the source is connected to the node N1. N-channel transfer MOS transistor T
The drain of No. 4 is connected to the digit line CD, the gate is connected to the word line, and the source is connected to the node N2. N-channel transfer MOS transistors T3, T4
Is connected to the digit lines D and CD and the node N by the word line W.
It functions as a transfer gate that controls conduction between N1 and N2.

【０００６】図６の回路を半導体基板上に実現する際、
高密度を要求される製品はＴ１〜Ｔ４の４素子を半導体
基板の主表面に直接形成し、Ｚ１，Ｚ２をＴ１〜Ｔ４を
被う絶縁膜の上に積層する姿態に形成する方法が用いら
れている。Ｚ１，Ｚ２に抵抗体を用いる場合は、スタン
バイ電流を抑制するためにきわめて高抵抗の抵抗素子を
用いる。また、近年負荷素子Ｚ１，Ｚ２として絶縁膜上
のポリシリコンにＰチャンネル薄膜トランジスタ（ＴＨ
ＩＮ ＦＩＬＭ ＴＲＡＮＳＩＳＴＯＲ：以下、略して
ＴＦＴと称す）を用いる技術も提案されている。ＴＦＴ
を使用すると負荷に能動素子を用いることにより、拡散
層リークの多いビットにこのＰチャンネルトランジスタ
から電荷を供給できるので、抵抗負荷では不良となるビ
ットを救済できるうえ、シリコン基板表面に前記４個の
トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４を平面的に配する
レイアウトが取れるので、セルサイズも小さくできるか
らである。When implementing the circuit of FIG. 6 on a semiconductor substrate,
For products requiring high density, a method is used in which four elements T1 to T4 are formed directly on the main surface of a semiconductor substrate, and Z1 and Z2 are formed in a state of being laminated on an insulating film covering T1 to T4. ing. When resistors are used for Z1 and Z2, extremely high-resistance resistors are used to suppress standby current. In recent years, as load elements Z1 and Z2, a P-channel thin film transistor (TH
A technique using IN FILM TRANSISTOR (hereinafter abbreviated as TFT) has also been proposed. TFT
By using an active element as a load, an electric charge can be supplied from the P-channel transistor to a bit having a large diffusion layer leak by using an active element, so that a bit which becomes defective under a resistive load can be rescued. This is because a layout in which the transistors T1, T2, T3, and T4 are arranged in a plane can be obtained, so that the cell size can be reduced.

【０００７】[0007]

【発明が解決しようとする課題】上述した従来のメモリ
セルは、最低動作電圧（以下、ＶCCminと略す）を確保
するために、セルレシオ（駆動トランジスタと転送トラ
ンジスタの電流駆動能力比）を大きくしなければならな
いが、電流駆動能力はチャンネルの幾何学的寸法に依存
しているので、セルレシオを大きくとるとセルサイズも
大きくなってしまうので、セルレシオの増大に限界があ
った。In the above-mentioned conventional memory cell, the cell ratio (current driving capability ratio between the driving transistor and the transfer transistor) must be increased in order to secure the minimum operating voltage (hereinafter abbreviated as VCCmin). However, since the current driving capability depends on the geometric dimensions of the channel, if the cell ratio is increased, the cell size also increases. Therefore, there is a limit to the increase in the cell ratio.

【０００８】また、前述のＳＲＡＭセルの負荷素子とし
て能動素子であるＴＦＴを用いるのは、ＴＦＴを介して
ＶDDから電流を供給するので、セルへの情報の書き込み
時の速度向上が図られるうえ、情報の安定性を改善でき
るからである。ところが、ＴＦＴは絶縁膜上に形成した
ポリシリコンをチャンネルに用いるので、電流駆動能力
が低く、現状のＴＦＴではオン電流が約１０ｎＡ程度で
あり、この特性を改善するには至っていないのが現状で
ある。The use of a TFT which is an active element as a load element of the above-mentioned SRAM cell supplies a current from VDD via the TFT, so that the speed of writing information to the cell can be improved, and This is because the stability of information can be improved. However, since the TFT uses a polysilicon formed on an insulating film for the channel, the current driving capability is low, and the current TFT has an on-current of about 10 nA, and this property has not yet been improved. is there.

【０００９】ところが、データビットの書き込みの時
は、例えば節点Ｎ１を０Ｖから上昇させると、転送ＭＯ
ＳトランジスタＴ３，Ｔ４は、等価的に基板電位が
（−）に引かれることになり、基板バイアス効果によっ
て、図７のＰ１に示されているようにしきい値電圧が高
くなる。すなわち、書き込みの時には、デジット線Ｄか
ら節点Ｎ１に入る電位はしきい値分、電圧が下がり、節
点Ｎ１の電圧が低くなって書き込み特性が悪化する。と
ころが、セルレシオの増大は上述のように困難を伴い、
ＴＦＴを使用していると、データ保持電流の供給特性が
十分ではない。その結果、基板バイアス効果による書き
込み特性の低下は、メモリセルのデータ保持特性を悪化
させることになり、誤動作が生じやすいという問題点が
あった。本発明はかかる問題点を解決し、セル面積を増
大させる異なく、ＶCCminを改善したメモリセル構造を
提供するものである。However, when writing data bits, for example, when the node N1 is raised from 0V, the transfer MO
In the S transistors T3 and T4, the substrate potential is equivalently pulled to (-), and the threshold voltage increases as shown by P1 in FIG. 7 due to the substrate bias effect. That is, at the time of writing, the potential from the digit line D to the node N1 decreases by the threshold voltage, and the voltage at the node N1 decreases, thereby deteriorating the writing characteristics. However, the increase in cell ratio involves difficulties as described above,
If TFTs are used, the data retention current supply characteristics are not sufficient. As a result, a decrease in the write characteristics due to the substrate bias effect deteriorates the data retention characteristics of the memory cell, and there is a problem that a malfunction easily occurs. The present invention solves such a problem and provides a memory cell structure in which Vccmin is improved without increasing the cell area.

【００１０】[0010]

【課題を解決するための手段】本発明の要旨は、第１導
電型の半導体中に形成され負荷素子と１対のインバータ
から成るフリップフロップを形成する１対の第２導電チ
ャンネル型駆動トランジスタと、１対の第２導電チャン
ネル型駆動トランジスタのドレインと１対のディジット
線間に接続され上記第１導電型の半導体中に形成された
１対の第２導電チャンネル型転送トランジスタとを有す
る半導体記憶装置において、上記１対の第２導電チャン
ネル型転送トランジスタのチャンネル直下に第１導電型
不純物を導入した低濃度第１導電型ウェル領域を形成し
たことである。SUMMARY OF THE INVENTION The gist of the present invention is to provide a pair of second conductive channel type driving transistors formed in a semiconductor of a first conductivity type to form a flip-flop comprising a load element and a pair of inverters. A semiconductor memory having a pair of second conductive channel type transfer transistors connected between the drains of the pair of second conductive channel type drive transistors and the pair of digit lines and formed in the semiconductor of the first conductive type; In the device, a low-concentration first-conductivity-type well region into which a first-conductivity-type impurity is introduced is formed immediately below a channel of the pair of second-conductivity-channel-type transfer transistors.

【００１１】[0011]

【実施例】第１実施例 次に本発明について実施例を用いて説明する。図１は本
発明の第１実施例を説明する図である。図１は本発明の
第１実施例に係るＳＲＡＭメモリセル構造を示す断面図
であり、例として半導体基板１上にｎチャンネル型トラ
ンジスタでメモリセルを形成する例を示す。ｐチャンネ
ル型トランジスタでメモリセルを構成するには単にｎを
ｐに置き換えればよい。DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment Next, the present invention will be described with reference to embodiments. FIG. 1 is a diagram for explaining a first embodiment of the present invention. FIG. 1 is a cross-sectional view showing an SRAM memory cell structure according to a first embodiment of the present invention, and shows an example in which a memory cell is formed on a semiconductor substrate 1 by using an n-channel transistor. To configure a memory cell with a p-channel transistor, it is sufficient to simply replace n with p.

【００１２】Ｎ型導電性を有するシリコン基板１上にＰ
ウェル２が形成されており、素子分離酸化膜３が選択的
に成長されている。Ｐウェル２の表面濃度は１×１０¹⁶
〜１×１０¹⁷cm^-3程度である。Ｐウェル領域２内に駆動
ＭＯＳトランジスタＴ１、転送ＭＯＳトランジスタＴ３
を構成するゲート酸化膜６、ゲート電極７が形成され、
接地配線８はゲート電極７上に形成されている。負荷素
子はＴＦＴ９で形成されており、ディジットコンタクト
１０を介してアルミニウムのディジット線Ｄが転送ＭＯ
ＳトランジスタＴ３に接続されている。１２は本実施例
を特徴付けている低濃度ウェル領域である。P on a silicon substrate 1 having N-type conductivity
A well 2 is formed, and an element isolation oxide film 3 is selectively grown. The surface concentration of P well 2 is 1 × 10 ¹⁶
It is about 1 × 10 ¹⁷ cm ⁻³ . The driving MOS transistor T1 and the transfer MOS transistor T3 are provided in the P well region 2.
A gate oxide film 6 and a gate electrode 7 are formed,
The ground wiring 8 is formed on the gate electrode 7. The load element is formed of a TFT 9, and an aluminum digit line D is transferred via a digit contact 10 to a transfer MO.
It is connected to the S transistor T3. Reference numeral 12 denotes a low concentration well region characterizing the present embodiment.

【００１３】低濃度ウェル領域１２の形成は、ゲート電
極に先だってしきい値制御用のイオン注入を行う工程に
連続して行う。その一連の工程を図２〜図４に示す。The formation of the low-concentration well region 12 is performed successively to the step of performing ion implantation for threshold value control prior to the gate electrode. The series of steps is shown in FIGS.

【００１４】駆動用ＭＯＳトランジスタＴ１及び転送Ｍ
ＯＳトランジスタＴ３のチャンネル部分には、しきい値
制御のボロンのイオン注入を行い（図２）。しきい値制
御用不純物領域１３を形成する。注入エネルギーは３０
〜５０ｋｅＶ、注入量は１×１０¹²〜１×１０¹³cm^-3程
度である。Driving MOS transistor T1 and transfer M
In the channel portion of the OS transistor T3, boron ions for threshold control are implanted (FIG. 2). A threshold control impurity region 13 is formed. The injection energy is 30
５０50 keV, and the amount of implantation is about 1 × 10 ^{12 -1} × 10 ¹³ cm ^-3 .

【００１５】次に、図３に示されているように転送ＭＯ
ＳトランジスタＴ３のチャンネル部分をレジスト１４で
被い、続いてリンまたはヒ素等の基板またはウェルと反
対導電型の不純物をイオン注入する。注入エネルギー
は、５０ｋｅＶ〜１ＭｅＶ、注入量は１×１０¹²〜１×
１０¹³cm^-3程度である。Next, as shown in FIG.
The channel portion of the S-transistor T3 is covered with a resist 14, and then an impurity such as phosphorus or arsenic of a conductivity type opposite to that of the substrate or well is ion-implanted. The implantation energy is 50 keV to 1 MeV, and the implantation amount is 1 × 10 ¹² to 1 ×.
It is about 10 ¹³ cm ^-3 .

【００１６】低濃度ウェル領域１２が存在することによ
り、トランジスタのしきい値電圧の基板バイアス特性
は、図７のプロットＰ２に示されているように濃度が高
いときの特性Ｐ１より小さくなり、しきい値の基板バイ
アス依存性は小さくなる。これにより、データビット書
き込み時のノードＮ１，Ｎ２の電圧の低下を防止でき、
良好な書き込み特性が得られる。The presence of the low-concentration well region 12 makes the substrate bias characteristic of the threshold voltage of the transistor smaller than the characteristic P1 when the concentration is high, as shown by the plot P2 in FIG. The dependence of the threshold value on the substrate bias is reduced. As a result, it is possible to prevent the voltages of the nodes N1 and N2 from decreasing when data bits are written,
Good writing characteristics are obtained.

【００１７】第２実施例 図５は本発明の第２実施例を説明する図である。第２実
施例では、第１実施例において転送トランジスタＴ３の
チャンネル部分にのみ注入した第２導電型の不純物を、
ディジットコンタクト１０直下にも注入し、低濃度ウェ
ル領域１２を拡大したものである。この構造をとること
により、ディジット線Ｄにつくディジットコンタクトの
拡散容量が減少したので、より高速のＳＲＡＭ動作を実
現できる。Second Embodiment FIG. 5 is a view for explaining a second embodiment of the present invention. In the second embodiment, the second conductivity type impurity implanted only in the channel portion of the transfer transistor T3 in the first embodiment is
The low-concentration well region 12 is also implanted directly below the digit contact 10 to enlarge it. By adopting this structure, the diffusion capacity of the digit contact on the digit line D is reduced, so that a higher-speed SRAM operation can be realized.

【００１８】[0018]

【発明の効果】以上説明したように、本発明による半導
体記憶装置は転送ＭＯＳトランジスタの基板バイアス効
果によるしきい値上昇を低減したため、良好な書き込み
特性を実現でき、ＳＲＡＭの動作速度を向上させられる
という効果を得られる。As described above, in the semiconductor memory device according to the present invention, the threshold rise due to the substrate bias effect of the transfer MOS transistor is reduced, so that good write characteristics can be realized and the operation speed of the SRAM can be improved. The effect is obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１実施例を説明する断面図である。FIG. 1 is a sectional view illustrating a first embodiment of the present invention.

【図２】第１実施例の第１工程を示す断面図である。FIG. 2 is a sectional view showing a first step of the first embodiment.

【図３】第１実施例の第２工程を示す断面図である。FIG. 3 is a sectional view showing a second step of the first embodiment.

【図４】第１実施例の第３工程を示す断面図である。FIG. 4 is a sectional view showing a third step of the first embodiment.

【図５】本発明の第２実施例を示す断面図である。FIG. 5 is a sectional view showing a second embodiment of the present invention.

【図６】ＳＲＡＭのセルを示す回路図である。FIG. 6 is a circuit diagram showing an SRAM cell.

【図７】基板バイアス効果のしきい値に対する影響を示
すグラフである。FIG. 7 is a graph showing an influence of a substrate bias effect on a threshold.

【符号の説明】[Explanation of symbols]

Ｔ１，Ｔ２ 駆動ＭＯＳトランジスタ Ｔ３，Ｔ４ 転送ＭＯＳトランジスタ Ｚ１，Ｚ２ 負荷素子 Ｇ 接地電位 ＶDD 電源電圧 Ｗ ワード線 Ｄ，ＣＤ ディジット線 １ シリコン基板 ２ Ｐウェル ３ 素子分離酸化膜 ４ 駆動ＭＯＳトランジスタ ５ 転送ＭＯＳトランジスタ ６ ゲート酸化膜 ７ ゲート電極 ８ 接地配線 ９ ＴＦＴ １０ ディジットコンタクト １１ アルミニウム配線 １２ 低濃度ウェル領域 １３ しきい値制御用不純物領域 １４ レジスト T1, T2 Driving MOS transistor T3, T4 Transfer MOS transistor Z1, Z2 Load element G Ground potential VDD Power supply voltage W Word line D, CD digit line 1 Silicon substrate 2 P well 3 Element isolation oxide film 4 Driving MOS transistor 5 Transfer MOS transistor Reference Signs List 6 Gate oxide film 7 Gate electrode 8 Ground wiring 9 TFT 10 Digit contact 11 Aluminum wiring 12 Low concentration well region 13 Threshold control impurity region 14 Resist

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 第１導電型の半導体中に形成され負荷素
子と１対のインバータから成るフリップフロップを形成
する１対の第２導電チャンネル型駆動トランジスタと、
１対の第２導電チャンネル型駆動トランジスタのドレイ
ンと１対のディジット線間に接続され上記第１導電型の
半導体中に形成された１対の第２導電チャンネル型転送
トランジスタとを有する半導体記憶装置において、上記
１対の第２導電チャンネル型転送トランジスタのチャン
ネル直下に第１導電型不純物を導入した低濃度第１導電
型ウェル領域を形成したことを特徴とした半導体記憶装
置。1. A pair of second conductive channel type driving transistors formed in a semiconductor of a first conductive type and forming a flip-flop including a load element and a pair of inverters;
A semiconductor memory device having a pair of second conductive channel type transfer transistors connected between a drain of a pair of second conductive channel type drive transistors and a pair of digit lines and formed in the semiconductor of the first conductive type. 3. The semiconductor memory device according to claim 1, wherein a low-concentration first conductivity type well region into which a first conductivity type impurity is introduced is formed immediately below the pair of second conductivity channel type transfer transistors. 【請求項２】 上記低濃度第１導電型ウェル領域は第２
導電チャンネル型転送トランジスタとディジット線との
コンタクト領域直下に拡大されている請求項１記載の半
導体記憶装置。2. The low-concentration first conductivity type well region includes a second
2. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is expanded immediately below a contact region between the conductive channel type transfer transistor and the digit line.