JP2734141B2 - Packet switch - Google Patents
Packet switchInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパケットスイッチに関し、特に1つのパケッ
トを複数の出線に出力することを可能とするパケットス
イッチの構造に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a packet switch, and more particularly, to a structure of a packet switch capable of outputting one packet to a plurality of output lines.
従来、複数の入線から入力するパケットをスイッチン
グして複数の出線に出力するときには、時分割多重/分
離回路とパケットの一時蓄積用のメモリ回路とを用いて
パケットスイッチを構成する手法が採られていた。Conventionally, when a packet input from a plurality of incoming lines is switched and output to a plurality of outgoing lines, a method of configuring a packet switch using a time division multiplexing / demultiplexing circuit and a memory circuit for temporarily storing packets has been adopted. I was
第3図は従来のパケットスイッチの一例の動作を説明
するためのブロック図である。第3図を参照すると、こ
の従来例のパケットスイッチは、時分割多重化器201
と、メモリ回路202と、パケットを目的の出線に振り分
けて出力する分離回路203とを備えている。そして、複
数の入線204,205からパケットスイッチに入力する複数
のパケットは時分割多重化器201により時分割多重され
て内部バス206に出力される。この時分割多重されたパ
ケットをメモリ回路202に一時蓄積した後、分離回路203
はメモリ回路202に一時蓄積されたパケットをあるアル
ゴリズムに従って適切な順序で内部バス207を通して読
み出し、所定の出線208,209に出力する。これにより、
任意の入線204,205から任意の出線208,209にパケットを
出力するパケットスイッチを実現している。FIG. 3 is a block diagram for explaining an operation of an example of a conventional packet switch. Referring to FIG. 3, this conventional packet switch is provided with a time division multiplexer 201.
, A memory circuit 202, and a separating circuit 203 for sorting and outputting packets to target outgoing lines. A plurality of packets input to the packet switch from the plurality of input lines 204 and 205 are time-division multiplexed by the time-division multiplexer 201 and output to the internal bus 206. After temporarily storing the time-division multiplexed packets in the memory circuit 202, the separation circuit 203
Reads the packets temporarily stored in the memory circuit 202 through the internal bus 207 in an appropriate order according to a certain algorithm, and outputs the packets to predetermined output lines 208 and 209. This allows
A packet switch that outputs packets from arbitrary incoming lines 204 and 205 to arbitrary outgoing lines 208 and 209 is realized.
この従来のパケットスイッチでは、メモリ回路202に
一時蓄積されたパケットをあるアルゴリズムで読み出す
ことが必要となり、特にスイッチ内部で1つのパケット
を複数の出線に同時刻に出力する放送機能が要求される
が、この要求を満たすアルゴリズムは複雑であるという
問題点があった。In this conventional packet switch, it is necessary to read out the packets temporarily stored in the memory circuit 202 by a certain algorithm, and in particular, a broadcast function of outputting one packet to a plurality of output lines at the same time inside the switch is required. However, there is a problem that an algorithm satisfying this requirement is complicated.
本発明によれば、複数の入線からのパケット信号を時
分割多重する時分割多重化器と、時分割多重されたパケ
ットのアドレス情報に基づいてパケットを出力すべき出
線を判断するアドレスフィルタと、前記パケットを一時
蓄積するメモリ回路と、このメモリ回路により一時蓄積
された読み出される前記パケットを目的の出線ごとに振
り分ける分離回路とを備え、前記メモリ回路をスイッチ
の出線ごとにセグメント分けし、前記アドレスフィルタ
により判断した前記出力すべき出線に対応する前記メモ
リ回路上のセグメントに前記パケットを一時蓄積した
後、前記各セグメントから1つずつ前記パケットを読み
出して前記分離回路により振り分けた前記各出線に出力
するパケットスイッチであって、前記メモリ回路は前記
各セグメントごとに読込みデータを任意の数のセグメン
トの任意のアドレス位置に同時に書込み可能とするアド
レスデコーダおよび書込み制御回路を備え、前記時分割
多重された入力パケットを前記メモリ回路の複数のセグ
メントに同時刻に書き込むことを特徴とするパケットス
イッチが得られる。According to the present invention, a time-division multiplexer for time-division multiplexing packet signals from a plurality of input lines, and an address filter for determining an output line to output a packet based on address information of the time-division multiplexed packet are provided. A memory circuit for temporarily storing the packets, and a separating circuit for distributing the packets temporarily stored and read out by the memory circuit for each target output line. The memory circuit is segmented for each switch output line. After temporarily storing the packets in the segment on the memory circuit corresponding to the outgoing line to be output determined by the address filter, reading the packets one by one from each of the segments and distributing the packets by the separation circuit. A packet switch for outputting to each outgoing line, wherein the memory circuit reads each segment. An address decoder and a write control circuit for simultaneously writing only data to an arbitrary address position of an arbitrary number of segments, and writing the time-division multiplexed input packet to a plurality of segments of the memory circuit at the same time. Thus, a packet switch characterized by the following is obtained.
次に、本発明について第1図,第2図を参照して説明
する。Next, the present invention will be described with reference to FIGS.
第1図(a)は本発明のパケットスイッチの一実施例
を示す全体構成図である。第1図(a)を参照すると、
本実施例のパケットスイッチは時分割多重化器101と、
時分割多重されたパケットをそのアドレス情報に基づい
てどの出線に出力するかを判断するアドレスフィルタ10
2と、パケットを一時蓄積するメモリ回路103と、パケッ
トを目的の出線に振り分けて出力する分離回路104とを
備えている。なお、参照符号105,…,106は出線ごとにメ
モリ回路103を分割したセグメントを示し、参照符号10
7,…,108はパケットが入力される複数の入線を示し、参
照符号109,110,111はスイッチの内部バスを示し、参照
符号112,…,113はパケットが出力される複数の出線を示
す。FIG. 1A is an overall configuration diagram showing one embodiment of the packet switch of the present invention. Referring to FIG. 1 (a),
The packet switch of the present embodiment includes a time division multiplexer 101,
Address filter 10 for determining which output line the time-division multiplexed packet is to be output based on the address information.
2, a memory circuit 103 for temporarily storing packets, and a separating circuit 104 for distributing the packets to target outgoing lines and outputting the outgoing lines. Reference numerals 105,..., 106 indicate segments obtained by dividing the memory circuit 103 for each output line.
, 108 indicate a plurality of incoming lines to which the packet is input, reference numerals 109, 110, 111 indicate internal buses of the switch, and reference numerals 112,..., 113 indicate a plurality of outgoing lines from which the packet is output.
第1図(b)は同図(a)における時分割多重化器の
動作を説明するための図である。第1図(b)を参照す
ると、複数の入線107,…,108からの入力パケット114,
…,115は時分割多重化器101により時分割多重されて内
部バス109に出力される(時分割多重されたパケット11
8,…,119とする)。ここで、各入力パケット114,115に
は目的の出線を表すアドレス情報116,117がそれぞれ付
加されている。入力パケット114,115はパケット入力サ
イクルに各入線から1パケットずつスイッチに入力する
ものとする。内部バス109上ではこのパケット入力サイ
クルを複数の入線107,…,108と同じ数の単位時間(以
下、タイムスロットと呼ぶ)に分割し、各タイムスロッ
トに時分割多重されたパケット118,…,119を割り当て
る。FIG. 1 (b) is a diagram for explaining the operation of the time division multiplexer in FIG. 1 (a). Referring to FIG. 1 (b), input packets 114 from a plurality of incoming lines 107,.
, 115 are time-division multiplexed by the time-division multiplexer 101 and output to the internal bus 109 (time-division multiplexed packet 11
8,…, 119). Here, address information 116, 117 indicating a target outgoing line is added to each of the input packets 114, 115, respectively. Input packets 114 and 115 are input to the switch one packet at a time from each input line during a packet input cycle. On the internal bus 109, this packet input cycle is divided into the same number of unit times (hereinafter referred to as time slots) as the plurality of incoming lines 107,..., 108, and packets 118,. Assign 119.
第1図(c)は同図(a)におけるアドレスフィルタ
の動作を説明するための図である。第1図(c)を参照
すると、内部バス109上で時分割多重されたパケット11
8,…,119がアドレスフィルタ102に入力されると、アド
レスフィルタ102はアドレス情報116,…,117(第1図
(b)に図示)に基づいて出力すべき出線を判断する。
この時、複数の出線に出力するパケットについても同様
に判断する。その後アドレスフィルタ102は内部バス110
にパケット120,…,121を送出する。FIG. 1 (c) is a diagram for explaining the operation of the address filter in FIG. 1 (a). Referring to FIG. 1 (c), the packet 11 multiplexed on the internal bus 109 is time-division multiplexed.
, 119 are input to the address filter 102, the address filter 102 determines an output line to be output based on the address information 116,..., 117 (shown in FIG. 1B).
At this time, the same judgment is made for packets to be output to a plurality of outgoing lines. Thereafter, the address filter 102 is connected to the internal bus 110.
, 121 are transmitted.
第1図(d)は同図(a)におけるメモリ回路への書
込み動作を説明するための図である。第1図(d)を参
照すると、メモリ回路103はスイッチの出線ごとにセグ
メント分けされている。各セグメント105,…,106は第1
図(a)に示す各出線112,…,113に出力すべきパケット
を一時蓄積する。前述した内部バス110上の各タイムス
ロット120,…,121に割り当てられたパケットは出力する
出線に対応するセグメントに一時蓄積される。この時、
複数の出線にパケットを出力するのであれば、対応する
複数のセグメントに同一パケットを書き込む。ここで、
メモリ回路103は複数のセグメントにおいて独立に任意
のアドレス位置に、同時にデータを書き込めるようにな
っている。FIG. 1 (d) is a diagram for explaining the write operation to the memory circuit in FIG. 1 (a). Referring to FIG. 1D, the memory circuit 103 is segmented for each output line of the switch. Each segment 105, ..., 106 is the first
The packets to be output to the outgoing lines 112,..., 113 shown in FIG. The packets allocated to the time slots 120,..., 121 on the internal bus 110 are temporarily stored in the segment corresponding to the output line to be output. At this time,
If a packet is output to a plurality of outgoing lines, the same packet is written to a corresponding plurality of segments. here,
The memory circuit 103 can write data simultaneously to an arbitrary address position independently in a plurality of segments.
第1図(e)は同図(a)におけるメモリ回路からの
読出し動作を説明するための図である。第1図(e)を
参照すると、メモリ回路103上の各セグメント105,…,10
6に蓄積されたパケットは各セグメントから1つずつ内
部バス111に出力される。セグメント105からのパケット
122およびセグメント106からのパケット123は内部バス1
11に順次出力されて分離回路104に入力される。内部バ
ス111上では各パケットは時分割多重されている。内部
バス111上で定義されるタイムスロットはその順番が出
線に対応しており、メモリ回路103の各セグメントから
順番に1つずつパケットを読み出す。分離回路104で
は、そのタイムスロットの順番により、各タイムスロッ
トで入力するパケット122,…,123を出線112,…,113にそ
れぞれ出力する。出力パケット124等は内部バス111上で
時分割多重されたパケット122等を分離回路104で抜き出
したものである。FIG. 1 (e) is a diagram for explaining a read operation from the memory circuit in FIG. 1 (a). Referring to FIG. 1 (e), each segment 105,.
The packets stored in 6 are output to the internal bus 111 one by one from each segment. Packet from segment 105
Packets 122 from 122 and segment 106 are sent to internal bus 1
The signals are sequentially output to 11 and input to the separation circuit 104. Each packet is time-division multiplexed on the internal bus 111. The order of the time slots defined on the internal bus 111 corresponds to the outgoing line, and packets are read one by one from each segment of the memory circuit 103 in order. The separating circuit 104 outputs the packets 122,..., 123 input in each time slot to the outgoing lines 112,. The output packet 124 and the like are obtained by extracting the packet 122 and the like multiplexed on the internal bus 111 by the separation circuit 104.
第2図は第1図(a)におけるメモリ回路の一例を示
す回路ブロック図で、同図には書込み用の回路のみが示
され、読出し用の回路は図示を省略してあるが、読出し
用の回路に関しては第3図に示す従来のメモリ回路202
と同一の回路で良い。第2図において、参照符号301,30
2,…,303はアドレスデコーダおよび書込み制御回路を示
し、参照符号304,305,…,306は実際のデータの記憶を行
うメモリセル領域を示し、参照符号307,308,…,309はそ
れぞれメモリセル領域304,305,…,306の複数のアドレス
のうちのどれかを選択するためのワード線を示し、参照
符号310,311はメモリ回路の書込みデータをビット線312
にドライブするドライバを示す。また、参照符号313,31
5および317はそれぞれワード線307,308および309のうち
のどれかを指定するアドレス信号であり、参照符号314,
316および318はそれぞれメモリセル領域304,305および3
06にデータを書き込むかどうかを指定する書込み制御信
号であり、参照符号319,320はメモリ回路の書込みデー
タである。アドレスデコーダおよび書込み制御回路301
とメモリセル領域304とワード線307とは1つのセグメン
トを構成し、アドレスデコーダおよび書込み制御回路30
2とメモリセル領域305とワード線308とは1つのセグメ
ントを構成し、同様にアドレスデコーダおよび書込み制
御回路303とメモリセル領域306とワード線309とは1つ
のセグメントを構成する。ここで、各メモリセル領域30
4,305および306のセグメントをそれぞれセグメント1,セ
グメント2およびセグメントNと呼ぶことにする。FIG. 2 is a circuit block diagram showing an example of the memory circuit shown in FIG. 1 (a). In FIG. 2, only a circuit for writing is shown, and a circuit for reading is not shown. The conventional memory circuit 202 shown in FIG.
The same circuit as above may be used. In FIG. 2, reference numerals 301, 30
, 303 indicate address decoders and write control circuits, reference numerals 304, 305,..., 306 indicate memory cell areas for storing actual data, and reference numerals 307, 308,. , 306 indicate word lines for selecting any of a plurality of addresses, and reference numerals 310 and 311 denote write data of the memory circuit as bit lines 312.
Shows the driver to be driven. Also, reference numerals 313, 31
5 and 317 are address signals for specifying one of the word lines 307, 308 and 309, respectively,
316 and 318 are memory cell areas 304, 305 and 3 respectively
This is a write control signal for designating whether or not to write data in 06, and reference numerals 319 and 320 are write data of the memory circuit. Address decoder and write control circuit 301
, Memory cell region 304 and word line 307 constitute one segment, and address decoder and write control circuit 30
2, the memory cell region 305, and the word line 308 constitute one segment, and similarly, the address decoder / write control circuit 303, the memory cell region 306, and the word line 309 constitute one segment. Here, each memory cell area 30
The segments 4,305 and 306 will be referred to as segment 1, segment 2 and segment N, respectively.
一方、ドライバ310,311およびビット線312は、すべて
のセグメント1,2,…,Nに共用される。また、書込みデー
タ319,320はドライバ319,320により各ビット線312に駆
動される。例えばセグメント1にデータを書き込む必要
があれば、書込み制御信号314およびアドレス信号313に
よりセグメント1への書込みとデータを書き込むアドレ
ス位置との指定をメモリ回路の外部から行うと、アドレ
スデコーダおよび書込み制御回路301はアドレス信号313
をデコードし、ワード線307のうちの1本を活性化す
る。この活性化により、ビット線312上のデータは活性
化されたワード線につながっているメモリセル領域304
内のメモリセルに書き込まれる。これと同時に、セグメ
ント2,セグメントNにおいてもそれぞれ書込み制御信号
316,318およびアドレス信号315,317により書込みとデー
タを書き込むアドレス位置との指定を行うことによっ
て、それぞれ任意に、任意のアドレス位置に同一のデー
タを書き込むことができる。On the other hand, the drivers 310 and 311 and the bit line 312 are shared by all the segments 1, 2,..., N. The write data 319 and 320 are driven to the respective bit lines 312 by the drivers 319 and 320. For example, if it is necessary to write data to segment 1, if writing to segment 1 and designation of an address position to write data are performed from outside the memory circuit by a write control signal 314 and an address signal 313, an address decoder and a write control circuit 301 is the address signal 313
Is decoded, and one of the word lines 307 is activated. By this activation, the data on the bit line 312 is transferred to the memory cell area 304 connected to the activated word line.
Is written to the memory cells in the cell. At the same time, the writing control signal
By specifying writing and an address position where data is to be written by using the address signals 316 and 318 and the address signals 315 and 317, the same data can be arbitrarily written to an arbitrary address position.
このように、本実施例では、必要ならば任意の数のセ
グメントの任意のアドレス位置にデータを同時刻に書き
込むことが可能となる。したがって、入力されたパケッ
トが同時刻にメモリ回路の複数のアドレス位置に書き込
まれ(パケットがメモリ回路上で複製され)、パケット
の放送が容易に行われる。As described above, in the present embodiment, it is possible to write data to an arbitrary address position of an arbitrary number of segments at the same time if necessary. Therefore, the input packet is written to a plurality of address positions of the memory circuit at the same time (the packet is duplicated on the memory circuit), and the broadcast of the packet is easily performed.
以上説明したように本発明は、入力パケットを一時蓄
積するメモリ回路をセグメント分けし、各出線に出力す
るパケットを該当出線に対応するセグメントに蓄積する
ことにより、同一パケットをすべてのセグメントに同時
刻に書き込むことができるので、簡単なアルゴリズムに
よる読出し制御でスイッチ内でのパケットの放送が可能
になるという効果を有する。As described above, the present invention divides a memory circuit for temporarily storing an input packet into segments and stores packets to be output to each output line in a segment corresponding to the output line, so that the same packet is stored in all segments. Since writing can be performed at the same time, there is an effect that a packet can be broadcast in the switch by read control using a simple algorithm.
第1図(a)は本発明のパケットスイッチの一実施例を
示す全体構成図、第1図(b),(c)はそれぞれ同図
(a)における時分割多重化器,アドレスフィルタの動
作を説明するための図、第1図(d),(e)はそれぞ
れ同図(a)におけるメモリ回路への書込み動作,メモ
リ回路からの読出し動作を説明するための図、第2図は
第1図(a)におけるメモリ回路の一例を示す回路ブロ
ック図、第3図は従来のパケットスイッチの一例の動作
を説明するためのブロック図である。 101,102……時分割多重化器、102……アドレスフィル
タ、103,202……メモリ回路、104,203……分離回路、10
5,106……セグメント、107,108,204,205……入線、109,
110,111……内部バス、112,113,208,209……出線、114,
115……入力パケット、116,117……アドレス情報、118,
119,120,121,122,123……時分割多重されたパケット、1
24,125……出力パケット、301,302,303……アドレスデ
コーダおよび書込み制御回路、304,305,306……メモリ
セル領域、307,308,309……ワード線、310,311……デー
タドライバ。FIG. 1 (a) is an overall configuration diagram showing an embodiment of a packet switch of the present invention, and FIGS. 1 (b) and 1 (c) show operations of a time division multiplexer and an address filter in FIG. 1 (a), respectively. FIGS. 1 (d) and 1 (e) are diagrams for explaining a write operation to a memory circuit and a read operation from a memory circuit in FIG. 1 (a), respectively, and FIG. FIG. 1A is a circuit block diagram showing an example of a memory circuit, and FIG. 3 is a block diagram for explaining the operation of an example of a conventional packet switch. 101, 102: time-division multiplexer, 102: address filter, 103, 202: memory circuit, 104, 203: separating circuit, 10
5,106 …… Segment, 107,108,204,205 …… Incoming line, 109,
110,111 …… Internal bus, 112,113,208,209 …… Outbound, 114,
115 …… Input packet, 116,117 …… Address information, 118,
119,120,121,122,123 …… Time-division multiplexed packet, 1
24, 125 ... output packets, 301, 302, 303 ... address decoders and write control circuits, 304, 305, 306 ... memory cell areas, 307, 308, 309 ... word lines, 310, 311 ... data drivers.
Claims (1)
重する時分割多重化器と、時分割多重されたパケットの
アドレス情報に基づいてパケットを出力すべき出線を判
断するアドレスフィルタと、前記パケットを一時蓄積す
るメモリ回路と、このメモリ回路により一時蓄積された
後読み出される前記パケットを目的の出線ごとに振り分
ける分離回路とを備え、前記メモリ回路をスイッチの出
線ごとにセグメント分けし、前記アドレスフィルタによ
り判断した前記出力すべき出線に対応する前記メモリ回
路上のセグメントに前記パケットを一時蓄積した後、前
記各セグメントから1つずつ前記パケットを読み出して
前記分離回路により振り分けた前記各出線に出力するパ
ケットスイッチであって、前記メモリ回路は前記各セグ
メントごとに書込みデータを任意の数のセグメントの任
意のアドレス位置に同時に書込み可能とするアドレスデ
コーダおよび書込み制御回路を備え、前記時分割多重さ
れた入力パケットを前記メモリ回路の複数のセグメント
に同時刻に書き込むことを特徴とするパケットスイッ
チ。1. A time division multiplexer for time division multiplexing packet signals from a plurality of input lines, an address filter for judging an output line to output a packet based on address information of the time division multiplexed packet, A memory circuit for temporarily storing the packets, and a separating circuit for sorting the packets temporarily stored and read out by the memory circuit for each target output line, and segmenting the memory circuit for each switch output line. After temporarily storing the packets in the segment on the memory circuit corresponding to the outgoing line to be output determined by the address filter, reading the packets one by one from each segment and distributing the packets by the separation circuit. A packet switch for outputting to each output line, wherein the memory circuit writes each of the segments. An address decoder and a write control circuit for simultaneously writing data at an arbitrary address position of an arbitrary number of segments are provided, and the time-division multiplexed input packet is written to a plurality of segments of the memory circuit at the same time. Characterized packet switch.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31234189A JP2734141B2 (en) | 1989-11-30 | 1989-11-30 | Packet switch |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31234189A JP2734141B2 (en) | 1989-11-30 | 1989-11-30 | Packet switch |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03172044A JPH03172044A (en) | 1991-07-25 |
JP2734141B2 true JP2734141B2 (en) | 1998-03-30 |
Family
ID=18028076
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31234189A Expired - Lifetime JP2734141B2 (en) | 1989-11-30 | 1989-11-30 | Packet switch |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2734141B2 (en) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01270431A (en) * | 1988-04-21 | 1989-10-27 | Nec Corp | High-speed packet exchange switch |
-
1989
- 1989-11-30 JP JP31234189A patent/JP2734141B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JPH03172044A (en) | 1991-07-25 |
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