JP2723412B2 - 主記憶プリポート制御方式 - Google Patents
主記憶プリポート制御方式Info
- Publication number
- JP2723412B2 JP2723412B2 JP4009644A JP964492A JP2723412B2 JP 2723412 B2 JP2723412 B2 JP 2723412B2 JP 4009644 A JP4009644 A JP 4009644A JP 964492 A JP964492 A JP 964492A JP 2723412 B2 JP2723412 B2 JP 2723412B2
- Authority
- JP
- Japan
- Prior art keywords
- port
- request
- priority
- memory
- waiting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Multi Processors (AREA)
Description
【0001】
【産業上の利用分野】本発明は、通常のメモリポートに
加えプリポートを使用して処理装置から主記憶制御装置
に対するリクエストを受け付けるようにした主記憶プリ
ポート制御方式に関する。複数のCPU等の処理装置で
主記憶装置(MSU)をアクセスする場合、通常は主記
憶制御装置(MCU)に設けたメモリポート毎に複数の
処理装置を接続している。
加えプリポートを使用して処理装置から主記憶制御装置
に対するリクエストを受け付けるようにした主記憶プリ
ポート制御方式に関する。複数のCPU等の処理装置で
主記憶装置(MSU)をアクセスする場合、通常は主記
憶制御装置(MCU)に設けたメモリポート毎に複数の
処理装置を接続している。
【0002】しかし、プライオリティ回路を構成するL
SIのピン制限、ゲート数制限のため主記憶制御装置の
ポート数には制限があり、ポート数以上のに処理装置を
主記憶制御装置に接続したい場合には、1つのメモリポ
ートにプリポート回路部を介して複数の処理装置を接続
する。しかし、1つのメモリポートにプリポート回路部
を介して複数の処理装置を接続した場合には、プリポー
トに接続した処理装置はメモリポートに直接接続してい
る処理装置に比べ、メモリバンクビジー等で待たされた
場合にはリクエストに対するスループットが低下し、こ
の点の改善が望まれる。
SIのピン制限、ゲート数制限のため主記憶制御装置の
ポート数には制限があり、ポート数以上のに処理装置を
主記憶制御装置に接続したい場合には、1つのメモリポ
ートにプリポート回路部を介して複数の処理装置を接続
する。しかし、1つのメモリポートにプリポート回路部
を介して複数の処理装置を接続した場合には、プリポー
トに接続した処理装置はメモリポートに直接接続してい
る処理装置に比べ、メモリバンクビジー等で待たされた
場合にはリクエストに対するスループットが低下し、こ
の点の改善が望まれる。
【0003】
【従来の技術】図20は従来のマルチポート方式の主記
憶制御装置を用いた情報処理装置の説明図である。図2
0において、10は主記憶装置であり、また12は主記
憶制御装置であり、複数のメモリポート14を備え、メ
モリポート14毎にCPU等の処理装置20を接続して
いる。
憶制御装置を用いた情報処理装置の説明図である。図2
0において、10は主記憶装置であり、また12は主記
憶制御装置であり、複数のメモリポート14を備え、メ
モリポート14毎にCPU等の処理装置20を接続して
いる。
【0004】主記憶制御装置12に設けられるメモリポ
ート12の数は使用するテクノロジ、例えばLSIの場
合のI/Oピン、ゲート数により限界があり、ポート数
を越える処理装置20を接続することはできない。しか
し、装置によってはメモリポート14の数を越える処理
装置20の接続を必要とする場合があり、このためには
主記憶制御装置12のテクノロジ、例えばLSIそのも
のを設計変更または新規開発しなければならならず、実
用的でない。
ート12の数は使用するテクノロジ、例えばLSIの場
合のI/Oピン、ゲート数により限界があり、ポート数
を越える処理装置20を接続することはできない。しか
し、装置によってはメモリポート14の数を越える処理
装置20の接続を必要とする場合があり、このためには
主記憶制御装置12のテクノロジ、例えばLSIそのも
のを設計変更または新規開発しなければならならず、実
用的でない。
【0005】この問題を解決するため図21に示すよう
に、主記憶制御装置12の特定のメモリポート14に複
数のプリポート24を備えたプリポート回路部22を接
続し、複数の情報処理装置20をプリポート回路部22
でとりまとめて主記憶制御装置12の1つのメモリポー
ト14に接続し、実質的にメモリポート14の数を増加
できるようにしている。
に、主記憶制御装置12の特定のメモリポート14に複
数のプリポート24を備えたプリポート回路部22を接
続し、複数の情報処理装置20をプリポート回路部22
でとりまとめて主記憶制御装置12の1つのメモリポー
ト14に接続し、実質的にメモリポート14の数を増加
できるようにしている。
【0006】尚、プリポート回路部22は説明の都合
上、主記憶制御装置12から分けて示しているが、実際
には主記憶制御装置12に含まれている。
上、主記憶制御装置12から分けて示しているが、実際
には主記憶制御装置12に含まれている。
【0007】
【発明が解決しようとする課題】しかしながら、このよ
うなプリポート回路部を用いて且つ主記憶装置10が複
数のメモリバンクに分割され、1回のメモリアクセスで
メモリバンクビジーがある情報処理装置にあっては、プ
リポート回路部22を介して1つのメモリポート14
に、複数の処理装置からのアクセス要求、即ちリクエス
トが集中するため、プリポート回路部22を接続してい
るメモリポート14のプライオリティ獲得がメモリバン
クビジーで処理装置20を直接に接続しているメモリポ
ート14と同じ頻度で行われたとしても、プリポート回
路部22を介して接続している1つの処理装置20のリ
クエストは、プリポート回路部22に接続される処理装
置20の台数分、バンクビジーで待たされることにな
る。従って、プリポート側のスループットが著しく低下
するという問題があった。
うなプリポート回路部を用いて且つ主記憶装置10が複
数のメモリバンクに分割され、1回のメモリアクセスで
メモリバンクビジーがある情報処理装置にあっては、プ
リポート回路部22を介して1つのメモリポート14
に、複数の処理装置からのアクセス要求、即ちリクエス
トが集中するため、プリポート回路部22を接続してい
るメモリポート14のプライオリティ獲得がメモリバン
クビジーで処理装置20を直接に接続しているメモリポ
ート14と同じ頻度で行われたとしても、プリポート回
路部22を介して接続している1つの処理装置20のリ
クエストは、プリポート回路部22に接続される処理装
置20の台数分、バンクビジーで待たされることにな
る。従って、プリポート側のスループットが著しく低下
するという問題があった。
【0008】本発明は、このような従来の問題点に鑑み
てなされたもので、プリポートを用いた場合のスループ
ットを向上するようにした主記憶プリポート制御方式を
提供することを目的とする。
てなされたもので、プリポートを用いた場合のスループ
ットを向上するようにした主記憶プリポート制御方式を
提供することを目的とする。
【0009】
【課題を解決するための手段】図1は本発明の原理説明
図である。まず本発明は、主記憶装置10と、リクエス
トキュー16を持つ複数のメモリーポート14とメモリ
ポート14からのリクストに対しプライオリティを取得
するプライオリティ回路部18とを備えた主記憶制御装
置12と、主記憶制御装置12のメモリポート14に接
続された処理装置18とを備えた情報処理装置を対象と
する。
図である。まず本発明は、主記憶装置10と、リクエス
トキュー16を持つ複数のメモリーポート14とメモリ
ポート14からのリクストに対しプライオリティを取得
するプライオリティ回路部18とを備えた主記憶制御装
置12と、主記憶制御装置12のメモリポート14に接
続された処理装置18とを備えた情報処理装置を対象と
する。
【0010】このような情報処理装置につき本発明の主
記憶プリポート制御方式にあっては、主記憶制御装置1
2の少なくとも2つのメモリポート16に単一のバス1
00を介して接続されると共に複数の処理装置20から
リクエストを受け付ける複数のプリポート24を備えた
プリポート回路部22と、プリポート回路部22で受け
付けた複数の処理装置20からのリクエストを主記憶制
御装置12の少なくとも2つのメモリポート14に転送
してセットするインターフェイス処理を行うプリポート
制御部30とを設けたことを特徴とする。
記憶プリポート制御方式にあっては、主記憶制御装置1
2の少なくとも2つのメモリポート16に単一のバス1
00を介して接続されると共に複数の処理装置20から
リクエストを受け付ける複数のプリポート24を備えた
プリポート回路部22と、プリポート回路部22で受け
付けた複数の処理装置20からのリクエストを主記憶制
御装置12の少なくとも2つのメモリポート14に転送
してセットするインターフェイス処理を行うプリポート
制御部30とを設けたことを特徴とする。
【0011】ここで、プリポート制御部30は、プリポ
ート回路部22を接続した少なくとも2つのメモリポー
ト14の各々に設けたリクエストキュー16に格納され
ているリクエスト数を検出し、この検出リクエスト数に
基づいてプリポート回路部22からメモリポート16に
送出するプリポートのプライオリティを制御することを
特徴とする。
ート回路部22を接続した少なくとも2つのメモリポー
ト14の各々に設けたリクエストキュー16に格納され
ているリクエスト数を検出し、この検出リクエスト数に
基づいてプリポート回路部22からメモリポート16に
送出するプリポートのプライオリティを制御することを
特徴とする。
【0012】プリポート制御部30によるプリポートプ
ライオリティ制御の基本は、2つのメモリポート14の
各々に対するリクエストがプリポート回路部22内に存
在し、且つバンクビジー等により2つのメモリポート1
4側で待たされているリクエスト数(以下「待ちリクエ
スト数」という)のうち、待ちリクエスト数の少ない方
のメモリポート14に対するリクエストの送出を優先さ
せる。
ライオリティ制御の基本は、2つのメモリポート14の
各々に対するリクエストがプリポート回路部22内に存
在し、且つバンクビジー等により2つのメモリポート1
4側で待たされているリクエスト数(以下「待ちリクエ
スト数」という)のうち、待ちリクエスト数の少ない方
のメモリポート14に対するリクエストの送出を優先さ
せる。
【0013】具体的にはプリポート制御部30は、
(1)プリポート回路部22を接続するリクエストキュ
ー16を備えた少なくとも2つのメモリポート14の各
々にバンクビジー等で保持されている待ちリクエスト数
を計数する計数手段と、(2)計数手段で計数された2
1つのメモリポート14の各待ちリクエスト数に基づい
てプリポート回路部22からのリクエストを2つのメモ
リポート14のどちらに優先して送るかを示すポートリ
クエスト優先信号を作成するポートリクエスト優先信号
作成手段と、(3)2つのメモリポート14の各々に対
応したプリポート回路部22内の2組のプリポート群に
待ちリクエストが存在するか否か検出するプリポート待
ちリクエスト検出手段と、(4)ポートリクエスト優先
信号及びプリポート待ちリクエスト検出信号に基づいて
プリポート回路部22から2つのメモリポート14に送
出するリクエストの優先順位を決定するプリポートプラ
イオリティ決定手段と、を備えたことを特徴とする。
(1)プリポート回路部22を接続するリクエストキュ
ー16を備えた少なくとも2つのメモリポート14の各
々にバンクビジー等で保持されている待ちリクエスト数
を計数する計数手段と、(2)計数手段で計数された2
1つのメモリポート14の各待ちリクエスト数に基づい
てプリポート回路部22からのリクエストを2つのメモ
リポート14のどちらに優先して送るかを示すポートリ
クエスト優先信号を作成するポートリクエスト優先信号
作成手段と、(3)2つのメモリポート14の各々に対
応したプリポート回路部22内の2組のプリポート群に
待ちリクエストが存在するか否か検出するプリポート待
ちリクエスト検出手段と、(4)ポートリクエスト優先
信号及びプリポート待ちリクエスト検出信号に基づいて
プリポート回路部22から2つのメモリポート14に送
出するリクエストの優先順位を決定するプリポートプラ
イオリティ決定手段と、を備えたことを特徴とする。
【0014】プリポート制御部30のプリポートプライ
オリティ決定手段は、プリポート待ちリクエスト検出手
段により2つのメモリポート14のいずれか一方に対す
る待ちリクエストの存在が検出された場合には、ポート
リクエスト優先信号による指定を無視(無効)し、プリ
ポート内待ちリクエストが存在するメモリポート14に
対するプリポート回路部22からリクエストの送出を優
先させる。具体的にはプリポート内待ちリクエスト信号
のポートを示す信号をリクエストの制御ビットのCポー
トフラグ(C−FL)にセットしてメモリポート14側
へ転送する。例えば、Dポートにのみ待ちリクエストが
あった場合、Cポートフラグ(C−FL)は“0”とし
て送出する。
オリティ決定手段は、プリポート待ちリクエスト検出手
段により2つのメモリポート14のいずれか一方に対す
る待ちリクエストの存在が検出された場合には、ポート
リクエスト優先信号による指定を無視(無効)し、プリ
ポート内待ちリクエストが存在するメモリポート14に
対するプリポート回路部22からリクエストの送出を優
先させる。具体的にはプリポート内待ちリクエスト信号
のポートを示す信号をリクエストの制御ビットのCポー
トフラグ(C−FL)にセットしてメモリポート14側
へ転送する。例えば、Dポートにのみ待ちリクエストが
あった場合、Cポートフラグ(C−FL)は“0”とし
て送出する。
【0015】またプリポート制御部30のプリポートプ
ライオリティ決定手段は、プリポート待ちリクエスト検
出手段により2つのメモリポート14の各々に対する待
ちリクエストの存在が検出されていた場合には、ポート
リクエスト優先信号で指定される2つのメモリポート1
4のいずれか一方に対するリクエストの送出を優先させ
る。即ち、プリポートのプライオリティはポートリクエ
スト優先信号のみによって決定されることになる。
ライオリティ決定手段は、プリポート待ちリクエスト検
出手段により2つのメモリポート14の各々に対する待
ちリクエストの存在が検出されていた場合には、ポート
リクエスト優先信号で指定される2つのメモリポート1
4のいずれか一方に対するリクエストの送出を優先させ
る。即ち、プリポートのプライオリティはポートリクエ
スト優先信号のみによって決定されることになる。
【0016】このように2つのメモリポート14に対す
るリクエストがプリポート回路部22に存在することを
条件にプリポートのプライオリティを決定する信号を発
生するプリポートリクエスト優先信号作成回路は、 2つのメモリポート14の待ちリクエスト数が異なっ
た時は、待ちリクエスト数の少ない方のメモリポート1
4にプリポート回路部22からのリクエストの送出を優
先させるポートリクエスト優先信号を作成して発生し、 待ちリクエスト数が同一の時は、予め設定した側のメ
モリポート14にプリポート回路部22からのリクエス
トの送出を優先させるポートリクエスト優先信号を作成
して発生する。
るリクエストがプリポート回路部22に存在することを
条件にプリポートのプライオリティを決定する信号を発
生するプリポートリクエスト優先信号作成回路は、 2つのメモリポート14の待ちリクエスト数が異なっ
た時は、待ちリクエスト数の少ない方のメモリポート1
4にプリポート回路部22からのリクエストの送出を優
先させるポートリクエスト優先信号を作成して発生し、 待ちリクエスト数が同一の時は、予め設定した側のメ
モリポート14にプリポート回路部22からのリクエス
トの送出を優先させるポートリクエスト優先信号を作成
して発生する。
【0017】更にプリポート制御部30のポートリクエ
スト優先信号作成手段は、待ちリクエスト数が同数の場
合の最初の転送先として予め設定した一方のメモリポー
ト14の待ちリクエスト数が一杯になった時に、プリポ
ート回路部22からのリクエストの送出を抑止する手段
と、2つのメモリポート14の待ちリクエスト数が一杯
になる1つ前の値で、且つ2つのメモリポート14の待
ちリクエスト数が同数の場合に、待ちリクエスト数が同
数の場合の予め設定したメモリポート14とは異なる転
送レジスタ46のCポートフラグの反転値が示すメモリ
ポート14に対するリクエストの送出を優先させるポー
トリクエスト優先信号を作成して発生する手段とを備
え、2つのリクエストキュー16が一杯になるまでプリ
ポート回路部22から送出したリクエストを受け入れる
ようにする。
スト優先信号作成手段は、待ちリクエスト数が同数の場
合の最初の転送先として予め設定した一方のメモリポー
ト14の待ちリクエスト数が一杯になった時に、プリポ
ート回路部22からのリクエストの送出を抑止する手段
と、2つのメモリポート14の待ちリクエスト数が一杯
になる1つ前の値で、且つ2つのメモリポート14の待
ちリクエスト数が同数の場合に、待ちリクエスト数が同
数の場合の予め設定したメモリポート14とは異なる転
送レジスタ46のCポートフラグの反転値が示すメモリ
ポート14に対するリクエストの送出を優先させるポー
トリクエスト優先信号を作成して発生する手段とを備
え、2つのリクエストキュー16が一杯になるまでプリ
ポート回路部22から送出したリクエストを受け入れる
ようにする。
【0018】ここでプリポートプライオリティ優先信号
の作成原理は、例えば図2に示すようになる。図2は、
2つのメモリポート14をCポート、Dポートとしてお
り、CポートとDポートの最大待ちリクエスト数を2と
した場合を例にとっている。図2において、待ちリクエ
スト数が異なる場合は少ない方のポートを指定し、待ち
リクエスト数が同一の場合は設定値で決まる一方のポー
トを指定することを基本とする。設定値はCポート又は
Dポートをを任意に指定でき、例えば設定値でCポート
を指定する。
の作成原理は、例えば図2に示すようになる。図2は、
2つのメモリポート14をCポート、Dポートとしてお
り、CポートとDポートの最大待ちリクエスト数を2と
した場合を例にとっている。図2において、待ちリクエ
スト数が異なる場合は少ない方のポートを指定し、待ち
リクエスト数が同一の場合は設定値で決まる一方のポー
トを指定することを基本とする。設定値はCポート又は
Dポートをを任意に指定でき、例えば設定値でCポート
を指定する。
【0019】しかし、CポートとDポートの待ちリクエ
スト数がポートが一杯になる1つ前の値で、且つCポー
トとDポートの待ちリクエスト数が等しい場合、即ち、 Cポート待ちリクエスト数=Dポート待ちリクエスト数
=1 の場合には、転送レジスタ46のCポートフラグ(C−
FL)の反転設定値とすることで本来指定したCポート
は異なるとはDポートを指定してリクエストの送出プラ
イオリティを優先させ、Cポート及びDポート信号2つ
のリクエストキュー16が一杯になるまで前記プリポー
ト回路部22から送出したリクエストを受け入れるよう
にする。
スト数がポートが一杯になる1つ前の値で、且つCポー
トとDポートの待ちリクエスト数が等しい場合、即ち、 Cポート待ちリクエスト数=Dポート待ちリクエスト数
=1 の場合には、転送レジスタ46のCポートフラグ(C−
FL)の反転設定値とすることで本来指定したCポート
は異なるとはDポートを指定してリクエストの送出プラ
イオリティを優先させ、Cポート及びDポート信号2つ
のリクエストキュー16が一杯になるまで前記プリポー
ト回路部22から送出したリクエストを受け入れるよう
にする。
【0020】更にプリポート制御部30の計数手段によ
る待ちリクエスト数のカウントアップとカウントダウン
は、次のようになる。 カウントアップ;プリポート回路部22の最終段の転
送レジスタにセットされたリクエストのバリッド信号を
検出した後にポートメモリ側14へリクエストを転送す
る次サイクルで待ちリクエスト数をカウントアップす
る。
る待ちリクエスト数のカウントアップとカウントダウン
は、次のようになる。 カウントアップ;プリポート回路部22の最終段の転
送レジスタにセットされたリクエストのバリッド信号を
検出した後にポートメモリ側14へリクエストを転送す
る次サイクルで待ちリクエスト数をカウントアップす
る。
【0021】カウントダウン;プライオリティ回路部
18で待ちリクエストのプライオリティが取得された後
の次の転送サイクルで待ちリクエスト数をカウントダウ
ンする。
18で待ちリクエストのプライオリティが取得された後
の次の転送サイクルで待ちリクエスト数をカウントダウ
ンする。
【0022】
【作用】このような構成を備えた本発明の主記憶プリポ
ート制御方式によれば次の作用が得られる。まず2つの
メモリポートで同時にメモリのバンクビジー、コンフリ
クト条件をチェックできるので、プリポート回路部から
メモリポートに対するメモリアクセスのスループットが
向上する。また、複数のメモリポートに1つのバスでプ
リポート回路部を接続しているため、プリポート回路部
に複数のメモリポートを割り当ててもバス接続は1つで
済み、主記憶制御装置の回路ボードの接続ピン数を低減
できる。
ート制御方式によれば次の作用が得られる。まず2つの
メモリポートで同時にメモリのバンクビジー、コンフリ
クト条件をチェックできるので、プリポート回路部から
メモリポートに対するメモリアクセスのスループットが
向上する。また、複数のメモリポートに1つのバスでプ
リポート回路部を接続しているため、プリポート回路部
に複数のメモリポートを割り当ててもバス接続は1つで
済み、主記憶制御装置の回路ボードの接続ピン数を低減
できる。
【0023】更に複数のメモリポートの各々に保持して
いるプライオリティ獲得待ちのリクエスト数を前もって
検出し、リクエスト数の少ないメモリポートへのリクエ
ストを優先させることで、プリポート回路部から複数の
メモリポートに対するアクセス数を均一に送出でき、メ
モリポートの動作率を向上でき、結果としてメモリアク
セスのスループットが向上する。
いるプライオリティ獲得待ちのリクエスト数を前もって
検出し、リクエスト数の少ないメモリポートへのリクエ
ストを優先させることで、プリポート回路部から複数の
メモリポートに対するアクセス数を均一に送出でき、メ
モリポートの動作率を向上でき、結果としてメモリアク
セスのスループットが向上する。
【0024】更に、メモリポートのリクエストキューが
一杯になる1つ前のプリポートのリクエストで且つ、複
数のメモリポートに残っている待ちリクエスト数が等し
い場合に、予め定めたルールとは異なるメモリポートに
対するプリポートからのプライオリティを優先させるこ
とにより、リクエストキューが一杯になる前にプリポー
ト転送レジスタのクロック抑止でリクエスト転送が中止
されてしまう事態を防ぎ、メモリアクセスのスループッ
トの低下を最小限に抑えながらプリポート回路部を使用
して実質的にメモリポート数を簡単に増加させることが
できる。
一杯になる1つ前のプリポートのリクエストで且つ、複
数のメモリポートに残っている待ちリクエスト数が等し
い場合に、予め定めたルールとは異なるメモリポートに
対するプリポートからのプライオリティを優先させるこ
とにより、リクエストキューが一杯になる前にプリポー
ト転送レジスタのクロック抑止でリクエスト転送が中止
されてしまう事態を防ぎ、メモリアクセスのスループッ
トの低下を最小限に抑えながらプリポート回路部を使用
して実質的にメモリポート数を簡単に増加させることが
できる。
【0025】
【実施例】 [目次] 1.全体構成 2.主記憶制御装置の構成 3.プライオリティ回路部の構成 4.プリポート回路部の構成 5.プライオリティ制御部の構成 6.プリポートプライオリティの決定 7.Cポートリクエスト優先信号の作成 8.プリポート転送レジスタのクロック抑止制御 9.インタフェース信号の説明 10.プリポート回路部からの転送動作 1.全体構成 図3は本発明の主記憶プリポート制御方式が適用される
情報処理装置の実施例構成図である。
情報処理装置の実施例構成図である。
【0026】図3において、10は主記憶装置(MS
U)であり、また12は主記憶制御装置(MCU)であ
り、この実施例にあってはメモリポート14としてAポ
ート、Bポート、Cポート及びDポートの4つを設けた
場合を例にとっている。この4つのメモリポート14の
うち、AポートとBポートのそれぞれには直接CPU等
の処理装置20A,20Bが接続される。
U)であり、また12は主記憶制御装置(MCU)であ
り、この実施例にあってはメモリポート14としてAポ
ート、Bポート、Cポート及びDポートの4つを設けた
場合を例にとっている。この4つのメモリポート14の
うち、AポートとBポートのそれぞれには直接CPU等
の処理装置20A,20Bが接続される。
【0027】残りのCポートとDポートはプリポート回
路部22に割り当てられており、プリポート回路部22
に対しCポートトDポートの2つを共通のバス100を
介して共通接続している。プリポート回路部22は主記
憶制御装置12のCポートに対応したプリポート24と
してCo〜Cmプリポートをもち、Co〜Cmプリポー
トに処理装置20Co〜20Cmを接続している。ま
た、主記憶制御装置12のDポートに対応するプリポー
ト24としてDo〜Dnプリポートを設けており、Do
〜Dnプリポートのそれぞれに処理装置20Do〜Dn
を接続している。
路部22に割り当てられており、プリポート回路部22
に対しCポートトDポートの2つを共通のバス100を
介して共通接続している。プリポート回路部22は主記
憶制御装置12のCポートに対応したプリポート24と
してCo〜Cmプリポートをもち、Co〜Cmプリポー
トに処理装置20Co〜20Cmを接続している。ま
た、主記憶制御装置12のDポートに対応するプリポー
ト24としてDo〜Dnプリポートを設けており、Do
〜Dnプリポートのそれぞれに処理装置20Do〜Dn
を接続している。
【0028】Co〜Cmプリポートに接続した処理装置
20Co〜20Cmは主記憶制御装置12のCポートに
対しリクエストを転送し、またDo〜Dnプリポートに
接続した処理装置20Do〜20Dnは主記憶制御装置
12のDポートに対しリクエストを転送するようにな
る。尚、図3ではプリポート回路部22を説明の都合
上、主記憶制御装置12から分離しているが、実際の装
置は主記憶制御装置12の一部の回路部として設けてい
る。 2.主記憶制御装置の構成 図4は図3に示した主記憶制御装置12の実施例構成図
である。
20Co〜20Cmは主記憶制御装置12のCポートに
対しリクエストを転送し、またDo〜Dnプリポートに
接続した処理装置20Do〜20Dnは主記憶制御装置
12のDポートに対しリクエストを転送するようにな
る。尚、図3ではプリポート回路部22を説明の都合
上、主記憶制御装置12から分離しているが、実際の装
置は主記憶制御装置12の一部の回路部として設けてい
る。 2.主記憶制御装置の構成 図4は図3に示した主記憶制御装置12の実施例構成図
である。
【0029】図4において、主記憶制御装置にはプライ
オリティ回路部18、主記憶リクエストパイプライン3
2、主記憶インタフェース部34、主記憶データストア
部36及び主記憶データロード部38が設けられる。プ
ライオリティ回路部18はA〜Dポートを備え、Aポー
トとBポートに対しては処理装置20A,20Bからの
リクエストが直接行われ、一方、CポートとDポートに
対しては単一のバス100を介してプリポート回路部2
2からのリクエストが行われる。
オリティ回路部18、主記憶リクエストパイプライン3
2、主記憶インタフェース部34、主記憶データストア
部36及び主記憶データロード部38が設けられる。プ
ライオリティ回路部18はA〜Dポートを備え、Aポー
トとBポートに対しては処理装置20A,20Bからの
リクエストが直接行われ、一方、CポートとDポートに
対しては単一のバス100を介してプリポート回路部2
2からのリクエストが行われる。
【0030】プリポート回路部22には図3に示したよ
うにCプリポート群とDプリポート群に分けて処理装置
20Co〜20Cmと20Do〜20Dnを接続してい
る。プライオリティ回路部18はプリポート回路部22
を含むいずれかの処理装置からのA〜Dポートに対する
リクエストのプライオリティを決定し、プライオリティ
を獲得したリクエストを主記憶リクエストパイプライン
32に発信する。
うにCプリポート群とDプリポート群に分けて処理装置
20Co〜20Cmと20Do〜20Dnを接続してい
る。プライオリティ回路部18はプリポート回路部22
を含むいずれかの処理装置からのA〜Dポートに対する
リクエストのプライオリティを決定し、プライオリティ
を獲得したリクエストを主記憶リクエストパイプライン
32に発信する。
【0031】主記憶リクエストパイプライン32はプラ
イオリティ回路部18から発信されたリクエストに基づ
き主記憶装置10に対するストアアクセスまたはロード
アクセスを実行する。このとき主記憶インタフェース部
34は主記憶装置10に対しプライオリティ回路部18
から発信されたリクエストに基づくアドレス指定、オペ
コード指定等のインタフェース制御を行う。
イオリティ回路部18から発信されたリクエストに基づ
き主記憶装置10に対するストアアクセスまたはロード
アクセスを実行する。このとき主記憶インタフェース部
34は主記憶装置10に対しプライオリティ回路部18
から発信されたリクエストに基づくアドレス指定、オペ
コード指定等のインタフェース制御を行う。
【0032】主記憶データロード部38はパイプライン
制御により主記憶装置10から読み出されたロードデー
タを処理装置20A,20B,20Co〜20Cm,2
0Do〜20Dnに送出する。主記憶データストア部3
6はプライオリティ回路部18でプライオリティが獲得
されて主記憶リクエストパイプライン32に発信された
リクエストに基づく主記憶インタフェース34からの主
記憶装置10に対するアドレス指定及び読出しまたは書
込み制御に同期して、プライオリティが獲得されたいず
れかの処理装置からのリクエストに対応するストアデー
タを主記憶装置10に送って記憶させる。
制御により主記憶装置10から読み出されたロードデー
タを処理装置20A,20B,20Co〜20Cm,2
0Do〜20Dnに送出する。主記憶データストア部3
6はプライオリティ回路部18でプライオリティが獲得
されて主記憶リクエストパイプライン32に発信された
リクエストに基づく主記憶インタフェース34からの主
記憶装置10に対するアドレス指定及び読出しまたは書
込み制御に同期して、プライオリティが獲得されたいず
れかの処理装置からのリクエストに対応するストアデー
タを主記憶装置10に送って記憶させる。
【0033】プリポート回路部22には、本発明の主記
憶プリポート制御を行うためのプリポート回路部30が
設けられる。前記プリポート制御部30は、プリポート
回路部22で受け付けた処理装置20Co〜20Cm及
び20Do〜20Dnからのリクエストのプライオリテ
ィを決定する。このプリポートプライオリティの決定
は、プライオリティ回路部18のCポートとDポートの
リクエストキューに保持している待ちリクエスト数、お
よびプリポートの2組のプリポート群に待ちリクエスト
が存在するか否かを検出する待ちプリポートリクエスト
の有無を予測し、このプライオリティポート待ちリクエ
スト数とプリポート内待ちリクエストの有無に基づいて
プリポートプライオリティ制御及びプライオリティ回路
部18と主記憶データストア部36とのインタフェース
処理を実行する。
憶プリポート制御を行うためのプリポート回路部30が
設けられる。前記プリポート制御部30は、プリポート
回路部22で受け付けた処理装置20Co〜20Cm及
び20Do〜20Dnからのリクエストのプライオリテ
ィを決定する。このプリポートプライオリティの決定
は、プライオリティ回路部18のCポートとDポートの
リクエストキューに保持している待ちリクエスト数、お
よびプリポートの2組のプリポート群に待ちリクエスト
が存在するか否かを検出する待ちプリポートリクエスト
の有無を予測し、このプライオリティポート待ちリクエ
スト数とプリポート内待ちリクエストの有無に基づいて
プリポートプライオリティ制御及びプライオリティ回路
部18と主記憶データストア部36とのインタフェース
処理を実行する。
【0034】このプリポート制御部30によるプリポー
トプライオリティを決定するための制御ルールの基本は
次のとおりである。プリポート内待ちリクエストがCポ
ートとDポートの2組に存在していた場合は、次のルー
ル1〜3に従う。 [ルール1]プリポート制御部30でプライオリティ回
路部18の待ちリクエスト数を検出し、待ちリクエスト
数が同数の場合は予め定めた順番に従ってプリポート回
路部22よりプライオリティ回路部18にリクエストを
送出させる。 [ルール2]プリポート制御部30でプライオリティ回
路部18の待ちリクエスト数を予測し、待ちリクエスト
数が異なる場合は待ちリクエスト数の少ない方のポート
に対するリクエストの送出を優先させる。 [ルール3]待ちリクエスト数が同数のときのルール1
のCポートとDポートに対するプリポート回路部22か
らのリクエスト送出の順番については例外規定がある。
この例外規定は CポートとDポートに保持可能なリクエストの残り数
が1で、且つ そのときの待ちリクエスト数が同数の場合、ルール1
で定めた順番に従ったリクエストの送出プライオリティ
を、転送レジスタ46のCポートフラグ(C−FL)の
値の反転値に変更する。これは後の説明で明らかにする
ように、プライオリティ回路部18のCポートとDポー
トのリクエストキューに空きを生じさせないようにプリ
ポート回路部22よりリクエストを送出させるためであ
る。
トプライオリティを決定するための制御ルールの基本は
次のとおりである。プリポート内待ちリクエストがCポ
ートとDポートの2組に存在していた場合は、次のルー
ル1〜3に従う。 [ルール1]プリポート制御部30でプライオリティ回
路部18の待ちリクエスト数を検出し、待ちリクエスト
数が同数の場合は予め定めた順番に従ってプリポート回
路部22よりプライオリティ回路部18にリクエストを
送出させる。 [ルール2]プリポート制御部30でプライオリティ回
路部18の待ちリクエスト数を予測し、待ちリクエスト
数が異なる場合は待ちリクエスト数の少ない方のポート
に対するリクエストの送出を優先させる。 [ルール3]待ちリクエスト数が同数のときのルール1
のCポートとDポートに対するプリポート回路部22か
らのリクエスト送出の順番については例外規定がある。
この例外規定は CポートとDポートに保持可能なリクエストの残り数
が1で、且つ そのときの待ちリクエスト数が同数の場合、ルール1
で定めた順番に従ったリクエストの送出プライオリティ
を、転送レジスタ46のCポートフラグ(C−FL)の
値の反転値に変更する。これは後の説明で明らかにする
ように、プライオリティ回路部18のCポートとDポー
トのリクエストキューに空きを生じさせないようにプリ
ポート回路部22よりリクエストを送出させるためであ
る。
【0035】プリポート内で待ちリクエストが片方のみ
に存在する場合は、次のルール4に従う。 [ルール4]プリポート内で待ちリクエストが有るポー
トのリクエストを、プリポート回路部22よりプライオ
リティ回路部18にリクエストを送出させる。 3.プライオリティ回路部の構成 図5は図4に示した本発明のプリポート回路部22及び
プライオリティ回路部18の詳細を示した実施例構成図
である。
に存在する場合は、次のルール4に従う。 [ルール4]プリポート内で待ちリクエストが有るポー
トのリクエストを、プリポート回路部22よりプライオ
リティ回路部18にリクエストを送出させる。 3.プライオリティ回路部の構成 図5は図4に示した本発明のプリポート回路部22及び
プライオリティ回路部18の詳細を示した実施例構成図
である。
【0036】第5図について、まずプライオリティ回路
部18を説明する。プライオリティ回路部18にあって
は、A,B,C,Dポートのそれぞれにリクエストキュ
ーとしての機能をもつポートキュー16A,16B,1
6C,16Dとポートレジスタ14A,14B,14
C,14Dを設けている。この実施例においては、ポー
トキュー16A〜16Dは格納数4のものを示してお
り、これにポートレジスタ14A〜14Dが1つ設けら
れることから、Aポート〜Dポートに保持可能な最大リ
クエスト数は合計5つとなる。
部18を説明する。プライオリティ回路部18にあって
は、A,B,C,Dポートのそれぞれにリクエストキュ
ーとしての機能をもつポートキュー16A,16B,1
6C,16Dとポートレジスタ14A,14B,14
C,14Dを設けている。この実施例においては、ポー
トキュー16A〜16Dは格納数4のものを示してお
り、これにポートレジスタ14A〜14Dが1つ設けら
れることから、Aポート〜Dポートに保持可能な最大リ
クエスト数は合計5つとなる。
【0037】Aポート及びBポートについては、それぞ
れ独立したポートを構成しているが、CポートとDポー
トについてはプリポート回路部22に対し単一のバス1
00を介して共通接続している。ポートレジスタ14A
〜14Dの出力は主記憶リクエストプライオリティ決定
回路48に入力され、ポートレジスタ14A〜14Dよ
り1〜4のリクエストが同時に主記憶リクエストプライ
オリティ決定回路48に入力され、予め定めたプライオ
リティ決定ルールに従ってリクエストのプライオリティ
が獲得され、ポートレジスタから主記憶リクエストパイ
プライン32に発信される。 4.プリポート回路部の構成 次に図5の実施例におけるプリポート回路部22を説明
する。プリポート回路部に接続する処理装置20Co〜
20Cm及び20Do〜20Dnに対応してプリCポー
トレジスタ40Co〜40Cm及び40Do〜40Dn
が設けられる。続いてプリポートキュー42Co〜42
Cm及び42Do〜42Dnが設けられる。
れ独立したポートを構成しているが、CポートとDポー
トについてはプリポート回路部22に対し単一のバス1
00を介して共通接続している。ポートレジスタ14A
〜14Dの出力は主記憶リクエストプライオリティ決定
回路48に入力され、ポートレジスタ14A〜14Dよ
り1〜4のリクエストが同時に主記憶リクエストプライ
オリティ決定回路48に入力され、予め定めたプライオ
リティ決定ルールに従ってリクエストのプライオリティ
が獲得され、ポートレジスタから主記憶リクエストパイ
プライン32に発信される。 4.プリポート回路部の構成 次に図5の実施例におけるプリポート回路部22を説明
する。プリポート回路部に接続する処理装置20Co〜
20Cm及び20Do〜20Dnに対応してプリCポー
トレジスタ40Co〜40Cm及び40Do〜40Dn
が設けられる。続いてプリポートキュー42Co〜42
Cm及び42Do〜42Dnが設けられる。
【0038】プリポートキュー42Co〜42Dnは一
種のバッファメモリであり、複数のリクエストを格納し
て保持することができる。プリCポート及びプリDポー
トレジスタ40Co〜40Dn及びプリポートキュー4
2Co〜42Dnの各出力はセレクタ45を介して転送
レジスタ46に入力される。セレクタ45は後の説明で
明らかにするプリポート制御回路部30のプリポートプ
ライオリティ決定ルールに従っていずれか1つのリクエ
ストをセレクトして転送レジスタ46に出力する。
種のバッファメモリであり、複数のリクエストを格納し
て保持することができる。プリCポート及びプリDポー
トレジスタ40Co〜40Dn及びプリポートキュー4
2Co〜42Dnの各出力はセレクタ45を介して転送
レジスタ46に入力される。セレクタ45は後の説明で
明らかにするプリポート制御回路部30のプリポートプ
ライオリティ決定ルールに従っていずれか1つのリクエ
ストをセレクトして転送レジスタ46に出力する。
【0039】転送レジスタ46は後の説明で明らかにす
るクロック抑止信号のオフ状態(レジスタ動作状態)で
セレクタ45からプリポート制御部30のプリポートプ
ライオリティ決定ルールに基づいて選択されたいずれか
1つのリクエストをラッチし、プライオリティ回路部1
8に転送する。ここで、転送レジスタ46から送出され
るリクエストは、例えば図6に示すフォーマット構成を
有する。即ち、リクエストを示すバリッドビット、主記
憶装置に対するリクエストアドレス、オペランドコード
及び制御フラグで構成される。ここで、制御フラグの中
にはプリポート制御回路部30で決定されたCポートま
たはDポートのいずれかに対するリクエストであるかを
示すポート優先フラグ、具体的にはCポートフラグが設
けられており、プライオリティ制御回路部30が転送レ
ジスタ46にラッチされたリクエストの対応するフラグ
をセット,リセットする。
るクロック抑止信号のオフ状態(レジスタ動作状態)で
セレクタ45からプリポート制御部30のプリポートプ
ライオリティ決定ルールに基づいて選択されたいずれか
1つのリクエストをラッチし、プライオリティ回路部1
8に転送する。ここで、転送レジスタ46から送出され
るリクエストは、例えば図6に示すフォーマット構成を
有する。即ち、リクエストを示すバリッドビット、主記
憶装置に対するリクエストアドレス、オペランドコード
及び制御フラグで構成される。ここで、制御フラグの中
にはプリポート制御回路部30で決定されたCポートま
たはDポートのいずれかに対するリクエストであるかを
示すポート優先フラグ、具体的にはCポートフラグが設
けられており、プライオリティ制御回路部30が転送レ
ジスタ46にラッチされたリクエストの対応するフラグ
をセット,リセットする。
【0040】また、転送レジスタ46に格納されたバリ
ッドビット及び制御フラグの中のCポートフラグは、後
の説明で明らかにするプリポート制御部30におけるプ
リポートプライオリティ決定制御に使用される。尚、図
5にあっては、図6のバリッドビットをVで示し、また
制御フラグの中のCポートフラグをC−FLで示してい
る。
ッドビット及び制御フラグの中のCポートフラグは、後
の説明で明らかにするプリポート制御部30におけるプ
リポートプライオリティ決定制御に使用される。尚、図
5にあっては、図6のバリッドビットをVで示し、また
制御フラグの中のCポートフラグをC−FLで示してい
る。
【0041】再び図5を参照するに、プリポート回路部
22に設けられたプリポートキュー42Co〜42Cn
のそれぞれにはインキューカウンタ76とアウトキュー
カウンタ78が設けられており、この実施例にあって
は、加算器80でインキューカウンタ76の計数値から
アウトキューカウンタ78の計数値を差し引くことでプ
リポートキュー42Co〜42Cnのそれぞれに保持さ
れているプリポート回路部22における待ちリクエスト
数を検出できるようにしている。
22に設けられたプリポートキュー42Co〜42Cn
のそれぞれにはインキューカウンタ76とアウトキュー
カウンタ78が設けられており、この実施例にあって
は、加算器80でインキューカウンタ76の計数値から
アウトキューカウンタ78の計数値を差し引くことでプ
リポートキュー42Co〜42Cnのそれぞれに保持さ
れているプリポート回路部22における待ちリクエスト
数を検出できるようにしている。
【0042】この加算器80で検出された各プリポート
キュー42Co〜42Cnの待ちリクエスト数は、プリ
ポート制御部30におけるプリポートプライオリティ決
定制御に使用される。尚、プリポートキュー42Do〜
42Dnについても、同様にインキューカウンタ76,
アウトキューカウンタ78及び加算器80を設けている
が、図示を省略している。 5.プライオリティ制御部の構成 次に、図5のプリポート回路部22に設けたプリポート
制御部30の構成を説明する。プリポート制御部30は
Cポート待ちリクエスト数カウンタ50,Dポート待ち
リクエスト数カウンタ52,Cポートリクエスト優先信
号作成回路54,プリポートプライオリティ決定回路5
8及びクロック抑止回路60を備える。Cポート待ちリ
クエストカウンタ50のカウントアップはAND回路9
4の出力で行われ、一方、Dポート待ちリクエストカウ
ンタ52のカウントアップはAND回路96及びインバ
ータ98の回路で行われる。
キュー42Co〜42Cnの待ちリクエスト数は、プリ
ポート制御部30におけるプリポートプライオリティ決
定制御に使用される。尚、プリポートキュー42Do〜
42Dnについても、同様にインキューカウンタ76,
アウトキューカウンタ78及び加算器80を設けている
が、図示を省略している。 5.プライオリティ制御部の構成 次に、図5のプリポート回路部22に設けたプリポート
制御部30の構成を説明する。プリポート制御部30は
Cポート待ちリクエスト数カウンタ50,Dポート待ち
リクエスト数カウンタ52,Cポートリクエスト優先信
号作成回路54,プリポートプライオリティ決定回路5
8及びクロック抑止回路60を備える。Cポート待ちリ
クエストカウンタ50のカウントアップはAND回路9
4の出力で行われ、一方、Dポート待ちリクエストカウ
ンタ52のカウントアップはAND回路96及びインバ
ータ98の回路で行われる。
【0043】また、プリポートプライオリティ決定回路
58に対してはOR回路82,84,86でなる回路部
が設けられ、プリCポート群にリクエストが存在するか
否か検出している。同様に、プリポートプライオリティ
決定回路58に対してはOR回路88,90,92が設
けられ、同様にプリDポート群にリクエストが存在する
か否か検出している。
58に対してはOR回路82,84,86でなる回路部
が設けられ、プリCポート群にリクエストが存在するか
否か検出している。同様に、プリポートプライオリティ
決定回路58に対してはOR回路88,90,92が設
けられ、同様にプリDポート群にリクエストが存在する
か否か検出している。
【0044】更に、OPSRレジスタ56はシステム使
用開始時に設定可能なレジスタであり、サービスプロセ
ッサSVPによりジェネレーションデータとしてレジス
タ値が保持されており、システム使用開始時にセットさ
れ、Cポートリクエスト優先信号作成回路54に対する
ポート選択の設定値を決める。クロック抑止回路60は
加算器112,114、AND回路104,106、イ
ンバータ108及びOR回路110を備える。 6.プリポートプライオリティの決定 図5のプリポート制御部30に設けられたプリポートプ
ライオリティ決定回路58によるプリポートプライオリ
ティの決定は図7に示すルールに従って行われる。
用開始時に設定可能なレジスタであり、サービスプロセ
ッサSVPによりジェネレーションデータとしてレジス
タ値が保持されており、システム使用開始時にセットさ
れ、Cポートリクエスト優先信号作成回路54に対する
ポート選択の設定値を決める。クロック抑止回路60は
加算器112,114、AND回路104,106、イ
ンバータ108及びOR回路110を備える。 6.プリポートプライオリティの決定 図5のプリポート制御部30に設けられたプリポートプ
ライオリティ決定回路58によるプリポートプライオリ
ティの決定は図7に示すルールに従って行われる。
【0045】まず、プリポートプライオリティ決定回路
58に対する入力信号は、プリCポート側のリクエスト
検知信号E10、プリDポート側のリクエスト検知信号
E13、Cポートリクエスト優先信号作成回路54から
のCポートリクエスト優先信号E7の3つである。ここ
で、リクエスト検知信号E10はプリCポートにリクエ
ストバリッドがあるかまたはプリポートキュー42Co
〜42Cmに1以上のリクエストがあるかを示す。同様
に、リクエスト検知信号E13はプリDポート側につい
てである。
58に対する入力信号は、プリCポート側のリクエスト
検知信号E10、プリDポート側のリクエスト検知信号
E13、Cポートリクエスト優先信号作成回路54から
のCポートリクエスト優先信号E7の3つである。ここ
で、リクエスト検知信号E10はプリCポートにリクエ
ストバリッドがあるかまたはプリポートキュー42Co
〜42Cmに1以上のリクエストがあるかを示す。同様
に、リクエスト検知信号E13はプリDポート側につい
てである。
【0046】図5について具体的に説明すると、プリC
ポート側については、プリCポートレジスタ40Co〜
40Cnの斜線で示すバリッドビットの信号をOR回路
84に入力してプリCポート側にリクエストバリッドが
あるか否かを検出する。また、プリポートキュー42C
o〜42Cnに設けたインキューカウンタ76の計数値
からアウトキューカウンタ78の計数値を差し引く加算
器80の出力をOR回路82に入力して、プリCポート
側のいずれかのプリポートキュー42Co〜42Cmに
リクエストが保持されていることを検出する。そして、
OR回路82,84の出力をOR回路86でまとめて、
リクエスト検知信号E10としてプリポートプライオリ
ティ決定回路58に入力している。
ポート側については、プリCポートレジスタ40Co〜
40Cnの斜線で示すバリッドビットの信号をOR回路
84に入力してプリCポート側にリクエストバリッドが
あるか否かを検出する。また、プリポートキュー42C
o〜42Cnに設けたインキューカウンタ76の計数値
からアウトキューカウンタ78の計数値を差し引く加算
器80の出力をOR回路82に入力して、プリCポート
側のいずれかのプリポートキュー42Co〜42Cmに
リクエストが保持されていることを検出する。そして、
OR回路82,84の出力をOR回路86でまとめて、
リクエスト検知信号E10としてプリポートプライオリ
ティ決定回路58に入力している。
【0047】プリDポート側についても、同様にリクエ
ストバリッドの有無をOR回路90で検出し、またプリ
ポートキュー42Do〜42Dnに1以上のリクエスト
が保持されていることをOR回路88で検出し、OR回
路92で取りまとめてリクエスト検知信号E11として
プリポートプライオリティ決定回路58に入力してい
る。
ストバリッドの有無をOR回路90で検出し、またプリ
ポートキュー42Do〜42Dnに1以上のリクエスト
が保持されていることをOR回路88で検出し、OR回
路92で取りまとめてリクエスト検知信号E11として
プリポートプライオリティ決定回路58に入力してい
る。
【0048】図7の制御特性図のモード1はリクエスト
検知信号E10,E11がプリCポート群及びプリDポ
ート群にリクエストバリッドがなく、またプリポートリ
クエストキューにもリクエストが保持されていない場合
であり、この場合、Cポートリクエスト優先信号作成回
路54からのCポートリクエスト優先信号E7は「DO
NT CARE(無効)」として扱われ、プリポートか
らの送出リクエストを示すCポート優先フラグ信号E1
5の転送レジスタ46に対するセット、リセットは行わ
ない。
検知信号E10,E11がプリCポート群及びプリDポ
ート群にリクエストバリッドがなく、またプリポートリ
クエストキューにもリクエストが保持されていない場合
であり、この場合、Cポートリクエスト優先信号作成回
路54からのCポートリクエスト優先信号E7は「DO
NT CARE(無効)」として扱われ、プリポートか
らの送出リクエストを示すCポート優先フラグ信号E1
5の転送レジスタ46に対するセット、リセットは行わ
ない。
【0049】次のモード2はリクエスト検知信号E10
がプリCポート群のみにリクエストが存在する場合を示
している。この場合にもCポートリクエスト優先信号E
17は「DONT CARE」として無視され、リクエ
ストが存在するプリCポートに対応してCポート優先フ
ラグ信号E15を有効として、Cポートへのリクエスト
送出を指示する。
がプリCポート群のみにリクエストが存在する場合を示
している。この場合にもCポートリクエスト優先信号E
17は「DONT CARE」として無視され、リクエ
ストが存在するプリCポートに対応してCポート優先フ
ラグ信号E15を有効として、Cポートへのリクエスト
送出を指示する。
【0050】モード3は逆にリクエスト検知信号E11
がプリDポート側にのみリクエストが存在することを示
している場合であり、この場合にもCポートリクエスト
優先信号E7は「DONT CARE」として無視さ
れ、リクエストが存在するプリDポートに対応したプラ
イオリティ回路部18のDポートに対するリクエスト送
出を行うように、Cポート優先フラグ信号E15をCポ
ートの場合に対し反転した値とする。
がプリDポート側にのみリクエストが存在することを示
している場合であり、この場合にもCポートリクエスト
優先信号E7は「DONT CARE」として無視さ
れ、リクエストが存在するプリDポートに対応したプラ
イオリティ回路部18のDポートに対するリクエスト送
出を行うように、Cポート優先フラグ信号E15をCポ
ートの場合に対し反転した値とする。
【0051】次のモード4とモード5はリクエスト検知
信号E10及びE11が有効となって、プリCポート及
びプリDポートの両方にリクエストが存在する場合であ
る。このようにプリCポート及びプリDポートの両方に
リクエストが存在する場合に、初めてCポートリクエス
ト優先信号作成回路54からのCポートリクエスト優先
信号E7が有効となり、Cポートリクエスト優先信号E
7のオン(ビット1)でCポートが指定され、Cポート
リクエスト優先信号E7のオフ(ビット0)でDポート
が指定される。
信号E10及びE11が有効となって、プリCポート及
びプリDポートの両方にリクエストが存在する場合であ
る。このようにプリCポート及びプリDポートの両方に
リクエストが存在する場合に、初めてCポートリクエス
ト優先信号作成回路54からのCポートリクエスト優先
信号E7が有効となり、Cポートリクエスト優先信号E
7のオン(ビット1)でCポートが指定され、Cポート
リクエスト優先信号E7のオフ(ビット0)でDポート
が指定される。
【0052】このモード4とモード5で出力するCポー
ト優先フラグE15の作成がCポートリクエスト優先信
号作成回路54によって行われる。 7.Cポートリクエスト優先信号の作成 図5のプライオリティ制御回路部30に設けたCポート
リクエスト優先信号作成回路54によるCポートリクエ
スト優先信号E7の作成は、図8に示す動作論理図に従
って作成される。
ト優先フラグE15の作成がCポートリクエスト優先信
号作成回路54によって行われる。 7.Cポートリクエスト優先信号の作成 図5のプライオリティ制御回路部30に設けたCポート
リクエスト優先信号作成回路54によるCポートリクエ
スト優先信号E7の作成は、図8に示す動作論理図に従
って作成される。
【0053】まず、Cポートリクエスト優先信号の作成
にはCポートの待ちリクエスト数とDポートの待ちリク
エスト数の検出が必要である。これはCポート待ちリク
エスト数カウンタ50とDポート待ちリクエスト数カウ
ンタ52により行われる。Cポート待ちリクエスト数カ
ウンタ50とDポート待ちリクエスト数カウンタ52の
制御条件を図9に示す。
にはCポートの待ちリクエスト数とDポートの待ちリク
エスト数の検出が必要である。これはCポート待ちリク
エスト数カウンタ50とDポート待ちリクエスト数カウ
ンタ52により行われる。Cポート待ちリクエスト数カ
ウンタ50とDポート待ちリクエスト数カウンタ52の
制御条件を図9に示す。
【0054】図9(a)はCポート待ちリクエスト数カ
ウンタ50のカウントアップ条件とカウントダウン条件
を示す。まずカウントアップ条件は図5の転送レジスタ
46にセットされたリクエストのバリッドビットで与え
られるプリポートリクエストバリッド信号と転送レジス
タ46の制御ビットにセットされるCポートフラグとク
ロック抑止回路60からのクロック抑止信号E14の反
転信号との論理積で行われる。具体的には、図5のプリ
ポート制御部30に設けた、インバータ95、AND回
路94によりカウントアップ信号E1が作り出される。
ウンタ50のカウントアップ条件とカウントダウン条件
を示す。まずカウントアップ条件は図5の転送レジスタ
46にセットされたリクエストのバリッドビットで与え
られるプリポートリクエストバリッド信号と転送レジス
タ46の制御ビットにセットされるCポートフラグとク
ロック抑止回路60からのクロック抑止信号E14の反
転信号との論理積で行われる。具体的には、図5のプリ
ポート制御部30に設けた、インバータ95、AND回
路94によりカウントアップ信号E1が作り出される。
【0055】一方、カウントダウンについては、プライ
オリティ回路部18に設けられた主記憶リクエストプラ
イオリティ決定回路48でCポートのリクエストのプラ
イオリティが取得された際に出力されるCポートプライ
オリティ取得信号がカウントダウン信号E3となる。図
9(b)のDポート待ちリクエスト数カウンタ52につ
いても、カウントアップは転送レジスタ46のバリッド
ビットVで与えられるプリポートリクエストバリッド信
号とプリポートプライオリティ決定回路58により転送
レジスタ46の制御ビットにセットされるCポートフラ
グとクロック抑止回路60より出力されるクロック抑止
信号E14の反転信号の論理積で与えられる。
オリティ回路部18に設けられた主記憶リクエストプラ
イオリティ決定回路48でCポートのリクエストのプラ
イオリティが取得された際に出力されるCポートプライ
オリティ取得信号がカウントダウン信号E3となる。図
9(b)のDポート待ちリクエスト数カウンタ52につ
いても、カウントアップは転送レジスタ46のバリッド
ビットVで与えられるプリポートリクエストバリッド信
号とプリポートプライオリティ決定回路58により転送
レジスタ46の制御ビットにセットされるCポートフラ
グとクロック抑止回路60より出力されるクロック抑止
信号E14の反転信号の論理積で与えられる。
【0056】具体的には図5のプリポート制御部30に
設けたインバータ95,98、AND回路96で出力さ
れるカウントアップ信号E2となる。また、カウントダ
ウン信号E4については主記憶リクエストプライオリテ
ィ決定回路48でDポートのプライオリティが取得され
ときに出力されるDポートプライオリティ取得信号が用
いられる。
設けたインバータ95,98、AND回路96で出力さ
れるカウントアップ信号E2となる。また、カウントダ
ウン信号E4については主記憶リクエストプライオリテ
ィ決定回路48でDポートのプライオリティが取得され
ときに出力されるDポートプライオリティ取得信号が用
いられる。
【0057】このようにしてCポート待ちリクエスト数
及びDポート待ちリクエスト数が得られたならば、両者
を比較し、CポートとDポートの待ちリクエスト数が異
なっていれば少ない待ちリクエスト数のポートに対する
リクエストを優先させる。これに対し、CポートとDポ
ートの待ちリクエスト数が同じ場合には、OPSRレジ
スタ56の設定値に基づいて予め設定されたポートに対
するリクエストを優先させる。
及びDポート待ちリクエスト数が得られたならば、両者
を比較し、CポートとDポートの待ちリクエスト数が異
なっていれば少ない待ちリクエスト数のポートに対する
リクエストを優先させる。これに対し、CポートとDポ
ートの待ちリクエスト数が同じ場合には、OPSRレジ
スタ56の設定値に基づいて予め設定されたポートに対
するリクエストを優先させる。
【0058】ここで、図8の動作論理図にあっては、説
明を簡単にするため、図5に示したプライオリティ回路
部18のポートキュー16A〜16Dの格納個数を1つ
とした場合を例にとっており、このリクエストキューを
含むポートA〜Dに格納可能なリクエスト数は最大2と
した場合を例にとっている。図8において、まずCポー
トとDポートの待ちリクエスト数が異なるモード2,モ
ード4及びモード6については、待ちリクエスト数の少
ないプリポートに対応したプライオリティ回路部18の
ポートを指定するポートリクエスト優先信号、具体的に
はCポートリクエスト優先信号を作成する。
明を簡単にするため、図5に示したプライオリティ回路
部18のポートキュー16A〜16Dの格納個数を1つ
とした場合を例にとっており、このリクエストキューを
含むポートA〜Dに格納可能なリクエスト数は最大2と
した場合を例にとっている。図8において、まずCポー
トとDポートの待ちリクエスト数が異なるモード2,モ
ード4及びモード6については、待ちリクエスト数の少
ないプリポートに対応したプライオリティ回路部18の
ポートを指定するポートリクエスト優先信号、具体的に
はCポートリクエスト優先信号を作成する。
【0059】例えばモード2でCポートの待ちリクエス
ト数が1つ、Dポートの待ちリクエスト数が0であった
場合には、待ちリクエスト数の少ないDポートを転送先
として示すポートリクエスト優先信号を作成する。また
モード2でCポートの待ちリクエスト数が0、Dポート
の待ちリクエスト数が1であった場合には、同様に待ち
リクエスト数が少ないCポートを転送先として示すポー
トリクエスト優先信号を作成する。
ト数が1つ、Dポートの待ちリクエスト数が0であった
場合には、待ちリクエスト数の少ないDポートを転送先
として示すポートリクエスト優先信号を作成する。また
モード2でCポートの待ちリクエスト数が0、Dポート
の待ちリクエスト数が1であった場合には、同様に待ち
リクエスト数が少ないCポートを転送先として示すポー
トリクエスト優先信号を作成する。
【0060】これに対し、CポートとDポートの待ちリ
クエスト数が同一となるモード1,モード3及びモード
5については、OPSRレジスタ56の設定値に基づく
ポートを転送先とするポートリクエスト優先信号を発生
する。ここで、図8の動作論理図にあっては、OPSR
レジスタ56にCポートの設定値をセットした場合を例
にとっており、モード1ではOPSRレジスタ56に従
ってポートリクエスト優先信号はCポートを転送先とし
て示し、同様にモード5においてもOPSRレジスタ5
6に従った転送先としてCポートを示すポートリクエス
ト優先信号を作成する。
クエスト数が同一となるモード1,モード3及びモード
5については、OPSRレジスタ56の設定値に基づく
ポートを転送先とするポートリクエスト優先信号を発生
する。ここで、図8の動作論理図にあっては、OPSR
レジスタ56にCポートの設定値をセットした場合を例
にとっており、モード1ではOPSRレジスタ56に従
ってポートリクエスト優先信号はCポートを転送先とし
て示し、同様にモード5においてもOPSRレジスタ5
6に従った転送先としてCポートを示すポートリクエス
ト優先信号を作成する。
【0061】当然に、モード3についてもポートリクエ
スト優先信号はOPSRレジスタに従ったCポートとな
る筈であるが、このモード3については例外ルールとし
て転送レジスタ46のCポートフラグ(C−FL)の反
転設定値に基づいてモード1やモード5の場合のCポー
トとは異なるDポートを転送先とするポートリクエスト
優先信号を作成している。
スト優先信号はOPSRレジスタに従ったCポートとな
る筈であるが、このモード3については例外ルールとし
て転送レジスタ46のCポートフラグ(C−FL)の反
転設定値に基づいてモード1やモード5の場合のCポー
トとは異なるDポートを転送先とするポートリクエスト
優先信号を作成している。
【0062】このモード3の例外ルールを説明する前
に、図5のプリポート制御部30に設けられたクロック
抑止回路60を説明する。 8.プリポート転送レジスタのクロック抑止制御 図5のプリポート制御部30に設けられたクロック抑止
回路60はプリポート回路部22の転送レジスタ46に
よる転送動作と動作禁止を制御する。クロック抑止回路
60から転送レジスタ46に出力されるクロック抑止信
号E14の発生論理は図10に示すようになる。尚、図
10(a)は信号名称で示し、図10(b)は記号で示
している。
に、図5のプリポート制御部30に設けられたクロック
抑止回路60を説明する。 8.プリポート転送レジスタのクロック抑止制御 図5のプリポート制御部30に設けられたクロック抑止
回路60はプリポート回路部22の転送レジスタ46に
よる転送動作と動作禁止を制御する。クロック抑止回路
60から転送レジスタ46に出力されるクロック抑止信
号E14の発生論理は図10に示すようになる。尚、図
10(a)は信号名称で示し、図10(b)は記号で示
している。
【0063】図10(a)に示すように、クロック抑止
信号E14はCポート待ちリクエスト数カウンタ50の
フルカウント値と、転送レジスタ46のCポート優先フ
ラグと、転送レジスタ46のバリッドビットで与えられ
るプリポートリクエストバリッド信号の論理積で発生さ
れる。また、クロック抑止信号E14はDポート待ちリ
クエスト数カウンタ52のフルカウント値と、転送レジ
スタ46のCポートフラグの反転信号と、転送レジスタ
46のバリッドビットで与えられるプリポートリクエス
トバリッド信号との論理積で与えられる。
信号E14はCポート待ちリクエスト数カウンタ50の
フルカウント値と、転送レジスタ46のCポート優先フ
ラグと、転送レジスタ46のバリッドビットで与えられ
るプリポートリクエストバリッド信号の論理積で発生さ
れる。また、クロック抑止信号E14はDポート待ちリ
クエスト数カウンタ52のフルカウント値と、転送レジ
スタ46のCポートフラグの反転信号と、転送レジスタ
46のバリッドビットで与えられるプリポートリクエス
トバリッド信号との論理積で与えられる。
【0064】この図10に示したクロック抑止信号を発
生する論理条件は、図5に示した加算器112,11
4、AND回路104,106、インバータ108及び
OR回路110で実現される。クロック抑止回路60よ
り転送レジスタ46に対しクロック抑止信号E14が出
力されると転送レジスタ46に対する転送クロックの供
給が停止され、プリポート回路部22からプライオリテ
ィ回路部18に対するリクエストの転送が中断されるこ
とになる。
生する論理条件は、図5に示した加算器112,11
4、AND回路104,106、インバータ108及び
OR回路110で実現される。クロック抑止回路60よ
り転送レジスタ46に対しクロック抑止信号E14が出
力されると転送レジスタ46に対する転送クロックの供
給が停止され、プリポート回路部22からプライオリテ
ィ回路部18に対するリクエストの転送が中断されるこ
とになる。
【0065】ここで、図8のポートリクエスト優先信号
のモード3において、例外ルールとせずに、OPSRレ
ジスタ56の設定値に基づいてポートリクエスト優先信
号がCポートを指定していたとする。この状態で、図1
1(a)の斜線部に示すように、既にCポートのポート
レジスタ14CとDポートのポートレジスタ14Dにプ
リポート回路部22側よりリクエストの転送が行われて
おり、転送レジスタ46にはCポートを転送先と示すC
ポートフラグ信号C−FLがセットされていたとする。
のモード3において、例外ルールとせずに、OPSRレ
ジスタ56の設定値に基づいてポートリクエスト優先信
号がCポートを指定していたとする。この状態で、図1
1(a)の斜線部に示すように、既にCポートのポート
レジスタ14CとDポートのポートレジスタ14Dにプ
リポート回路部22側よりリクエストの転送が行われて
おり、転送レジスタ46にはCポートを転送先と示すC
ポートフラグ信号C−FLがセットされていたとする。
【0066】転送レジスタ46のCポートフラグ(C−
FL)の入力は図8のモード3のルールに従って“1”
になっている。転送レジスタ46のリクエストをCポー
トのリクエストキュー16Cに転送する次の転送サイク
ルで図10(a)に示したように、クロック抑止信号E
14の右辺の第1項の条件が成立し、クロック抑止信号
E14が発生し、図11(b)の状態でプリポート回路
部からのリクエストの転送が禁止される。このためプラ
イオリティ回路部18のDポート側のリクエストキュー
16Dは空き状態となってしまう。
FL)の入力は図8のモード3のルールに従って“1”
になっている。転送レジスタ46のリクエストをCポー
トのリクエストキュー16Cに転送する次の転送サイク
ルで図10(a)に示したように、クロック抑止信号E
14の右辺の第1項の条件が成立し、クロック抑止信号
E14が発生し、図11(b)の状態でプリポート回路
部からのリクエストの転送が禁止される。このためプラ
イオリティ回路部18のDポート側のリクエストキュー
16Dは空き状態となってしまう。
【0067】このように、ポートキュー16Dが空き状
態となったままプリポート回路部22からのリクエスト
転送を停止させてしまうことを防止するため、図8のモ
ード3にあっては、転送レジスタ46の出力信号のCポ
ートフラグ(C−FL)を反転して本来のCポートに対
し例外として逆のDポートを転送先とするポートリクエ
スト優先信号を作成するようにしている。
態となったままプリポート回路部22からのリクエスト
転送を停止させてしまうことを防止するため、図8のモ
ード3にあっては、転送レジスタ46の出力信号のCポ
ートフラグ(C−FL)を反転して本来のCポートに対
し例外として逆のDポートを転送先とするポートリクエ
スト優先信号を作成するようにしている。
【0068】図12は図8のモード3で例外ルールを適
用したときの動作説明図であり、Cポートのポートレジ
スタ14CとDポートのポートレジスタ14Dにリクエ
ストが転送された状態で且つ転送レジスタ46にCポー
トを転送先とするリクエストがセットされている。また
転送レジスタ46のCポートフラグ(C−FL)の入力
は、モード3の例外ルールに従って論理“0”(Dポー
ト)となっている。
用したときの動作説明図であり、Cポートのポートレジ
スタ14CとDポートのポートレジスタ14Dにリクエ
ストが転送された状態で且つ転送レジスタ46にCポー
トを転送先とするリクエストがセットされている。また
転送レジスタ46のCポートフラグ(C−FL)の入力
は、モード3の例外ルールに従って論理“0”(Dポー
ト)となっている。
【0069】次の転送サイクルでは、転送レジスタ46
からポートキュー16Cにリクエストが転送される。ポ
ートキュー16Cにリクエストが転送されるとCポート
の待ちリクエスト数は2、Dポートの待ちリクエスト数
は1となることから、この状態では、図10(a)に示
した右辺第1項及び第2項のいずれの条件も成立せず、
従ってクロック抑止信号E14は発生されない。
からポートキュー16Cにリクエストが転送される。ポ
ートキュー16Cにリクエストが転送されるとCポート
の待ちリクエスト数は2、Dポートの待ちリクエスト数
は1となることから、この状態では、図10(a)に示
した右辺第1項及び第2項のいずれの条件も成立せず、
従ってクロック抑止信号E14は発生されない。
【0070】次の転送サイクルでCポートフラグ(CF
L)=0であるので、転送レジスタ46からポートキュ
ー16Dにリクエストが転送されると同時に転送レジス
タ46にクロック抑止信号が与えられ、図12(b)に
示すCポート及びDポートに全てリクエストが格納され
た状態でプライオリティ回路部22からのリクエストの
転送を禁止するようになる。 9.インタフェース信号の説明 図13は図5に示したプリポート回路部22からプライ
オリティ回路部18に送出される信号説明図であり、プ
ライオリティ回路部18に対するリクエストの存在を示
すバリッド信号としてリクエストバリッド信号、Cポー
トへのリクエストの転送を示すCポートフラグ信号、オ
ペコード、リクエストアドレス、更に制御フラグから構
成されている。
L)=0であるので、転送レジスタ46からポートキュ
ー16Dにリクエストが転送されると同時に転送レジス
タ46にクロック抑止信号が与えられ、図12(b)に
示すCポート及びDポートに全てリクエストが格納され
た状態でプライオリティ回路部22からのリクエストの
転送を禁止するようになる。 9.インタフェース信号の説明 図13は図5に示したプリポート回路部22からプライ
オリティ回路部18に送出される信号説明図であり、プ
ライオリティ回路部18に対するリクエストの存在を示
すバリッド信号としてリクエストバリッド信号、Cポー
トへのリクエストの転送を示すCポートフラグ信号、オ
ペコード、リクエストアドレス、更に制御フラグから構
成されている。
【0071】また、図14はプライオリティ回路部18
からプリポート回路部22への信号説明図であり、主記
憶リクエストプライオリティ決定回路48によるCポー
トのプライオリティ取得を示すCポートプライオリティ
取得信号、同様にDポートからのプライオリティ取得を
示すDポートプライオリティ取得信号、オペコード及び
制御フラグとなる。
からプリポート回路部22への信号説明図であり、主記
憶リクエストプライオリティ決定回路48によるCポー
トのプライオリティ取得を示すCポートプライオリティ
取得信号、同様にDポートからのプライオリティ取得を
示すDポートプライオリティ取得信号、オペコード及び
制御フラグとなる。
【0072】更に、図15は図5に示したCポートリク
エスト優先信号作成回路54のハードウエア構成を示し
た実施例構成図である。図15にあっては、AND回路
61で図8のモード1の条件を検出し、AND回路62
でモード2の条件を検出し、AND回路64でモード3
の条件を検出し、AND回路66でモード4の条件を検
出し、AND回路68でモード5の条件を検出し、更に
AND回路70でモード6の条件を検出している。
エスト優先信号作成回路54のハードウエア構成を示し
た実施例構成図である。図15にあっては、AND回路
61で図8のモード1の条件を検出し、AND回路62
でモード2の条件を検出し、AND回路64でモード3
の条件を検出し、AND回路66でモード4の条件を検
出し、AND回路68でモード5の条件を検出し、更に
AND回路70でモード6の条件を検出している。
【0073】このうち、AND回路64によるモード3
の条件検出にあっては、例外条件を作り出すためにCポ
ート優先フラグ信号をインバータ72で反転してAND
回路64に入力している。AND回路60〜70の出力
はOR回路74で取りまとめられ、Cポートリクエスト
優先信号E7を出力する。 10.プリポート回路部からの転送動作 図16は本発明による動作の一例を示したタイミングチ
ャートである。このタイミングチャートにあっては、図
18に示すように、プライオリティ回路部のCポート及
びDポートで最大2つのリクエストを格納できる場合を
例にとっている。
の条件検出にあっては、例外条件を作り出すためにCポ
ート優先フラグ信号をインバータ72で反転してAND
回路64に入力している。AND回路60〜70の出力
はOR回路74で取りまとめられ、Cポートリクエスト
優先信号E7を出力する。 10.プリポート回路部からの転送動作 図16は本発明による動作の一例を示したタイミングチ
ャートである。このタイミングチャートにあっては、図
18に示すように、プライオリティ回路部のCポート及
びDポートで最大2つのリクエストを格納できる場合を
例にとっている。
【0074】図16において、プリDポート側が最初に
処理装置からリクエストを受けて、番号1で示すリクエ
ストバリッド信号が得られたとする。このときCポート
待ちリクエスト数カウンタ50及びDポート待ちリクエ
スト数カウンタ52の計数値は共に0であり、図8のモ
ード1となってCポートリクエスト優先信号はCポート
を転送先として示す。
処理装置からリクエストを受けて、番号1で示すリクエ
ストバリッド信号が得られたとする。このときCポート
待ちリクエスト数カウンタ50及びDポート待ちリクエ
スト数カウンタ52の計数値は共に0であり、図8のモ
ード1となってCポートリクエスト優先信号はCポート
を転送先として示す。
【0075】しかしながら、プリDポート側のみリクエ
ストバリッド信号が得られており、プリCポート側のリ
クエストバリッド信号は得られていないため、図7に示
すプリポートプライオリティ決定回路58の動作論理か
らモード3となり、前サイクルのCポート及びDポート
待ちリクエスト数「00」に基づくCポートを指定する
Cポートリクエスト優先信号は「DONT CARE」
として無視され、現在、リクエストバリッド信号が得ら
れているプリDポートに対応するプライオリティ回路部
18のDポートを転送先とするプリポート側からのリク
エストの送出が次のサイクルで行われ、に示すよう
に、D1としてプライオリティ回路部18のDポートに
転送される。
ストバリッド信号が得られており、プリCポート側のリ
クエストバリッド信号は得られていないため、図7に示
すプリポートプライオリティ決定回路58の動作論理か
らモード3となり、前サイクルのCポート及びDポート
待ちリクエスト数「00」に基づくCポートを指定する
Cポートリクエスト優先信号は「DONT CARE」
として無視され、現在、リクエストバリッド信号が得ら
れているプリDポートに対応するプライオリティ回路部
18のDポートを転送先とするプリポート側からのリク
エストの送出が次のサイクルで行われ、に示すよう
に、D1としてプライオリティ回路部18のDポートに
転送される。
【0076】このサイクルでは、プリDポート側の番号
2で示すリクエストバリッド信号と同時にプリCポート
側についても番号1で示すリクエストバリッド信号が得
られているため、図7のモード4,5の条件が成立し
て、Cポートリクエスト優先信号が有効となる。このと
き、Cポートリクエスト優先信号は前サイクルのCポー
ト待ちリクエスト数及びDポート待ちリクエスト数が共
に0であることから、図8のモード1となってCポート
の指定が行われ、次のサイクルでに示すようにCポー
ト優先フラグが有効となってC1としてプライオリティ
回路部のCポート側にリクエストが転送される。
2で示すリクエストバリッド信号と同時にプリCポート
側についても番号1で示すリクエストバリッド信号が得
られているため、図7のモード4,5の条件が成立し
て、Cポートリクエスト優先信号が有効となる。このと
き、Cポートリクエスト優先信号は前サイクルのCポー
ト待ちリクエスト数及びDポート待ちリクエスト数が共
に0であることから、図8のモード1となってCポート
の指定が行われ、次のサイクルでに示すようにCポー
ト優先フラグが有効となってC1としてプライオリティ
回路部のCポート側にリクエストが転送される。
【0077】以下、同様にプリCポート側及びプリDポ
ート側の両方にリクエストバリッド信号が得られている
ことから、図8の動作論理に従ったポートリクエスト優
先信号の作成が行われ、,,,,・・・に示す
ようにプリポート回路部22からのリクエストの転送が
行われる。ここで、のタイミングにあっては、Cポー
ト待ちリクエスト数及びDポート待ちリクエスト数が共
に1となり、図8のモード3に示す例外ルールにより次
の転送はDポートへの転送が指定され、のD2に示す
ように、Dポート側へのリクエストの転送となる。
ート側の両方にリクエストバリッド信号が得られている
ことから、図8の動作論理に従ったポートリクエスト優
先信号の作成が行われ、,,,,・・・に示す
ようにプリポート回路部22からのリクエストの転送が
行われる。ここで、のタイミングにあっては、Cポー
ト待ちリクエスト数及びDポート待ちリクエスト数が共
に1となり、図8のモード3に示す例外ルールにより次
の転送はDポートへの転送が指定され、のD2に示す
ように、Dポート側へのリクエストの転送となる。
【0078】こののタイミングでは、図10に示した
条件が成立してクロック抑止信号E14が発生し、転送
レジスタにはD3のリクエストが保持され、リクエスト
バリッド信号が抑止される。このためポートフルが解除
されるまでプリポート回路部22からのリクエストの転
送が抑止される。図17はプリポート回路部からのリク
エストの他の転送状態を示したタイミングチャートであ
る。
条件が成立してクロック抑止信号E14が発生し、転送
レジスタにはD3のリクエストが保持され、リクエスト
バリッド信号が抑止される。このためポートフルが解除
されるまでプリポート回路部22からのリクエストの転
送が抑止される。図17はプリポート回路部からのリク
エストの他の転送状態を示したタイミングチャートであ
る。
【0079】図17にあっては、最初にプリCポート側
及びプリDポート側の両方についてリクエストバリッド
信号が得られている。このため、最初から図8の動作論
理に従ったCポートリクエスト優先信号に基づく転送制
御が,,,・・・と行われる。ここで、のタイ
ミングで図10に示したクロック抑止信号E14の発生
条件が成立し、D3のリクエストが転送レジスタに保持
され、リクエストバリッドを抑止することにより、プラ
イオリティ回路部22からのリクエストの転送を抑止す
る。
及びプリDポート側の両方についてリクエストバリッド
信号が得られている。このため、最初から図8の動作論
理に従ったCポートリクエスト優先信号に基づく転送制
御が,,,・・・と行われる。ここで、のタイ
ミングで図10に示したクロック抑止信号E14の発生
条件が成立し、D3のリクエストが転送レジスタに保持
され、リクエストバリッドを抑止することにより、プラ
イオリティ回路部22からのリクエストの転送を抑止す
る。
【0080】この抑止後の4サイクル目で主記憶リクエ
ストプライオリティ決定回路48によりDポートのプラ
イオリティが取得されたとすると、次のサイクルでDポ
ート待ちリクエスト数カウンタ52の値は1つカウント
ダウンし、これを受けて次のサイクルでD3がDポート
へのリクエストの転送が行われる。で示すD4は、再
びクロック抑止信号E14がオンとなるので転送レジス
タで保持される。
ストプライオリティ決定回路48によりDポートのプラ
イオリティが取得されたとすると、次のサイクルでDポ
ート待ちリクエスト数カウンタ52の値は1つカウント
ダウンし、これを受けて次のサイクルでD3がDポート
へのリクエストの転送が行われる。で示すD4は、再
びクロック抑止信号E14がオンとなるので転送レジス
タで保持される。
【0081】尚、図16及び図17のプリCポート側と
プリDポート側については、図5のプリポート回路部2
2に設けられたインキューカウンタ76とアウトキュー
カウンタ78についても併せて示している。また、図8
のポートリクエスト優先信号の作成にあっては、OPS
Rレジスタの値でCポートを設定した場合を例にとるも
のであったが、逆にDポートを設定してもよいことは勿
論である。
プリDポート側については、図5のプリポート回路部2
2に設けられたインキューカウンタ76とアウトキュー
カウンタ78についても併せて示している。また、図8
のポートリクエスト優先信号の作成にあっては、OPS
Rレジスタの値でCポートを設定した場合を例にとるも
のであったが、逆にDポートを設定してもよいことは勿
論である。
【0082】
【発明の効果】以上説明してきたように本発明によれ
ば、プリポートを複数のメモリポートに分担させること
でプリポートを介して行うメモリアクセスのスループッ
トを向上させることができる。また複数のメモリポート
をプリポートに割り当てても、複数のメモリポートとプ
リポートの間の接続フィンは1バス分で済むため、LS
Iのピン数を低減することができる。
ば、プリポートを複数のメモリポートに分担させること
でプリポートを介して行うメモリアクセスのスループッ
トを向上させることができる。また複数のメモリポート
をプリポートに割り当てても、複数のメモリポートとプ
リポートの間の接続フィンは1バス分で済むため、LS
Iのピン数を低減することができる。
【0083】更にメモリポートのリクエストキューに格
納されている待ちリクエスト数の少ない方を優先させて
プリポート側からリクエストを送ることによりプリポー
トから複数のメモリポートに対するアクセス数を均一に
でき、メモリポートの動作率を向上して、結果的にプリ
ポートを用いたメモリアクセスのスループットを向上で
きる。
納されている待ちリクエスト数の少ない方を優先させて
プリポート側からリクエストを送ることによりプリポー
トから複数のメモリポートに対するアクセス数を均一に
でき、メモリポートの動作率を向上して、結果的にプリ
ポートを用いたメモリアクセスのスループットを向上で
きる。
【図1】本発明の原理説明図
【図2】ポートリクエスト信号の作成原理説明図
【図3】本発明の制御方式が適用される情報処理装置の
実施例構成図
実施例構成図
【図4】本発明の主記憶制御装置の実施例構成図
【図5】本発明のプリポート回路部及びプライオリティ
回路部の実施例構成図
回路部の実施例構成図
【図6】図5の転送レジスタ46に格納されるリクエス
トの内容を示した説明図
トの内容を示した説明図
【図7】図5のプリポートプライオリティ回路58の動
作論理図
作論理図
【図8】OPSRレジスタでCポートを設定した時のC
ポートリクエスト優先信号作成回路54の動作論理図
ポートリクエスト優先信号作成回路54の動作論理図
【図9】図5のCポート及びDポート待ちリクエスト数
カウンタの制御条件説明図
カウンタの制御条件説明図
【図10】図5のクロック抑止回路60の動作論理図
【図11】ポートキューに空きを生ずるリクエストの転
送動作を示した説明図
送動作を示した説明図
【図12】例外ルールによりポートキューに空きを生じ
させないリクエストの転送動作を示した説明図
させないリクエストの転送動作を示した説明図
【図13】プリポート回路部からプライオリティ回路部
への信号説明図
への信号説明図
【図14】プライオリティ回路部からプリポート回路部
への信号説明図
への信号説明図
【図15】図5のポートリクエスト優先信号作成回路の
実施例構成図
実施例構成図
【図16】本発明のプリポート回路部からの転送制御の
一例を示したタイミングチャート
一例を示したタイミングチャート
【図17】本発明のプリポート回路部からの転送制御の
他の例を示したタイミングチャート
他の例を示したタイミングチャート
【図18】図16及び図17の動作を行うポートキュー
とメモリポートを2段構成としたプライオリティ回路部
の説明図
とメモリポートを2段構成としたプライオリティ回路部
の説明図
【図19】従来の情報処理装置の説明図
【図20】プリポートを用いた従来の情報処理装置の説
明図
明図
10:主記憶装置(MSU) 12:主記憶制御装置(MCU) 14,14A〜14D:メモリポート(ポート) 16:リクエストキュー 16A:Aポートキュー 16B:Bポートキュー 16C:Cポートキュー 16D:Dポートキュー 18:プライオリティ回路部 20,20A,20B,20Co〜20Cm,20Do
〜20Dn:処理装置 22:プリポート回路部 24:プリポート 30:プリポート制御部 32:主記憶リクエストパイプライン 34:主記憶インタフェース部 36:主記憶データストア部 38:主記憶データロード部 40Co〜40Cm:プリCポートレジスタ 40Do〜40Dn:プリDポートレジスタ 42Co〜42Cm,42Do〜42Dn:プリポート
キュー 45:セレクタ 46:転送レジスタ 48:主記憶リクエストプライオリティ決定回路 50:Cポート待ちリクエスト数カウンタ 52:Dポート待ちリクエスト数カウンタ 54:Cポートリクエスト優先信号作成回路 56:OPSRレジスタ 58:プリポートプライオリティ決定回路 60:クロック抑止回路 76:インキューカウンタ 78:アウトキューカウンタ 80,112,114:加算機
〜20Dn:処理装置 22:プリポート回路部 24:プリポート 30:プリポート制御部 32:主記憶リクエストパイプライン 34:主記憶インタフェース部 36:主記憶データストア部 38:主記憶データロード部 40Co〜40Cm:プリCポートレジスタ 40Do〜40Dn:プリDポートレジスタ 42Co〜42Cm,42Do〜42Dn:プリポート
キュー 45:セレクタ 46:転送レジスタ 48:主記憶リクエストプライオリティ決定回路 50:Cポート待ちリクエスト数カウンタ 52:Dポート待ちリクエスト数カウンタ 54:Cポートリクエスト優先信号作成回路 56:OPSRレジスタ 58:プリポートプライオリティ決定回路 60:クロック抑止回路 76:インキューカウンタ 78:アウトキューカウンタ 80,112,114:加算機
Claims (6)
- 【請求項1】主記憶装置(10)と、リクエストキュー
(16)を持つ複数のメモリーポート(14)と該メモ
リポート(14)からのリクエストに対しプライオリテ
ィを取得するプライオリティ回路部(18)とを備えた
主記憶制御装置(12)と、該主記憶制御装置(12)
のメモリポート(14)に接続された処理装置(18)
とを備えた情報処理装置に於いて、 前記主記憶制御装置(12)の複数のメモリポート(1
6)に単一のバス(100)を介して接続されると共に
複数の処理装置(20)からリクエストを受け付ける複
数のプリポート(24)を備えたプリポート回路部(2
2)と、 該プリポート回路部(22)で受け付けた複数の処理装
置(20)からのリクエストを単一のバス(100)を
介して前記主記憶制御装置(12)の複数のメモリポー
ト(14)に転送してセットするインターフェイス処理
を行うプリポート制御部(30)と、 を設け、前記プリポート制御部(30)は、 前記プリポート回路部(22)を接続するリクエストキ
ュー(16)を備えた少なくとも2つのメモリポート
(14)の各々にバンクビジー等で保持されている待ち
リクエスト数を計数する計数手段と、 該計数手段で計数された少なくとも2つのメモリポート
(14)の各待ちリクエスト数に基づいてプリポート回
路部(22)からのリクエストを2つのメモリポート
(14)のどちらに優先して送るかを示すポートリクエ
スト優先信号を作成するポートリクエスト優先信号作成
手段と、 前記2つのメモリポート(14)の各々に対応したプリ
ポート回路部(22)内の2組のプリポート群に待ちリ
クエストが存在するか否か検出するプリポート待ちリク
エスト手段と、 前記ポートリクエスト優先信号及びプリポート待ちリク
エスト検出信号に基づいてプリポート回路部(22)か
ら2つのメモリポート(14)に送出するリクエストの
優先順位を決定するプリポートプライオリティ決定手段
と、 を備えた ことを特徴とする主記憶プリポート制御方式。 - 【請求項2】請求項1記載の主記憶プリポート制御方式
に於いて、前記プリポート制御部(30)のプリポート
プライオリティ決定手段は、前記プリポート待ちリクエ
スト検出手段により前記2つのメモリポート(14)の
いずれか一方のみに対する待ちリクエストの存在が検出
された場合には、前記ポートリクエスト優先信号による
指定を無視し、プリポート内待ちリクエストが存在する
一方のメモリポート(14)に対するプリポート回路部
(22)からリクエストの送出を優先させることを特徴
とする主記憶プリポート制御方式。 - 【請求項3】請求項1記載の主記憶プリポート制御方式
において、前記プリポート制御部(30)のプリポート
プライオリティ決定手段は、前記プリポート待ちリクエ
スト検出手段により前記2つのメモリポート(14)の
各々に対する待ちリクエストの存在が検出されていた場
合には、前記ポートリクエスト優先信号に従って2つの
メモリポート(14)のいずれか一方に対するリクエス
トの送出を優先させることを特徴とする主記憶プリポー
ト制御方式。 - 【請求項4】請求項1記載の主記憶プリポート制御方式
に於いて、前記プリポート制御部(30)のポートリク
エスト優先信号作成手段は、2つのメモリポート(1
4)の待ちリクエスト数が異なった時は、待ちリクエス
ト数の少ない方のメモリポート(14)にプリポート回
路部(22)からのリクエストの送出を優先させるポー
トリクエスト優先信号を作成して発生し、待ちリクエス
ト数が同一の時は、予め設定した側のメモリポート(1
4)にプリポート回路部(22)からのリクエストの送
出を優先させるポートリクエスト優先信号を作成して発
生することを特徴とする主記憶プリポート制御方式。 - 【請求項5】請求項4記載の主記憶プリポート制御方式
に於いて、 前記プリポート制御部(30)のポートリクエスト優先
信号作成手段は、待ちリクエスト数が同数の場合の最初の転送先として予
め設定した一方のメモリポート(14)の待ちリクエス
ト数が一杯になった時に、前記プリポート回路部(2
2)からのリクエストの送出を抑止する手段と、 2つのメモリポート(14)の待ちリクエスト数が一杯
になる1つ前の値で、且つ2つのメモリポート(14)
の待ちリクエスト数が同数の場合に、待ちリクエスト数
が同数の場合の予め定めたメモリポート(14)とは異
なる転送レジスタ(46)のCポートを転送先として示
すCポートフラグ(C−FL)が示す値の反転値のメモ
リポート(14)に対するリクエストの送出を優先させ
るポートリクエスト優先信号を作成して発生する手段
と、 を備え、2つのリクエストキュー(16)が一杯になる
まで前記プリポート回路部(22)から送出したリクエ
ストを受け入れる ことを特徴とする主記憶プリポート制
御方式。 - 【請求項6】請求項1記載の主記憶プリポート制御方式
に於いて、前記プリポート制御部(30)の計数手段
は、プリポート回路部(22)の最終段の転送レジスタ
にセットされたリクエストのバリッド信号を検出した後
にポートメモリ側(14)へリクエストを転送する次サ
イクルで待ちリクエスト数をカウントアップし、プライ
オリティ回路部(18)で待ちリクエストのプライオリ
ティが取得された後の次の転送サイクルで待ちリクエス
ト数をカウントダウンすることを特徴とする主記憶プリ
ポート制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4009644A JP2723412B2 (ja) | 1992-01-23 | 1992-01-23 | 主記憶プリポート制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4009644A JP2723412B2 (ja) | 1992-01-23 | 1992-01-23 | 主記憶プリポート制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05197610A JPH05197610A (ja) | 1993-08-06 |
JP2723412B2 true JP2723412B2 (ja) | 1998-03-09 |
Family
ID=11725932
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4009644A Expired - Fee Related JP2723412B2 (ja) | 1992-01-23 | 1992-01-23 | 主記憶プリポート制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2723412B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07295878A (ja) * | 1994-04-27 | 1995-11-10 | Kofu Nippon Denki Kk | 主記憶リクエスト制御装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58222361A (ja) * | 1982-06-18 | 1983-12-24 | Fujitsu Ltd | デ−タ処理システムにおけるアクセス要求の優先順位決定制御方式 |
JP2643116B2 (ja) * | 1985-09-19 | 1997-08-20 | 富士通株式会社 | 主記憶制御装置 |
JPS63236159A (ja) * | 1987-03-25 | 1988-10-03 | Hitachi Ltd | 並列プロセツサのメモリアクセス方式 |
JPS6426268A (en) * | 1987-07-22 | 1989-01-27 | Fujitsu Ltd | Priority control system in main storage access |
-
1992
- 1992-01-23 JP JP4009644A patent/JP2723412B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05197610A (ja) | 1993-08-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5455915A (en) | Computer system with bridge circuitry having input/output multiplexers and third direct unidirectional path for data transfer between buses operating at different rates | |
JP2000181878A (ja) | 共有メモリ型ベクトル処理システムとその制御方法及びベクトル処理の制御プログラムを格納する記憶媒体 | |
JPS6327738B2 (ja) | ||
JPS58222361A (ja) | デ−タ処理システムにおけるアクセス要求の優先順位決定制御方式 | |
JP4642531B2 (ja) | データ要求のアービトレーション | |
JP2723412B2 (ja) | 主記憶プリポート制御方式 | |
US6571301B1 (en) | Multi processor system and FIFO circuit | |
JP2853652B2 (ja) | プロセッサ間通信におけるパケット送信方法およびその装置 | |
JP2680208B2 (ja) | メモリアクセス制御装置 | |
JPH05282242A (ja) | バス制御方式 | |
JP2727514B2 (ja) | 転送先id指定回路 | |
JP3982077B2 (ja) | マルチプロセッサシステム | |
JP3126129B2 (ja) | プライオリティ制御装置 | |
JP2878160B2 (ja) | 競合調停装置 | |
JP3467188B2 (ja) | 多重化バスの順序保証システム | |
JP2856709B2 (ja) | バス間結合システム | |
JPH05108476A (ja) | 主記憶制御装置 | |
JPH0234062B2 (ja) | Maruchipurosetsusashisutemuniokerumemoriakusesuseigyohoshiki | |
JPH1011411A (ja) | 割込み制御システム | |
JPH056333A (ja) | マルチプロセサシステム | |
JPH0512219A (ja) | プロセス転送方式 | |
JPH0381833A (ja) | 演算処理装置 | |
JPH0934736A (ja) | 動作切替えコントローラ | |
JPS5975354A (ja) | プロセッサ装置 | |
JPH09507939A (ja) | マルチプロセッサ・システムにおける入出力オペレーションの実行 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971104 |
|
LAPS | Cancellation because of no payment of annual fees |