JP2723412B2 - 主記憶プリポート制御方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、通常のメモリポートに
加えプリポートを使用して処理装置から主記憶制御装置
に対するリクエストを受け付けるようにした主記憶プリ
ポート制御方式に関する。複数のＣＰＵ等の処理装置で
主記憶装置（ＭＳＵ）をアクセスする場合、通常は主記
憶制御装置（ＭＣＵ）に設けたメモリポート毎に複数の
処理装置を接続している。

【０００２】しかし、プライオリティ回路を構成するＬ
ＳＩのピン制限、ゲート数制限のため主記憶制御装置の
ポート数には制限があり、ポート数以上のに処理装置を
主記憶制御装置に接続したい場合には、１つのメモリポ
ートにプリポート回路部を介して複数の処理装置を接続
する。しかし、１つのメモリポートにプリポート回路部
を介して複数の処理装置を接続した場合には、プリポー
トに接続した処理装置はメモリポートに直接接続してい
る処理装置に比べ、メモリバンクビジー等で待たされた
場合にはリクエストに対するスループットが低下し、こ
の点の改善が望まれる。

【０００３】

【従来の技術】図２０は従来のマルチポート方式の主記
憶制御装置を用いた情報処理装置の説明図である。図２
０において、１０は主記憶装置であり、また１２は主記
憶制御装置であり、複数のメモリポート１４を備え、メ
モリポート１４毎にＣＰＵ等の処理装置２０を接続して
いる。

【０００４】主記憶制御装置１２に設けられるメモリポ
ート１２の数は使用するテクノロジ、例えばＬＳＩの場
合のＩ／Ｏピン、ゲート数により限界があり、ポート数
を越える処理装置２０を接続することはできない。しか
し、装置によってはメモリポート１４の数を越える処理
装置２０の接続を必要とする場合があり、このためには
主記憶制御装置１２のテクノロジ、例えばＬＳＩそのも
のを設計変更または新規開発しなければならならず、実
用的でない。

【０００５】この問題を解決するため図２１に示すよう
に、主記憶制御装置１２の特定のメモリポート１４に複
数のプリポート２４を備えたプリポート回路部２２を接
続し、複数の情報処理装置２０をプリポート回路部２２
でとりまとめて主記憶制御装置１２の１つのメモリポー
ト１４に接続し、実質的にメモリポート１４の数を増加
できるようにしている。

【０００６】尚、プリポート回路部２２は説明の都合
上、主記憶制御装置１２から分けて示しているが、実際
には主記憶制御装置１２に含まれている。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うなプリポート回路部を用いて且つ主記憶装置１０が複
数のメモリバンクに分割され、１回のメモリアクセスで
メモリバンクビジーがある情報処理装置にあっては、プ
リポート回路部２２を介して１つのメモリポート１４
に、複数の処理装置からのアクセス要求、即ちリクエス
トが集中するため、プリポート回路部２２を接続してい
るメモリポート１４のプライオリティ獲得がメモリバン
クビジーで処理装置２０を直接に接続しているメモリポ
ート１４と同じ頻度で行われたとしても、プリポート回
路部２２を介して接続している１つの処理装置２０のリ
クエストは、プリポート回路部２２に接続される処理装
置２０の台数分、バンクビジーで待たされることにな
る。従って、プリポート側のスループットが著しく低下
するという問題があった。

【０００８】本発明は、このような従来の問題点に鑑み
てなされたもので、プリポートを用いた場合のスループ
ットを向上するようにした主記憶プリポート制御方式を
提供することを目的とする。

【０００９】

【課題を解決するための手段】図１は本発明の原理説明
図である。まず本発明は、主記憶装置１０と、リクエス
トキュー１６を持つ複数のメモリーポート１４とメモリ
ポート１４からのリクストに対しプライオリティを取得
するプライオリティ回路部１８とを備えた主記憶制御装
置１２と、主記憶制御装置１２のメモリポート１４に接
続された処理装置１８とを備えた情報処理装置を対象と
する。

【００１０】このような情報処理装置につき本発明の主
記憶プリポート制御方式にあっては、主記憶制御装置１
２の少なくとも２つのメモリポート１６に単一のバス１
００を介して接続されると共に複数の処理装置２０から
リクエストを受け付ける複数のプリポート２４を備えた
プリポート回路部２２と、プリポート回路部２２で受け
付けた複数の処理装置２０からのリクエストを主記憶制
御装置１２の少なくとも２つのメモリポート１４に転送
してセットするインターフェイス処理を行うプリポート
制御部３０とを設けたことを特徴とする。

【００１１】ここで、プリポート制御部３０は、プリポ
ート回路部２２を接続した少なくとも２つのメモリポー
ト１４の各々に設けたリクエストキュー１６に格納され
ているリクエスト数を検出し、この検出リクエスト数に
基づいてプリポート回路部２２からメモリポート１６に
送出するプリポートのプライオリティを制御することを
特徴とする。

【００１２】プリポート制御部３０によるプリポートプ
ライオリティ制御の基本は、２つのメモリポート１４の
各々に対するリクエストがプリポート回路部２２内に存
在し、且つバンクビジー等により２つのメモリポート１
４側で待たされているリクエスト数（以下「待ちリクエ
スト数」という）のうち、待ちリクエスト数の少ない方
のメモリポート１４に対するリクエストの送出を優先さ
せる。

【００１３】具体的にはプリポート制御部３０は、
（１）プリポート回路部２２を接続するリクエストキュ
ー１６を備えた少なくとも２つのメモリポート１４の各
々にバンクビジー等で保持されている待ちリクエスト数
を計数する計数手段と、（２）計数手段で計数された２
１つのメモリポート１４の各待ちリクエスト数に基づい
てプリポート回路部２２からのリクエストを２つのメモ
リポート１４のどちらに優先して送るかを示すポートリ
クエスト優先信号を作成するポートリクエスト優先信号
作成手段と、（３）２つのメモリポート１４の各々に対
応したプリポート回路部２２内の２組のプリポート群に
待ちリクエストが存在するか否か検出するプリポート待
ちリクエスト検出手段と、（４）ポートリクエスト優先
信号及びプリポート待ちリクエスト検出信号に基づいて
プリポート回路部２２から２つのメモリポート１４に送
出するリクエストの優先順位を決定するプリポートプラ
イオリティ決定手段と、を備えたことを特徴とする。

【００１４】プリポート制御部３０のプリポートプライ
オリティ決定手段は、プリポート待ちリクエスト検出手
段により２つのメモリポート１４のいずれか一方に対す
る待ちリクエストの存在が検出された場合には、ポート
リクエスト優先信号による指定を無視（無効）し、プリ
ポート内待ちリクエストが存在するメモリポート１４に
対するプリポート回路部２２からリクエストの送出を優
先させる。具体的にはプリポート内待ちリクエスト信号
のポートを示す信号をリクエストの制御ビットのＣポー
トフラグ（Ｃ−ＦＬ）にセットしてメモリポート１４側
へ転送する。例えば、Ｄポートにのみ待ちリクエストが
あった場合、Ｃポートフラグ（Ｃ−ＦＬ）は“０”とし
て送出する。

【００１５】またプリポート制御部３０のプリポートプ
ライオリティ決定手段は、プリポート待ちリクエスト検
出手段により２つのメモリポート１４の各々に対する待
ちリクエストの存在が検出されていた場合には、ポート
リクエスト優先信号で指定される２つのメモリポート１
４のいずれか一方に対するリクエストの送出を優先させ
る。即ち、プリポートのプライオリティはポートリクエ
スト優先信号のみによって決定されることになる。

【００１６】このように２つのメモリポート１４に対す
るリクエストがプリポート回路部２２に存在することを
条件にプリポートのプライオリティを決定する信号を発
生するプリポートリクエスト優先信号作成回路は、 ２つのメモリポート１４の待ちリクエスト数が異なっ
た時は、待ちリクエスト数の少ない方のメモリポート１
４にプリポート回路部２２からのリクエストの送出を優
先させるポートリクエスト優先信号を作成して発生し、 待ちリクエスト数が同一の時は、予め設定した側のメ
モリポート１４にプリポート回路部２２からのリクエス
トの送出を優先させるポートリクエスト優先信号を作成
して発生する。

【００１７】更にプリポート制御部３０のポートリクエ
スト優先信号作成手段は、待ちリクエスト数が同数の場
合の最初の転送先として予め設定した一方のメモリポー
ト１４の待ちリクエスト数が一杯になった時に、プリポ
ート回路部２２からのリクエストの送出を抑止する手段
と、２つのメモリポート１４の待ちリクエスト数が一杯
になる１つ前の値で、且つ２つのメモリポート１４の待
ちリクエスト数が同数の場合に、待ちリクエスト数が同
数の場合の予め設定したメモリポート１４とは異なる転
送レジスタ４６のＣポートフラグの反転値が示すメモリ
ポート１４に対するリクエストの送出を優先させるポー
トリクエスト優先信号を作成して発生する手段とを備
え、２つのリクエストキュー１６が一杯になるまでプリ
ポート回路部２２から送出したリクエストを受け入れる
ようにする。

【００１８】ここでプリポートプライオリティ優先信号
の作成原理は、例えば図２に示すようになる。図２は、
２つのメモリポート１４をＣポート、Ｄポートとしてお
り、ＣポートとＤポートの最大待ちリクエスト数を２と
した場合を例にとっている。図２において、待ちリクエ
スト数が異なる場合は少ない方のポートを指定し、待ち
リクエスト数が同一の場合は設定値で決まる一方のポー
トを指定することを基本とする。設定値はＣポート又は
Ｄポートをを任意に指定でき、例えば設定値でＣポート
を指定する。

【００１９】しかし、ＣポートとＤポートの待ちリクエ
スト数がポートが一杯になる１つ前の値で、且つＣポー
トとＤポートの待ちリクエスト数が等しい場合、即ち、 Ｃポート待ちリクエスト数＝Ｄポート待ちリクエスト数
＝１ の場合には、転送レジスタ４６のＣポートフラグ（Ｃ−
ＦＬ）の反転設定値とすることで本来指定したＣポート
は異なるとはＤポートを指定してリクエストの送出プラ
イオリティを優先させ、Ｃポート及びＤポート信号２つ
のリクエストキュー１６が一杯になるまで前記プリポー
ト回路部２２から送出したリクエストを受け入れるよう
にする。

【００２０】更にプリポート制御部３０の計数手段によ
る待ちリクエスト数のカウントアップとカウントダウン
は、次のようになる。 カウントアップ；プリポート回路部２２の最終段の転
送レジスタにセットされたリクエストのバリッド信号を
検出した後にポートメモリ側１４へリクエストを転送す
る次サイクルで待ちリクエスト数をカウントアップす
る。

【００２１】カウントダウン；プライオリティ回路部
１８で待ちリクエストのプライオリティが取得された後
の次の転送サイクルで待ちリクエスト数をカウントダウ
ンする。

【００２２】

【作用】このような構成を備えた本発明の主記憶プリポ
ート制御方式によれば次の作用が得られる。まず２つの
メモリポートで同時にメモリのバンクビジー、コンフリ
クト条件をチェックできるので、プリポート回路部から
メモリポートに対するメモリアクセスのスループットが
向上する。また、複数のメモリポートに１つのバスでプ
リポート回路部を接続しているため、プリポート回路部
に複数のメモリポートを割り当ててもバス接続は１つで
済み、主記憶制御装置の回路ボードの接続ピン数を低減
できる。

【００２３】更に複数のメモリポートの各々に保持して
いるプライオリティ獲得待ちのリクエスト数を前もって
検出し、リクエスト数の少ないメモリポートへのリクエ
ストを優先させることで、プリポート回路部から複数の
メモリポートに対するアクセス数を均一に送出でき、メ
モリポートの動作率を向上でき、結果としてメモリアク
セスのスループットが向上する。

【００２４】更に、メモリポートのリクエストキューが
一杯になる１つ前のプリポートのリクエストで且つ、複
数のメモリポートに残っている待ちリクエスト数が等し
い場合に、予め定めたルールとは異なるメモリポートに
対するプリポートからのプライオリティを優先させるこ
とにより、リクエストキューが一杯になる前にプリポー
ト転送レジスタのクロック抑止でリクエスト転送が中止
されてしまう事態を防ぎ、メモリアクセスのスループッ
トの低下を最小限に抑えながらプリポート回路部を使用
して実質的にメモリポート数を簡単に増加させることが
できる。

【００２５】

【実施例】 ［目次］ １．全体構成 ２．主記憶制御装置の構成 ３．プライオリティ回路部の構成 ４．プリポート回路部の構成 ５．プライオリティ制御部の構成 ６．プリポートプライオリティの決定 ７．Ｃポートリクエスト優先信号の作成 ８．プリポート転送レジスタのクロック抑止制御 ９．インタフェース信号の説明 １０．プリポート回路部からの転送動作 １．全体構成 図３は本発明の主記憶プリポート制御方式が適用される
情報処理装置の実施例構成図である。

【００２６】図３において、１０は主記憶装置（ＭＳ
Ｕ）であり、また１２は主記憶制御装置（ＭＣＵ）であ
り、この実施例にあってはメモリポート１４としてＡポ
ート、Ｂポート、Ｃポート及びＤポートの４つを設けた
場合を例にとっている。この４つのメモリポート１４の
うち、ＡポートとＢポートのそれぞれには直接ＣＰＵ等
の処理装置２０Ａ，２０Ｂが接続される。

【００２７】残りのＣポートとＤポートはプリポート回
路部２２に割り当てられており、プリポート回路部２２
に対しＣポートトＤポートの２つを共通のバス１００を
介して共通接続している。プリポート回路部２２は主記
憶制御装置１２のＣポートに対応したプリポート２４と
してＣｏ〜Ｃｍプリポートをもち、Ｃｏ〜Ｃｍプリポー
トに処理装置２０Ｃｏ〜２０Ｃｍを接続している。ま
た、主記憶制御装置１２のＤポートに対応するプリポー
ト２４としてＤｏ〜Ｄｎプリポートを設けており、Ｄｏ
〜Ｄｎプリポートのそれぞれに処理装置２０Ｄｏ〜Ｄｎ
を接続している。

【００２８】Ｃｏ〜Ｃｍプリポートに接続した処理装置
２０Ｃｏ〜２０Ｃｍは主記憶制御装置１２のＣポートに
対しリクエストを転送し、またＤｏ〜Ｄｎプリポートに
接続した処理装置２０Ｄｏ〜２０Ｄｎは主記憶制御装置
１２のＤポートに対しリクエストを転送するようにな
る。尚、図３ではプリポート回路部２２を説明の都合
上、主記憶制御装置１２から分離しているが、実際の装
置は主記憶制御装置１２の一部の回路部として設けてい
る。 ２．主記憶制御装置の構成 図４は図３に示した主記憶制御装置１２の実施例構成図
である。

【００２９】図４において、主記憶制御装置にはプライ
オリティ回路部１８、主記憶リクエストパイプライン３
２、主記憶インタフェース部３４、主記憶データストア
部３６及び主記憶データロード部３８が設けられる。プ
ライオリティ回路部１８はＡ〜Ｄポートを備え、Ａポー
トとＢポートに対しては処理装置２０Ａ，２０Ｂからの
リクエストが直接行われ、一方、ＣポートとＤポートに
対しては単一のバス１００を介してプリポート回路部２
２からのリクエストが行われる。

【００３０】プリポート回路部２２には図３に示したよ
うにＣプリポート群とＤプリポート群に分けて処理装置
２０Ｃｏ〜２０Ｃｍと２０Ｄｏ〜２０Ｄｎを接続してい
る。プライオリティ回路部１８はプリポート回路部２２
を含むいずれかの処理装置からのＡ〜Ｄポートに対する
リクエストのプライオリティを決定し、プライオリティ
を獲得したリクエストを主記憶リクエストパイプライン
３２に発信する。

【００３１】主記憶リクエストパイプライン３２はプラ
イオリティ回路部１８から発信されたリクエストに基づ
き主記憶装置１０に対するストアアクセスまたはロード
アクセスを実行する。このとき主記憶インタフェース部
３４は主記憶装置１０に対しプライオリティ回路部１８
から発信されたリクエストに基づくアドレス指定、オペ
コード指定等のインタフェース制御を行う。

【００３２】主記憶データロード部３８はパイプライン
制御により主記憶装置１０から読み出されたロードデー
タを処理装置２０Ａ，２０Ｂ，２０Ｃｏ〜２０Ｃｍ，２
０Ｄｏ〜２０Ｄｎに送出する。主記憶データストア部３
６はプライオリティ回路部１８でプライオリティが獲得
されて主記憶リクエストパイプライン３２に発信された
リクエストに基づく主記憶インタフェース３４からの主
記憶装置１０に対するアドレス指定及び読出しまたは書
込み制御に同期して、プライオリティが獲得されたいず
れかの処理装置からのリクエストに対応するストアデー
タを主記憶装置１０に送って記憶させる。

【００３３】プリポート回路部２２には、本発明の主記
憶プリポート制御を行うためのプリポート回路部３０が
設けられる。前記プリポート制御部３０は、プリポート
回路部２２で受け付けた処理装置２０Ｃｏ〜２０Ｃｍ及
び２０Ｄｏ〜２０Ｄｎからのリクエストのプライオリテ
ィを決定する。このプリポートプライオリティの決定
は、プライオリティ回路部１８のＣポートとＤポートの
リクエストキューに保持している待ちリクエスト数、お
よびプリポートの２組のプリポート群に待ちリクエスト
が存在するか否かを検出する待ちプリポートリクエスト
の有無を予測し、このプライオリティポート待ちリクエ
スト数とプリポート内待ちリクエストの有無に基づいて
プリポートプライオリティ制御及びプライオリティ回路
部１８と主記憶データストア部３６とのインタフェース
処理を実行する。

【００３４】このプリポート制御部３０によるプリポー
トプライオリティを決定するための制御ルールの基本は
次のとおりである。プリポート内待ちリクエストがＣポ
ートとＤポートの２組に存在していた場合は、次のルー
ル１〜３に従う。 ［ルール１］プリポート制御部３０でプライオリティ回
路部１８の待ちリクエスト数を検出し、待ちリクエスト
数が同数の場合は予め定めた順番に従ってプリポート回
路部２２よりプライオリティ回路部１８にリクエストを
送出させる。 ［ルール２］プリポート制御部３０でプライオリティ回
路部１８の待ちリクエスト数を予測し、待ちリクエスト
数が異なる場合は待ちリクエスト数の少ない方のポート
に対するリクエストの送出を優先させる。 ［ルール３］待ちリクエスト数が同数のときのルール１
のＣポートとＤポートに対するプリポート回路部２２か
らのリクエスト送出の順番については例外規定がある。
この例外規定は ＣポートとＤポートに保持可能なリクエストの残り数
が１で、且つ そのときの待ちリクエスト数が同数の場合、ルール１
で定めた順番に従ったリクエストの送出プライオリティ
を、転送レジスタ４６のＣポートフラグ（Ｃ−ＦＬ）の
値の反転値に変更する。これは後の説明で明らかにする
ように、プライオリティ回路部１８のＣポートとＤポー
トのリクエストキューに空きを生じさせないようにプリ
ポート回路部２２よりリクエストを送出させるためであ
る。

【００３５】プリポート内で待ちリクエストが片方のみ
に存在する場合は、次のルール４に従う。 ［ルール４］プリポート内で待ちリクエストが有るポー
トのリクエストを、プリポート回路部２２よりプライオ
リティ回路部１８にリクエストを送出させる。 ３．プライオリティ回路部の構成 図５は図４に示した本発明のプリポート回路部２２及び
プライオリティ回路部１８の詳細を示した実施例構成図
である。

【００３６】第５図について、まずプライオリティ回路
部１８を説明する。プライオリティ回路部１８にあって
は、Ａ，Ｂ，Ｃ，Ｄポートのそれぞれにリクエストキュ
ーとしての機能をもつポートキュー１６Ａ，１６Ｂ，１
６Ｃ，１６Ｄとポートレジスタ１４Ａ，１４Ｂ，１４
Ｃ，１４Ｄを設けている。この実施例においては、ポー
トキュー１６Ａ〜１６Ｄは格納数４のものを示してお
り、これにポートレジスタ１４Ａ〜１４Ｄが１つ設けら
れることから、Ａポート〜Ｄポートに保持可能な最大リ
クエスト数は合計５つとなる。

【００３７】Ａポート及びＢポートについては、それぞ
れ独立したポートを構成しているが、ＣポートとＤポー
トについてはプリポート回路部２２に対し単一のバス１
００を介して共通接続している。ポートレジスタ１４Ａ
〜１４Ｄの出力は主記憶リクエストプライオリティ決定
回路４８に入力され、ポートレジスタ１４Ａ〜１４Ｄよ
り１〜４のリクエストが同時に主記憶リクエストプライ
オリティ決定回路４８に入力され、予め定めたプライオ
リティ決定ルールに従ってリクエストのプライオリティ
が獲得され、ポートレジスタから主記憶リクエストパイ
プライン３２に発信される。 ４．プリポート回路部の構成 次に図５の実施例におけるプリポート回路部２２を説明
する。プリポート回路部に接続する処理装置２０Ｃｏ〜
２０Ｃｍ及び２０Ｄｏ〜２０Ｄｎに対応してプリＣポー
トレジスタ４０Ｃｏ〜４０Ｃｍ及び４０Ｄｏ〜４０Ｄｎ
が設けられる。続いてプリポートキュー４２Ｃｏ〜４２
Ｃｍ及び４２Ｄｏ〜４２Ｄｎが設けられる。

【００３８】プリポートキュー４２Ｃｏ〜４２Ｄｎは一
種のバッファメモリであり、複数のリクエストを格納し
て保持することができる。プリＣポート及びプリＤポー
トレジスタ４０Ｃｏ〜４０Ｄｎ及びプリポートキュー４
２Ｃｏ〜４２Ｄｎの各出力はセレクタ４５を介して転送
レジスタ４６に入力される。セレクタ４５は後の説明で
明らかにするプリポート制御回路部３０のプリポートプ
ライオリティ決定ルールに従っていずれか１つのリクエ
ストをセレクトして転送レジスタ４６に出力する。

【００３９】転送レジスタ４６は後の説明で明らかにす
るクロック抑止信号のオフ状態（レジスタ動作状態）で
セレクタ４５からプリポート制御部３０のプリポートプ
ライオリティ決定ルールに基づいて選択されたいずれか
１つのリクエストをラッチし、プライオリティ回路部１
８に転送する。ここで、転送レジスタ４６から送出され
るリクエストは、例えば図６に示すフォーマット構成を
有する。即ち、リクエストを示すバリッドビット、主記
憶装置に対するリクエストアドレス、オペランドコード
及び制御フラグで構成される。ここで、制御フラグの中
にはプリポート制御回路部３０で決定されたＣポートま
たはＤポートのいずれかに対するリクエストであるかを
示すポート優先フラグ、具体的にはＣポートフラグが設
けられており、プライオリティ制御回路部３０が転送レ
ジスタ４６にラッチされたリクエストの対応するフラグ
をセット，リセットする。

【００４０】また、転送レジスタ４６に格納されたバリ
ッドビット及び制御フラグの中のＣポートフラグは、後
の説明で明らかにするプリポート制御部３０におけるプ
リポートプライオリティ決定制御に使用される。尚、図
５にあっては、図６のバリッドビットをＶで示し、また
制御フラグの中のＣポートフラグをＣ−ＦＬで示してい
る。

【００４１】再び図５を参照するに、プリポート回路部
２２に設けられたプリポートキュー４２Ｃｏ〜４２Ｃｎ
のそれぞれにはインキューカウンタ７６とアウトキュー
カウンタ７８が設けられており、この実施例にあって
は、加算器８０でインキューカウンタ７６の計数値から
アウトキューカウンタ７８の計数値を差し引くことでプ
リポートキュー４２Ｃｏ〜４２Ｃｎのそれぞれに保持さ
れているプリポート回路部２２における待ちリクエスト
数を検出できるようにしている。

【００４２】この加算器８０で検出された各プリポート
キュー４２Ｃｏ〜４２Ｃｎの待ちリクエスト数は、プリ
ポート制御部３０におけるプリポートプライオリティ決
定制御に使用される。尚、プリポートキュー４２Ｄｏ〜
４２Ｄｎについても、同様にインキューカウンタ７６，
アウトキューカウンタ７８及び加算器８０を設けている
が、図示を省略している。 ５．プライオリティ制御部の構成 次に、図５のプリポート回路部２２に設けたプリポート
制御部３０の構成を説明する。プリポート制御部３０は
Ｃポート待ちリクエスト数カウンタ５０，Ｄポート待ち
リクエスト数カウンタ５２，Ｃポートリクエスト優先信
号作成回路５４，プリポートプライオリティ決定回路５
８及びクロック抑止回路６０を備える。Ｃポート待ちリ
クエストカウンタ５０のカウントアップはＡＮＤ回路９
４の出力で行われ、一方、Ｄポート待ちリクエストカウ
ンタ５２のカウントアップはＡＮＤ回路９６及びインバ
ータ９８の回路で行われる。

【００４３】また、プリポートプライオリティ決定回路
５８に対してはＯＲ回路８２，８４，８６でなる回路部
が設けられ、プリＣポート群にリクエストが存在するか
否か検出している。同様に、プリポートプライオリティ
決定回路５８に対してはＯＲ回路８８，９０，９２が設
けられ、同様にプリＤポート群にリクエストが存在する
か否か検出している。

【００４４】更に、ＯＰＳＲレジスタ５６はシステム使
用開始時に設定可能なレジスタであり、サービスプロセ
ッサＳＶＰによりジェネレーションデータとしてレジス
タ値が保持されており、システム使用開始時にセットさ
れ、Ｃポートリクエスト優先信号作成回路５４に対する
ポート選択の設定値を決める。クロック抑止回路６０は
加算器１１２，１１４、ＡＮＤ回路１０４，１０６、イ
ンバータ１０８及びＯＲ回路１１０を備える。 ６．プリポートプライオリティの決定 図５のプリポート制御部３０に設けられたプリポートプ
ライオリティ決定回路５８によるプリポートプライオリ
ティの決定は図７に示すルールに従って行われる。

【００４５】まず、プリポートプライオリティ決定回路
５８に対する入力信号は、プリＣポート側のリクエスト
検知信号Ｅ１０、プリＤポート側のリクエスト検知信号
Ｅ１３、Ｃポートリクエスト優先信号作成回路５４から
のＣポートリクエスト優先信号Ｅ７の３つである。ここ
で、リクエスト検知信号Ｅ１０はプリＣポートにリクエ
ストバリッドがあるかまたはプリポートキュー４２Ｃｏ
〜４２Ｃｍに１以上のリクエストがあるかを示す。同様
に、リクエスト検知信号Ｅ１３はプリＤポート側につい
てである。

【００４６】図５について具体的に説明すると、プリＣ
ポート側については、プリＣポートレジスタ４０Ｃｏ〜
４０Ｃｎの斜線で示すバリッドビットの信号をＯＲ回路
８４に入力してプリＣポート側にリクエストバリッドが
あるか否かを検出する。また、プリポートキュー４２Ｃ
ｏ〜４２Ｃｎに設けたインキューカウンタ７６の計数値
からアウトキューカウンタ７８の計数値を差し引く加算
器８０の出力をＯＲ回路８２に入力して、プリＣポート
側のいずれかのプリポートキュー４２Ｃｏ〜４２Ｃｍに
リクエストが保持されていることを検出する。そして、
ＯＲ回路８２，８４の出力をＯＲ回路８６でまとめて、
リクエスト検知信号Ｅ１０としてプリポートプライオリ
ティ決定回路５８に入力している。

【００４７】プリＤポート側についても、同様にリクエ
ストバリッドの有無をＯＲ回路９０で検出し、またプリ
ポートキュー４２Ｄｏ〜４２Ｄｎに１以上のリクエスト
が保持されていることをＯＲ回路８８で検出し、ＯＲ回
路９２で取りまとめてリクエスト検知信号Ｅ１１として
プリポートプライオリティ決定回路５８に入力してい
る。

【００４８】図７の制御特性図のモード１はリクエスト
検知信号Ｅ１０，Ｅ１１がプリＣポート群及びプリＤポ
ート群にリクエストバリッドがなく、またプリポートリ
クエストキューにもリクエストが保持されていない場合
であり、この場合、Ｃポートリクエスト優先信号作成回
路５４からのＣポートリクエスト優先信号Ｅ７は「ＤＯ
ＮＴ ＣＡＲＥ（無効）」として扱われ、プリポートか
らの送出リクエストを示すＣポート優先フラグ信号Ｅ１
５の転送レジスタ４６に対するセット、リセットは行わ
ない。

【００４９】次のモード２はリクエスト検知信号Ｅ１０
がプリＣポート群のみにリクエストが存在する場合を示
している。この場合にもＣポートリクエスト優先信号Ｅ
１７は「ＤＯＮＴ ＣＡＲＥ」として無視され、リクエ
ストが存在するプリＣポートに対応してＣポート優先フ
ラグ信号Ｅ１５を有効として、Ｃポートへのリクエスト
送出を指示する。

【００５０】モード３は逆にリクエスト検知信号Ｅ１１
がプリＤポート側にのみリクエストが存在することを示
している場合であり、この場合にもＣポートリクエスト
優先信号Ｅ７は「ＤＯＮＴ ＣＡＲＥ」として無視さ
れ、リクエストが存在するプリＤポートに対応したプラ
イオリティ回路部１８のＤポートに対するリクエスト送
出を行うように、Ｃポート優先フラグ信号Ｅ１５をＣポ
ートの場合に対し反転した値とする。

【００５１】次のモード４とモード５はリクエスト検知
信号Ｅ１０及びＥ１１が有効となって、プリＣポート及
びプリＤポートの両方にリクエストが存在する場合であ
る。このようにプリＣポート及びプリＤポートの両方に
リクエストが存在する場合に、初めてＣポートリクエス
ト優先信号作成回路５４からのＣポートリクエスト優先
信号Ｅ７が有効となり、Ｃポートリクエスト優先信号Ｅ
７のオン（ビット１）でＣポートが指定され、Ｃポート
リクエスト優先信号Ｅ７のオフ（ビット０）でＤポート
が指定される。

【００５２】このモード４とモード５で出力するＣポー
ト優先フラグＥ１５の作成がＣポートリクエスト優先信
号作成回路５４によって行われる。 ７．Ｃポートリクエスト優先信号の作成 図５のプライオリティ制御回路部３０に設けたＣポート
リクエスト優先信号作成回路５４によるＣポートリクエ
スト優先信号Ｅ７の作成は、図８に示す動作論理図に従
って作成される。

【００５３】まず、Ｃポートリクエスト優先信号の作成
にはＣポートの待ちリクエスト数とＤポートの待ちリク
エスト数の検出が必要である。これはＣポート待ちリク
エスト数カウンタ５０とＤポート待ちリクエスト数カウ
ンタ５２により行われる。Ｃポート待ちリクエスト数カ
ウンタ５０とＤポート待ちリクエスト数カウンタ５２の
制御条件を図９に示す。

【００５４】図９（ａ）はＣポート待ちリクエスト数カ
ウンタ５０のカウントアップ条件とカウントダウン条件
を示す。まずカウントアップ条件は図５の転送レジスタ
４６にセットされたリクエストのバリッドビットで与え
られるプリポートリクエストバリッド信号と転送レジス
タ４６の制御ビットにセットされるＣポートフラグとク
ロック抑止回路６０からのクロック抑止信号Ｅ１４の反
転信号との論理積で行われる。具体的には、図５のプリ
ポート制御部３０に設けた、インバータ９５、ＡＮＤ回
路９４によりカウントアップ信号Ｅ１が作り出される。

【００５５】一方、カウントダウンについては、プライ
オリティ回路部１８に設けられた主記憶リクエストプラ
イオリティ決定回路４８でＣポートのリクエストのプラ
イオリティが取得された際に出力されるＣポートプライ
オリティ取得信号がカウントダウン信号Ｅ３となる。図
９（ｂ）のＤポート待ちリクエスト数カウンタ５２につ
いても、カウントアップは転送レジスタ４６のバリッド
ビットＶで与えられるプリポートリクエストバリッド信
号とプリポートプライオリティ決定回路５８により転送
レジスタ４６の制御ビットにセットされるＣポートフラ
グとクロック抑止回路６０より出力されるクロック抑止
信号Ｅ１４の反転信号の論理積で与えられる。

【００５６】具体的には図５のプリポート制御部３０に
設けたインバータ９５，９８、ＡＮＤ回路９６で出力さ
れるカウントアップ信号Ｅ２となる。また、カウントダ
ウン信号Ｅ４については主記憶リクエストプライオリテ
ィ決定回路４８でＤポートのプライオリティが取得され
ときに出力されるＤポートプライオリティ取得信号が用
いられる。

【００５７】このようにしてＣポート待ちリクエスト数
及びＤポート待ちリクエスト数が得られたならば、両者
を比較し、ＣポートとＤポートの待ちリクエスト数が異
なっていれば少ない待ちリクエスト数のポートに対する
リクエストを優先させる。これに対し、ＣポートとＤポ
ートの待ちリクエスト数が同じ場合には、ＯＰＳＲレジ
スタ５６の設定値に基づいて予め設定されたポートに対
するリクエストを優先させる。

【００５８】ここで、図８の動作論理図にあっては、説
明を簡単にするため、図５に示したプライオリティ回路
部１８のポートキュー１６Ａ〜１６Ｄの格納個数を１つ
とした場合を例にとっており、このリクエストキューを
含むポートＡ〜Ｄに格納可能なリクエスト数は最大２と
した場合を例にとっている。図８において、まずＣポー
トとＤポートの待ちリクエスト数が異なるモード２，モ
ード４及びモード６については、待ちリクエスト数の少
ないプリポートに対応したプライオリティ回路部１８の
ポートを指定するポートリクエスト優先信号、具体的に
はＣポートリクエスト優先信号を作成する。

【００５９】例えばモード２でＣポートの待ちリクエス
ト数が１つ、Ｄポートの待ちリクエスト数が０であった
場合には、待ちリクエスト数の少ないＤポートを転送先
として示すポートリクエスト優先信号を作成する。また
モード２でＣポートの待ちリクエスト数が０、Ｄポート
の待ちリクエスト数が１であった場合には、同様に待ち
リクエスト数が少ないＣポートを転送先として示すポー
トリクエスト優先信号を作成する。

【００６０】これに対し、ＣポートとＤポートの待ちリ
クエスト数が同一となるモード１，モード３及びモード
５については、ＯＰＳＲレジスタ５６の設定値に基づく
ポートを転送先とするポートリクエスト優先信号を発生
する。ここで、図８の動作論理図にあっては、ＯＰＳＲ
レジスタ５６にＣポートの設定値をセットした場合を例
にとっており、モード１ではＯＰＳＲレジスタ５６に従
ってポートリクエスト優先信号はＣポートを転送先とし
て示し、同様にモード５においてもＯＰＳＲレジスタ５
６に従った転送先としてＣポートを示すポートリクエス
ト優先信号を作成する。

【００６１】当然に、モード３についてもポートリクエ
スト優先信号はＯＰＳＲレジスタに従ったＣポートとな
る筈であるが、このモード３については例外ルールとし
て転送レジスタ４６のＣポートフラグ（Ｃ−ＦＬ）の反
転設定値に基づいてモード１やモード５の場合のＣポー
トとは異なるＤポートを転送先とするポートリクエスト
優先信号を作成している。

【００６２】このモード３の例外ルールを説明する前
に、図５のプリポート制御部３０に設けられたクロック
抑止回路６０を説明する。 ８．プリポート転送レジスタのクロック抑止制御 図５のプリポート制御部３０に設けられたクロック抑止
回路６０はプリポート回路部２２の転送レジスタ４６に
よる転送動作と動作禁止を制御する。クロック抑止回路
６０から転送レジスタ４６に出力されるクロック抑止信
号Ｅ１４の発生論理は図１０に示すようになる。尚、図
１０（ａ）は信号名称で示し、図１０（ｂ）は記号で示
している。

【００６３】図１０（ａ）に示すように、クロック抑止
信号Ｅ１４はＣポート待ちリクエスト数カウンタ５０の
フルカウント値と、転送レジスタ４６のＣポート優先フ
ラグと、転送レジスタ４６のバリッドビットで与えられ
るプリポートリクエストバリッド信号の論理積で発生さ
れる。また、クロック抑止信号Ｅ１４はＤポート待ちリ
クエスト数カウンタ５２のフルカウント値と、転送レジ
スタ４６のＣポートフラグの反転信号と、転送レジスタ
４６のバリッドビットで与えられるプリポートリクエス
トバリッド信号との論理積で与えられる。

【００６４】この図１０に示したクロック抑止信号を発
生する論理条件は、図５に示した加算器１１２，１１
４、ＡＮＤ回路１０４，１０６、インバータ１０８及び
ＯＲ回路１１０で実現される。クロック抑止回路６０よ
り転送レジスタ４６に対しクロック抑止信号Ｅ１４が出
力されると転送レジスタ４６に対する転送クロックの供
給が停止され、プリポート回路部２２からプライオリテ
ィ回路部１８に対するリクエストの転送が中断されるこ
とになる。

【００６５】ここで、図８のポートリクエスト優先信号
のモード３において、例外ルールとせずに、ＯＰＳＲレ
ジスタ５６の設定値に基づいてポートリクエスト優先信
号がＣポートを指定していたとする。この状態で、図１
１（ａ）の斜線部に示すように、既にＣポートのポート
レジスタ１４ＣとＤポートのポートレジスタ１４Ｄにプ
リポート回路部２２側よりリクエストの転送が行われて
おり、転送レジスタ４６にはＣポートを転送先と示すＣ
ポートフラグ信号Ｃ−ＦＬがセットされていたとする。

【００６６】転送レジスタ４６のＣポートフラグ（Ｃ−
ＦＬ）の入力は図８のモード３のルールに従って“１”
になっている。転送レジスタ４６のリクエストをＣポー
トのリクエストキュー１６Ｃに転送する次の転送サイク
ルで図１０（ａ）に示したように、クロック抑止信号Ｅ
１４の右辺の第１項の条件が成立し、クロック抑止信号
Ｅ１４が発生し、図１１（ｂ）の状態でプリポート回路
部からのリクエストの転送が禁止される。このためプラ
イオリティ回路部１８のＤポート側のリクエストキュー
１６Ｄは空き状態となってしまう。

【００６７】このように、ポートキュー１６Ｄが空き状
態となったままプリポート回路部２２からのリクエスト
転送を停止させてしまうことを防止するため、図８のモ
ード３にあっては、転送レジスタ４６の出力信号のＣポ
ートフラグ（Ｃ−ＦＬ）を反転して本来のＣポートに対
し例外として逆のＤポートを転送先とするポートリクエ
スト優先信号を作成するようにしている。

【００６８】図１２は図８のモード３で例外ルールを適
用したときの動作説明図であり、Ｃポートのポートレジ
スタ１４ＣとＤポートのポートレジスタ１４Ｄにリクエ
ストが転送された状態で且つ転送レジスタ４６にＣポー
トを転送先とするリクエストがセットされている。また
転送レジスタ４６のＣポートフラグ（Ｃ−ＦＬ）の入力
は、モード３の例外ルールに従って論理“０”（Ｄポー
ト）となっている。

【００６９】次の転送サイクルでは、転送レジスタ４６
からポートキュー１６Ｃにリクエストが転送される。ポ
ートキュー１６Ｃにリクエストが転送されるとＣポート
の待ちリクエスト数は２、Ｄポートの待ちリクエスト数
は１となることから、この状態では、図１０（ａ）に示
した右辺第１項及び第２項のいずれの条件も成立せず、
従ってクロック抑止信号Ｅ１４は発生されない。

【００７０】次の転送サイクルでＣポートフラグ（ＣＦ
Ｌ）＝０であるので、転送レジスタ４６からポートキュ
ー１６Ｄにリクエストが転送されると同時に転送レジス
タ４６にクロック抑止信号が与えられ、図１２（ｂ）に
示すＣポート及びＤポートに全てリクエストが格納され
た状態でプライオリティ回路部２２からのリクエストの
転送を禁止するようになる。 ９．インタフェース信号の説明 図１３は図５に示したプリポート回路部２２からプライ
オリティ回路部１８に送出される信号説明図であり、プ
ライオリティ回路部１８に対するリクエストの存在を示
すバリッド信号としてリクエストバリッド信号、Ｃポー
トへのリクエストの転送を示すＣポートフラグ信号、オ
ペコード、リクエストアドレス、更に制御フラグから構
成されている。

【００７１】また、図１４はプライオリティ回路部１８
からプリポート回路部２２への信号説明図であり、主記
憶リクエストプライオリティ決定回路４８によるＣポー
トのプライオリティ取得を示すＣポートプライオリティ
取得信号、同様にＤポートからのプライオリティ取得を
示すＤポートプライオリティ取得信号、オペコード及び
制御フラグとなる。

【００７２】更に、図１５は図５に示したＣポートリク
エスト優先信号作成回路５４のハードウエア構成を示し
た実施例構成図である。図１５にあっては、ＡＮＤ回路
６１で図８のモード１の条件を検出し、ＡＮＤ回路６２
でモード２の条件を検出し、ＡＮＤ回路６４でモード３
の条件を検出し、ＡＮＤ回路６６でモード４の条件を検
出し、ＡＮＤ回路６８でモード５の条件を検出し、更に
ＡＮＤ回路７０でモード６の条件を検出している。

【００７３】このうち、ＡＮＤ回路６４によるモード３
の条件検出にあっては、例外条件を作り出すためにＣポ
ート優先フラグ信号をインバータ７２で反転してＡＮＤ
回路６４に入力している。ＡＮＤ回路６０〜７０の出力
はＯＲ回路７４で取りまとめられ、Ｃポートリクエスト
優先信号Ｅ７を出力する。 １０．プリポート回路部からの転送動作 図１６は本発明による動作の一例を示したタイミングチ
ャートである。このタイミングチャートにあっては、図
１８に示すように、プライオリティ回路部のＣポート及
びＤポートで最大２つのリクエストを格納できる場合を
例にとっている。

【００７４】図１６において、プリＤポート側が最初に
処理装置からリクエストを受けて、番号１で示すリクエ
ストバリッド信号が得られたとする。このときＣポート
待ちリクエスト数カウンタ５０及びＤポート待ちリクエ
スト数カウンタ５２の計数値は共に０であり、図８のモ
ード１となってＣポートリクエスト優先信号はＣポート
を転送先として示す。

【００７５】しかしながら、プリＤポート側のみリクエ
ストバリッド信号が得られており、プリＣポート側のリ
クエストバリッド信号は得られていないため、図７に示
すプリポートプライオリティ決定回路５８の動作論理か
らモード３となり、前サイクルのＣポート及びＤポート
待ちリクエスト数「００」に基づくＣポートを指定する
Ｃポートリクエスト優先信号は「ＤＯＮＴ ＣＡＲＥ」
として無視され、現在、リクエストバリッド信号が得ら
れているプリＤポートに対応するプライオリティ回路部
１８のＤポートを転送先とするプリポート側からのリク
エストの送出が次のサイクルで行われ、に示すよう
に、Ｄ１としてプライオリティ回路部１８のＤポートに
転送される。

【００７６】このサイクルでは、プリＤポート側の番号
２で示すリクエストバリッド信号と同時にプリＣポート
側についても番号１で示すリクエストバリッド信号が得
られているため、図７のモード４，５の条件が成立し
て、Ｃポートリクエスト優先信号が有効となる。このと
き、Ｃポートリクエスト優先信号は前サイクルのＣポー
ト待ちリクエスト数及びＤポート待ちリクエスト数が共
に０であることから、図８のモード１となってＣポート
の指定が行われ、次のサイクルでに示すようにＣポー
ト優先フラグが有効となってＣ１としてプライオリティ
回路部のＣポート側にリクエストが転送される。

【００７７】以下、同様にプリＣポート側及びプリＤポ
ート側の両方にリクエストバリッド信号が得られている
ことから、図８の動作論理に従ったポートリクエスト優
先信号の作成が行われ、，，，，・・・に示す
ようにプリポート回路部２２からのリクエストの転送が
行われる。ここで、のタイミングにあっては、Ｃポー
ト待ちリクエスト数及びＤポート待ちリクエスト数が共
に１となり、図８のモード３に示す例外ルールにより次
の転送はＤポートへの転送が指定され、のＤ２に示す
ように、Ｄポート側へのリクエストの転送となる。

【００７８】こののタイミングでは、図１０に示した
条件が成立してクロック抑止信号Ｅ１４が発生し、転送
レジスタにはＤ３のリクエストが保持され、リクエスト
バリッド信号が抑止される。このためポートフルが解除
されるまでプリポート回路部２２からのリクエストの転
送が抑止される。図１７はプリポート回路部からのリク
エストの他の転送状態を示したタイミングチャートであ
る。

【００７９】図１７にあっては、最初にプリＣポート側
及びプリＤポート側の両方についてリクエストバリッド
信号が得られている。このため、最初から図８の動作論
理に従ったＣポートリクエスト優先信号に基づく転送制
御が，，，・・・と行われる。ここで、のタイ
ミングで図１０に示したクロック抑止信号Ｅ１４の発生
条件が成立し、Ｄ３のリクエストが転送レジスタに保持
され、リクエストバリッドを抑止することにより、プラ
イオリティ回路部２２からのリクエストの転送を抑止す
る。

【００８０】この抑止後の４サイクル目で主記憶リクエ
ストプライオリティ決定回路４８によりＤポートのプラ
イオリティが取得されたとすると、次のサイクルでＤポ
ート待ちリクエスト数カウンタ５２の値は１つカウント
ダウンし、これを受けて次のサイクルでＤ３がＤポート
へのリクエストの転送が行われる。で示すＤ４は、再
びクロック抑止信号Ｅ１４がオンとなるので転送レジス
タで保持される。

【００８１】尚、図１６及び図１７のプリＣポート側と
プリＤポート側については、図５のプリポート回路部２
２に設けられたインキューカウンタ７６とアウトキュー
カウンタ７８についても併せて示している。また、図８
のポートリクエスト優先信号の作成にあっては、ＯＰＳ
Ｒレジスタの値でＣポートを設定した場合を例にとるも
のであったが、逆にＤポートを設定してもよいことは勿
論である。

【００８２】

【発明の効果】以上説明してきたように本発明によれ
ば、プリポートを複数のメモリポートに分担させること
でプリポートを介して行うメモリアクセスのスループッ
トを向上させることができる。また複数のメモリポート
をプリポートに割り当てても、複数のメモリポートとプ
リポートの間の接続フィンは１バス分で済むため、ＬＳ
Ｉのピン数を低減することができる。

【００８３】更にメモリポートのリクエストキューに格
納されている待ちリクエスト数の少ない方を優先させて
プリポート側からリクエストを送ることによりプリポー
トから複数のメモリポートに対するアクセス数を均一に
でき、メモリポートの動作率を向上して、結果的にプリ
ポートを用いたメモリアクセスのスループットを向上で
きる。

【図面の簡単な説明】

【図１】本発明の原理説明図

【図２】ポートリクエスト信号の作成原理説明図

【図３】本発明の制御方式が適用される情報処理装置の
実施例構成図

【図４】本発明の主記憶制御装置の実施例構成図

【図５】本発明のプリポート回路部及びプライオリティ
回路部の実施例構成図

【図６】図５の転送レジスタ４６に格納されるリクエス
トの内容を示した説明図

【図７】図５のプリポートプライオリティ回路５８の動
作論理図

【図８】ＯＰＳＲレジスタでＣポートを設定した時のＣ
ポートリクエスト優先信号作成回路５４の動作論理図

【図９】図５のＣポート及びＤポート待ちリクエスト数
カウンタの制御条件説明図

【図１０】図５のクロック抑止回路６０の動作論理図

【図１１】ポートキューに空きを生ずるリクエストの転
送動作を示した説明図

【図１２】例外ルールによりポートキューに空きを生じ
させないリクエストの転送動作を示した説明図

【図１３】プリポート回路部からプライオリティ回路部
への信号説明図

【図１４】プライオリティ回路部からプリポート回路部
への信号説明図

【図１５】図５のポートリクエスト優先信号作成回路の
実施例構成図

【図１６】本発明のプリポート回路部からの転送制御の
一例を示したタイミングチャート

【図１７】本発明のプリポート回路部からの転送制御の
他の例を示したタイミングチャート

【図１８】図１６及び図１７の動作を行うポートキュー
とメモリポートを２段構成としたプライオリティ回路部
の説明図

【図１９】従来の情報処理装置の説明図

【図２０】プリポートを用いた従来の情報処理装置の説
明図

【符号の説明】

１０：主記憶装置（ＭＳＵ） １２：主記憶制御装置（ＭＣＵ） １４，１４Ａ〜１４Ｄ：メモリポート（ポート） １６：リクエストキュー １６Ａ：Ａポートキュー １６Ｂ：Ｂポートキュー １６Ｃ：Ｃポートキュー １６Ｄ：Ｄポートキュー １８：プライオリティ回路部 ２０，２０Ａ，２０Ｂ，２０Ｃｏ〜２０Ｃｍ，２０Ｄｏ
〜２０Ｄｎ：処理装置 ２２：プリポート回路部 ２４：プリポート ３０：プリポート制御部 ３２：主記憶リクエストパイプライン ３４：主記憶インタフェース部 ３６：主記憶データストア部 ３８：主記憶データロード部 ４０Ｃｏ〜４０Ｃｍ：プリＣポートレジスタ ４０Ｄｏ〜４０Ｄｎ：プリＤポートレジスタ ４２Ｃｏ〜４２Ｃｍ，４２Ｄｏ〜４２Ｄｎ：プリポート
キュー ４５：セレクタ ４６：転送レジスタ ４８：主記憶リクエストプライオリティ決定回路 ５０：Ｃポート待ちリクエスト数カウンタ ５２：Ｄポート待ちリクエスト数カウンタ ５４：Ｃポートリクエスト優先信号作成回路 ５６：ＯＰＳＲレジスタ ５８：プリポートプライオリティ決定回路 ６０：クロック抑止回路 ７６：インキューカウンタ ７８：アウトキューカウンタ ８０，１１２，１１４：加算機

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】主記憶装置（１０）と、リクエストキュー
   （１６）を持つ複数のメモリーポート（１４）と該メモ
   リポート（１４）からのリクエストに対しプライオリテ
   ィを取得するプライオリティ回路部（１８）とを備えた
   主記憶制御装置（１２）と、該主記憶制御装置（１２）
   のメモリポート（１４）に接続された処理装置（１８）
   とを備えた情報処理装置に於いて、 前記主記憶制御装置（１２）の複数のメモリポート（１
   ６）に単一のバス（１００）を介して接続されると共に
   複数の処理装置（２０）からリクエストを受け付ける複
   数のプリポート（２４）を備えたプリポート回路部（２
   ２）と、 該プリポート回路部（２２）で受け付けた複数の処理装
   置（２０）からのリクエストを単一のバス（１００）を
   介して前記主記憶制御装置（１２）の複数のメモリポー
   ト（１４）に転送してセットするインターフェイス処理
   を行うプリポート制御部（３０）と、 を設け、前記プリポート制御部（３０）は、 前記プリポート回路部（２２）を接続するリクエストキ
   ュー（１６）を備えた少なくとも２つのメモリポート
   （１４）の各々にバンクビジー等で保持されている待ち
   リクエスト数を計数する計数手段と、 該計数手段で計数された少なくとも２つのメモリポート
   （１４）の各待ちリクエスト数に基づいてプリポート回
   路部（２２）からのリクエストを２つのメモリポート
   （１４）のどちらに優先して送るかを示すポートリクエ
   スト優先信号を作成するポートリクエスト優先信号作成
   手段と、 前記２つのメモリポート（１４）の各々に対応したプリ
   ポート回路部（２２）内の２組のプリポート群に待ちリ
   クエストが存在するか否か検出するプリポート待ちリク
   エスト手段と、 前記ポートリクエスト優先信号及びプリポート待ちリク
   エスト検出信号に基づいてプリポート回路部（２２）か
   ら２つのメモリポート（１４）に送出するリクエストの
   優先順位を決定するプリポートプライオリティ決定手段
   と、 を備えた ことを特徴とする主記憶プリポート制御方式。
2. 【請求項２】請求項１記載の主記憶プリポート制御方式
   に於いて、前記プリポート制御部（３０）のプリポート
   プライオリティ決定手段は、前記プリポート待ちリクエ
   スト検出手段により前記２つのメモリポート（１４）の
   いずれか一方のみに対する待ちリクエストの存在が検出
   された場合には、前記ポートリクエスト優先信号による
   指定を無視し、プリポート内待ちリクエストが存在する
   一方のメモリポート（１４）に対するプリポート回路部
   （２２）からリクエストの送出を優先させることを特徴
   とする主記憶プリポート制御方式。
3. 【請求項３】請求項１記載の主記憶プリポート制御方式
   において、前記プリポート制御部（３０）のプリポート
   プライオリティ決定手段は、前記プリポート待ちリクエ
   スト検出手段により前記２つのメモリポート（１４）の
   各々に対する待ちリクエストの存在が検出されていた場
   合には、前記ポートリクエスト優先信号に従って２つの
   メモリポート（１４）のいずれか一方に対するリクエス
   トの送出を優先させることを特徴とする主記憶プリポー
   ト制御方式。
4. 【請求項４】請求項１記載の主記憶プリポート制御方式
   に於いて、前記プリポート制御部（３０）のポートリク
   エスト優先信号作成手段は、２つのメモリポート（１
   ４）の待ちリクエスト数が異なった時は、待ちリクエス
   ト数の少ない方のメモリポート（１４）にプリポート回
   路部（２２）からのリクエストの送出を優先させるポー
   トリクエスト優先信号を作成して発生し、待ちリクエス
   ト数が同一の時は、予め設定した側のメモリポート（１
   ４）にプリポート回路部（２２）からのリクエストの送
   出を優先させるポートリクエスト優先信号を作成して発
   生することを特徴とする主記憶プリポート制御方式。
5. 【請求項５】請求項４記載の主記憶プリポート制御方式
   に於いて、 前記プリポート制御部（３０）のポートリクエスト優先
   信号作成手段は、待ちリクエスト数が同数の場合の最初の転送先として予
   め設定した一方のメモリポート（１４）の待ちリクエス
   ト数が一杯になった時に、前記プリポート回路部（２
   ２）からのリクエストの送出を抑止する手段と、 ２つのメモリポート（１４）の待ちリクエスト数が一杯
   になる１つ前の値で、且つ２つのメモリポート（１４）
   の待ちリクエスト数が同数の場合に、待ちリクエスト数
   が同数の場合の予め定めたメモリポート（１４）とは異
   なる転送レジスタ（４６）のＣポートを転送先として示
   すＣポートフラグ（Ｃ−ＦＬ）が示す値の反転値のメモ
   リポート（１４）に対するリクエストの送出を優先させ
   るポートリクエスト優先信号を作成して発生する手段
   と、 を備え、２つのリクエストキュー（１６）が一杯になる
   まで前記プリポート回路部（２２）から送出したリクエ
   ストを受け入れる ことを特徴とする主記憶プリポート制
   御方式。
6. 【請求項６】請求項１記載の主記憶プリポート制御方式
   に於いて、前記プリポート制御部（３０）の計数手段
   は、プリポート回路部（２２）の最終段の転送レジスタ
   にセットされたリクエストのバリッド信号を検出した後
   にポートメモリ側（１４）へリクエストを転送する次サ
   イクルで待ちリクエスト数をカウントアップし、プライ
   オリティ回路部（１８）で待ちリクエストのプライオリ
   ティが取得された後の次の転送サイクルで待ちリクエス
   ト数をカウントダウンすることを特徴とする主記憶プリ
   ポート制御方式。