JP2000181878A - 共有メモリ型ベクトル処理システムとその制御方法及びベクトル処理の制御プログラムを格納する記憶媒体 - Google Patents
共有メモリ型ベクトル処理システムとその制御方法及びベクトル処理の制御プログラムを格納する記憶媒体Info
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- 238000000605 extraction Methods 0.000 claims description 8
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- 230000006870 function Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 12
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】
【課題】 スカラ処理部に付随するベクトルパイプライ
ン数を用途に応じて柔軟に変更できるベクトル処理シス
テムを提供する。 【解決手段】 この共有メモリ型ベクトル処理システム
は、各ＣＰＵ１０ａ〜１０ｎ相互を、各ＣＰＵから生成
するベクトル処理命令を各ＣＰＵに転送するためのバス
３０によって接続し、各ＣＰＵを、ベクトル処理命令を
他のＣＰＵに対して発行するマスターＣＰＵと、マスタ
ーＣＰＵ内のベクトル処理部と同期して多重ベクトルパ
イプラインとして動作するスレーブＣＰＵとに分け、マ
スターＣＰＵは、発行元のＣＰＵを識別する発行元ＣＰ
Ｕ情報を付加した前記ベクトル処理命令を発行し、パス
を介して自ＣＰＵを含む全てのＣＰＵに対して転送する
メモリアクセス制御部１２を備え、マスターＣＰＵとス
レーブＣＰＵは、ベクトル処理命令に含まれる発行元Ｃ
ＰＵ情報と自ＣＰＵに設定されたマスターＣＰＵ情報と
を比較し、一致する場合にベクトル処理命令に基づく命
令発行を行ない、一致しない場合にベクトル処理命令の
無効化を行なうベクトル処理命令制御部１３を備える。
ン数を用途に応じて柔軟に変更できるベクトル処理シス
テムを提供する。 【解決手段】 この共有メモリ型ベクトル処理システム
は、各ＣＰＵ１０ａ〜１０ｎ相互を、各ＣＰＵから生成
するベクトル処理命令を各ＣＰＵに転送するためのバス
３０によって接続し、各ＣＰＵを、ベクトル処理命令を
他のＣＰＵに対して発行するマスターＣＰＵと、マスタ
ーＣＰＵ内のベクトル処理部と同期して多重ベクトルパ
イプラインとして動作するスレーブＣＰＵとに分け、マ
スターＣＰＵは、発行元のＣＰＵを識別する発行元ＣＰ
Ｕ情報を付加した前記ベクトル処理命令を発行し、パス
を介して自ＣＰＵを含む全てのＣＰＵに対して転送する
メモリアクセス制御部１２を備え、マスターＣＰＵとス
レーブＣＰＵは、ベクトル処理命令に含まれる発行元Ｃ
ＰＵ情報と自ＣＰＵに設定されたマスターＣＰＵ情報と
を比較し、一致する場合にベクトル処理命令に基づく命
令発行を行ない、一致しない場合にベクトル処理命令の
無効化を行なうベクトル処理命令制御部１３を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、主記憶メモリを共
有する複数のＣＰＵを備え、各ＣＰＵがスカラ処理部と
複数のベクトルパイプラインを構成するベクトル処理部
を有してなる共有メモリ型ベクトル処理システムに関す
る。
有する複数のＣＰＵを備え、各ＣＰＵがスカラ処理部と
複数のベクトルパイプラインを構成するベクトル処理部
を有してなる共有メモリ型ベクトル処理システムに関す
る。
【０００２】
【従来の技術】図９に、従来のベクトル処理装置におけ
るＣＰＵを用いた共有メモリ型並列処理システムの構成
を示す。このシステムでは、複数のＣＰＵ１００ａ〜１
００ｎが１つの主記憶装置２００を共有して接続されて
いる。
るＣＰＵを用いた共有メモリ型並列処理システムの構成
を示す。このシステムでは、複数のＣＰＵ１００ａ〜１
００ｎが１つの主記憶装置２００を共有して接続されて
いる。
【０００３】各ＣＰＵ１００ａ〜１００ｎの詳細構成図
を図１０に示す。各ＣＰＵ１００ａ〜１００ｎは、図示
のように、スカラ処理部１０１、命令制御部１０２、ベ
クトル処理部１０４ａ〜１０４ｎ及びメモリアクセスネ
ットワーク部１０５を備えて構成される。
を図１０に示す。各ＣＰＵ１００ａ〜１００ｎは、図示
のように、スカラ処理部１０１、命令制御部１０２、ベ
クトル処理部１０４ａ〜１０４ｎ及びメモリアクセスネ
ットワーク部１０５を備えて構成される。
【０００４】スカラ処理部１０１から発行された外部処
理命令「ＥＸ−ＲＱ」は、命令制御部１０２へと転送さ
れる。命令制御部１０２では、自ＣＰＵ内部にのみ存在
するベクトル処理部１０４ａ〜１０４ｎのリソースを管
理することによりベクトル処理命令「Ｖ−ＲＱ」を発行
する。
理命令「ＥＸ−ＲＱ」は、命令制御部１０２へと転送さ
れる。命令制御部１０２では、自ＣＰＵ内部にのみ存在
するベクトル処理部１０４ａ〜１０４ｎのリソースを管
理することによりベクトル処理命令「Ｖ−ＲＱ」を発行
する。
【０００５】従って、各ＣＰＵ１００ａ〜１００ｎ内部
におけるスカラ処理部１０１とベクトルパイプラインと
の構成は、常に一定であり変更することができない。
におけるスカラ処理部１０１とベクトルパイプラインと
の構成は、常に一定であり変更することができない。
【０００６】従来のベクトル処理装置の例が例えば特開
昭６３−１２７３６８号及び特開昭６３−１０２６３号
等に開示されている。これらの公報に開示されるベクト
ル処理装置においては、何れもスカラ処理部とベクトル
パイプラインとの構成が一定であり、スカラ処理部に付
随するベクトルパイプライン数を用途に応じて柔軟に変
更できる構成とはなっていない。
昭６３−１２７３６８号及び特開昭６３−１０２６３号
等に開示されている。これらの公報に開示されるベクト
ル処理装置においては、何れもスカラ処理部とベクトル
パイプラインとの構成が一定であり、スカラ処理部に付
随するベクトルパイプライン数を用途に応じて柔軟に変
更できる構成とはなっていない。
【０００７】
【発明が解決しようとする課題】上述した従来のベクト
ル処理装置においては、以下のような問題点がある。
ル処理装置においては、以下のような問題点がある。
【０００８】第１の問題点は、実行するアプリケーショ
ンによってベクトル化率等が異なるのに対して、適切な
ベクトル処理リソースを割り当てられないことである。
ンによってベクトル化率等が異なるのに対して、適切な
ベクトル処理リソースを割り当てられないことである。
【０００９】その理由は、各ＣＰＵにおけるベクトルパ
イプライン数は常に一定であるため、想定しているより
も低いベクトル化率のアプリケーションを実行した場
合、ベクトルリソースの余剰が発生してしまう。また逆
に、より高いベクトル化率やより長いベクトル長のアプ
リケーションを実行しても、予め固定的に構成されたベ
クトルパイプライン構成によりベクトル処理性能の上限
が固定されているため、更なる処理性能向上を行なうこ
とができないからある。
イプライン数は常に一定であるため、想定しているより
も低いベクトル化率のアプリケーションを実行した場
合、ベクトルリソースの余剰が発生してしまう。また逆
に、より高いベクトル化率やより長いベクトル長のアプ
リケーションを実行しても、予め固定的に構成されたベ
クトルパイプライン構成によりベクトル処理性能の上限
が固定されているため、更なる処理性能向上を行なうこ
とができないからある。
【００１０】第２の問題点は、ＬＳＩの集積度が向上し
てもスカラ処理部とベクトルパイプラインとを別のＬＳ
Ｉとして開発する必要があることである。
てもスカラ処理部とベクトルパイプラインとを別のＬＳ
Ｉとして開発する必要があることである。
【００１１】その理由は、ＬＳＩの集積度が向上し、ス
カラ処理部とベクトルパイプラインの１本分程度が１チ
ップ化できるようになってきたが、従来の多重ベクトル
パイプライン構成では、このようなＬＳＩを複数接続す
る際に各ＬＳＩに存在するスカラ処理部は全く利用でき
ずハードウェア量を無駄に使用することになるため、従
来通りスカラ処理部とベクトルパイプラインとを別のＬ
ＳＩとして開発することになってしまう。ところが、こ
の方法ではＬＳＩの開発工数が増大すること、ＬＳＩの
開発品種数が増加すること、１種のＬＳＩ当たりの生産
個数が減少することなどコスト増となる項目が多くな
る。
カラ処理部とベクトルパイプラインの１本分程度が１チ
ップ化できるようになってきたが、従来の多重ベクトル
パイプライン構成では、このようなＬＳＩを複数接続す
る際に各ＬＳＩに存在するスカラ処理部は全く利用でき
ずハードウェア量を無駄に使用することになるため、従
来通りスカラ処理部とベクトルパイプラインとを別のＬ
ＳＩとして開発することになってしまう。ところが、こ
の方法ではＬＳＩの開発工数が増大すること、ＬＳＩの
開発品種数が増加すること、１種のＬＳＩ当たりの生産
個数が減少することなどコスト増となる項目が多くな
る。
【００１２】本発明の目的は、スカラ処理部に付随する
ベクトルパイプライン数を用途に応じて柔軟に変更でき
るベクトル処理システムを提供することにある。
ベクトルパイプライン数を用途に応じて柔軟に変更でき
るベクトル処理システムを提供することにある。
【００１３】本発明の他の目的は、独立する各プロセッ
サのスカラ処理部からの単一のベクトルパイプラインを
共有しているように動作するベクトル処理システムを提
供することにある。
サのスカラ処理部からの単一のベクトルパイプラインを
共有しているように動作するベクトル処理システムを提
供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成する請求
項１の本発明は、主記憶メモリを共有する複数のＣＰＵ
を備え、各ＣＰＵがスカラ処理手段とベクトル処理手段
を有してなる共有メモリ型ベクトル処理システムにおい
て、前記ＣＰＵをマスターＣＰＵと、複数のスレーブＣ
ＰＵとに分けて設定し、前記マスタＣＰＵの前記スカラ
処理手段に付随して、前記複数のスレーブＣＰＵの前記
ベクトル処理手段を多重ベクトルパイプラインとして動
作させることを特徴とする。
項１の本発明は、主記憶メモリを共有する複数のＣＰＵ
を備え、各ＣＰＵがスカラ処理手段とベクトル処理手段
を有してなる共有メモリ型ベクトル処理システムにおい
て、前記ＣＰＵをマスターＣＰＵと、複数のスレーブＣ
ＰＵとに分けて設定し、前記マスタＣＰＵの前記スカラ
処理手段に付随して、前記複数のスレーブＣＰＵの前記
ベクトル処理手段を多重ベクトルパイプラインとして動
作させることを特徴とする。
【００１５】請求項２の本発明では、主記憶メモリを共
有する複数のＣＰＵを備え、各ＣＰＵがスカラ処理手段
とベクトル処理手段を有してなる共有メモリ型ベクトル
処理システムにおいて、複数の前記ＣＰＵの前記ベクト
ル処理手段を全てまとめて単一の多重ベクトルパイプラ
インと見なし、前記各ＣＰＵの各スカラ処理手段から前
記単一の多重ベクトルパイプラインを共有しているよう
に動作させることを特徴とする。
有する複数のＣＰＵを備え、各ＣＰＵがスカラ処理手段
とベクトル処理手段を有してなる共有メモリ型ベクトル
処理システムにおいて、複数の前記ＣＰＵの前記ベクト
ル処理手段を全てまとめて単一の多重ベクトルパイプラ
インと見なし、前記各ＣＰＵの各スカラ処理手段から前
記単一の多重ベクトルパイプラインを共有しているよう
に動作させることを特徴とする。
【００１６】請求項３の本発明では、主記憶メモリを共
有する複数のＣＰＵを備え、各ＣＰＵがスカラ処理手段
とベクトル処理手段を有してなる共有メモリ型ベクトル
処理システムにおいて、前記各ＣＰＵ相互を、前記各Ｃ
ＰＵから生成するベクトル処理命令を各ＣＰＵに転送す
るためのパスによって接続し、前記各ＣＰＵは、発行元
のＣＰＵを識別する発行元ＣＰＵ情報を付加したベクト
ル処理命令を発行し、前記パスを介して自ＣＰＵを含む
全てのＣＰＵに対して転送する発行手段と、転送された
前記ベクトル処理命令に含まれる前記発行元ＣＰＵ情報
と、自ＣＰＵのベクトルパイプラインに関する構成情報
とを比較し、転送された前記ベクトル処理命令に対する
処理内容を決定するベクトル処理命令制御手段とを備え
ることを特徴とする。
有する複数のＣＰＵを備え、各ＣＰＵがスカラ処理手段
とベクトル処理手段を有してなる共有メモリ型ベクトル
処理システムにおいて、前記各ＣＰＵ相互を、前記各Ｃ
ＰＵから生成するベクトル処理命令を各ＣＰＵに転送す
るためのパスによって接続し、前記各ＣＰＵは、発行元
のＣＰＵを識別する発行元ＣＰＵ情報を付加したベクト
ル処理命令を発行し、前記パスを介して自ＣＰＵを含む
全てのＣＰＵに対して転送する発行手段と、転送された
前記ベクトル処理命令に含まれる前記発行元ＣＰＵ情報
と、自ＣＰＵのベクトルパイプラインに関する構成情報
とを比較し、転送された前記ベクトル処理命令に対する
処理内容を決定するベクトル処理命令制御手段とを備え
ることを特徴とする。
【００１７】請求項４の本発明では、主記憶メモリを共
有する複数のＣＰＵを備え、各ＣＰＵがスカラ処理手段
とベクトル処理手段を有してなる共有メモリ型ベクトル
処理システムにおいて、前記各ＣＰＵ相互を、前記各Ｃ
ＰＵから生成するベクトル処理命令を各ＣＰＵに転送す
るためのパスによって接続し、前記各ＣＰＵを、スカラ
処理を実行すると共に、ベクトル処理命令を他のＣＰＵ
に対して発行するマスターＣＰＵと、前記マスターＣＰ
Ｕから転送されてきたベクトル処理命令を受け取り、マ
スターＣＰＵ内のベクトル処理部と同期して多重ベクト
ルパイプラインとして動作するスレーブＣＰＵとに分け
て設定し、前記マスターＣＰＵは、発行元のＣＰＵを識
別する発行元ＣＰＵ情報を付加した前記ベクトル処理命
令を発行し、前記パスを介して自ＣＰＵを含む全てのＣ
ＰＵに対して転送する発行手段を備え、前記マスターＣ
ＰＵとスレーブＣＰＵは、転送された前記ベクトル処理
命令に含まれる前記発行元ＣＰＵ情報と自ＣＰＵに設定
されたマスターＣＰＵ情報とを比較し、一致する場合に
転送された前記ベクトル処理命令に基づく命令発行を前
記ベクトル処理手段に対して行ない、一致しない場合に
前記ベクトル処理命令の無効化を行なうベクトル処理命
令制御手段を備えることを特徴とする。
有する複数のＣＰＵを備え、各ＣＰＵがスカラ処理手段
とベクトル処理手段を有してなる共有メモリ型ベクトル
処理システムにおいて、前記各ＣＰＵ相互を、前記各Ｃ
ＰＵから生成するベクトル処理命令を各ＣＰＵに転送す
るためのパスによって接続し、前記各ＣＰＵを、スカラ
処理を実行すると共に、ベクトル処理命令を他のＣＰＵ
に対して発行するマスターＣＰＵと、前記マスターＣＰ
Ｕから転送されてきたベクトル処理命令を受け取り、マ
スターＣＰＵ内のベクトル処理部と同期して多重ベクト
ルパイプラインとして動作するスレーブＣＰＵとに分け
て設定し、前記マスターＣＰＵは、発行元のＣＰＵを識
別する発行元ＣＰＵ情報を付加した前記ベクトル処理命
令を発行し、前記パスを介して自ＣＰＵを含む全てのＣ
ＰＵに対して転送する発行手段を備え、前記マスターＣ
ＰＵとスレーブＣＰＵは、転送された前記ベクトル処理
命令に含まれる前記発行元ＣＰＵ情報と自ＣＰＵに設定
されたマスターＣＰＵ情報とを比較し、一致する場合に
転送された前記ベクトル処理命令に基づく命令発行を前
記ベクトル処理手段に対して行ない、一致しない場合に
前記ベクトル処理命令の無効化を行なうベクトル処理命
令制御手段を備えることを特徴とする。
【００１８】請求項５の本発明では、前記マスターＣＰ
ＵとスレーブＣＰＵの前記ベクトル処理命令制御手段
は、転送された前記ベクトル処理命令に含まれる前記発
行元ＣＰＵ情報と、自ＣＰＵに設定されたマスターＣＰ
Ｕ情報とを比較する比較手段と、転送された前記ベクト
ル処理命令を格納する命令スタックと、前記比較手段よ
る比較結果が一致の場合、前記ベクトル処理命令を命令
スタックに格納し、比較結果が不一致の場合、前記前記
ベクトル処理命令を無効化する無効化処理手段と、前記
ベクトル処理部のリソース状態に基づいて、前記命令ス
タックに格納された前記ベクトル処理命令に基づく命令
発行を前記ベクトル処理手段に対して行なう命令発行処
理手段とを備えることを特徴とする。
ＵとスレーブＣＰＵの前記ベクトル処理命令制御手段
は、転送された前記ベクトル処理命令に含まれる前記発
行元ＣＰＵ情報と、自ＣＰＵに設定されたマスターＣＰ
Ｕ情報とを比較する比較手段と、転送された前記ベクト
ル処理命令を格納する命令スタックと、前記比較手段よ
る比較結果が一致の場合、前記ベクトル処理命令を命令
スタックに格納し、比較結果が不一致の場合、前記前記
ベクトル処理命令を無効化する無効化処理手段と、前記
ベクトル処理部のリソース状態に基づいて、前記命令ス
タックに格納された前記ベクトル処理命令に基づく命令
発行を前記ベクトル処理手段に対して行なう命令発行処
理手段とを備えることを特徴とする。
【００１９】請求項６の本発明では、前記マスターＣＰ
ＵとスレーブＣＰＵの前記ベクトル処理命令制御手段
は、転送された前記ベクトル処理命令を前記ベクトル処
理命令自体と前記発行元ＣＰＵ情報に分離して出力する
抽出手段と、分離された前記発行元ＣＰＵ情報と、自Ｃ
ＰＵに設定されたマスターＣＰＵ情報とを比較する比較
手段と、前記比較手段よる比較結果が一致の場合、前記
抽出手段からの前記ベクトル処理命令を命令スタックに
格納し、比較結果が不一致の場合、前記前記ベクトル処
理命令を無効化する無効化処理手段と、前記ベクトル処
理部のリソース状態に基づいて、前記命令スタックに格
納された前記ベクトル処理命令に基づく命令発行を前記
ベクトル処理手段に対して行なう命令発行処理手段とを
備えることを特徴とする。
ＵとスレーブＣＰＵの前記ベクトル処理命令制御手段
は、転送された前記ベクトル処理命令を前記ベクトル処
理命令自体と前記発行元ＣＰＵ情報に分離して出力する
抽出手段と、分離された前記発行元ＣＰＵ情報と、自Ｃ
ＰＵに設定されたマスターＣＰＵ情報とを比較する比較
手段と、前記比較手段よる比較結果が一致の場合、前記
抽出手段からの前記ベクトル処理命令を命令スタックに
格納し、比較結果が不一致の場合、前記前記ベクトル処
理命令を無効化する無効化処理手段と、前記ベクトル処
理部のリソース状態に基づいて、前記命令スタックに格
納された前記ベクトル処理命令に基づく命令発行を前記
ベクトル処理手段に対して行なう命令発行処理手段とを
備えることを特徴とする。
【００２０】請求項７の本発明では、前記マスターＣＰ
ＵとスレーブＣＰＵの前記ベクトル処理命令制御手段
は、転送された前記ベクトル処理命令を格納する命令ス
タックと、前記命令スタックに格納された前記ベクトル
処理命令に含まれる前記発行元ＣＰＵ情報と、自ＣＰＵ
に設定されたマスターＣＰＵ情報とを比較し、比較結果
が一致の場合、前記ベクトル処理命令に基づく命令発行
を前記ベクトル処理手段に対して行ない、比較結果が不
一致の場合、前記ベクトル処理命令に基づく命令発行を
抑止し前記命令スタックの該当エリアを解放する命令発
行処理手段とを備えることを特徴とする。
ＵとスレーブＣＰＵの前記ベクトル処理命令制御手段
は、転送された前記ベクトル処理命令を格納する命令ス
タックと、前記命令スタックに格納された前記ベクトル
処理命令に含まれる前記発行元ＣＰＵ情報と、自ＣＰＵ
に設定されたマスターＣＰＵ情報とを比較し、比較結果
が一致の場合、前記ベクトル処理命令に基づく命令発行
を前記ベクトル処理手段に対して行ない、比較結果が不
一致の場合、前記ベクトル処理命令に基づく命令発行を
抑止し前記命令スタックの該当エリアを解放する命令発
行処理手段とを備えることを特徴とする。
【００２１】請求項８の本発明では、前記命令スタック
には、前記発行元ＣＰＵ情報を含んだ状態で前記ベクト
ル処理命令を格納することを特徴とする。
には、前記発行元ＣＰＵ情報を含んだ状態で前記ベクト
ル処理命令を格納することを特徴とする。
【００２２】請求項９の本発明では、前記マスターＣＰ
ＵとスレーブＣＰＵの前記ベクトル処理命令制御手段
は、自ＣＰＵがスレーブＣＰＵである場合に、自ＣＰＵ
の前記スカラ処理手段の動作を停止させる停止手段を備
えることを特徴とする。
ＵとスレーブＣＰＵの前記ベクトル処理命令制御手段
は、自ＣＰＵがスレーブＣＰＵである場合に、自ＣＰＵ
の前記スカラ処理手段の動作を停止させる停止手段を備
えることを特徴とする。
【００２３】請求項１０の本発明では、前記停止手段
は、自ＣＰＵに対するマスターＣＰＵと機能するＣＰＵ
を示すマスターＣＰＵ情報と、自ＣＰＵのＣＰＵ情報を
格納する格納手段と、前記ベクトル処理命令が転送され
た際に、前記格納手段に格納されたマスターＣＰＵ情報
と自ＣＰＵ情報とを比較し、不一致の場合に、自ＣＰＵ
の前記スカラ処理手段の動作停止信号を出力する比較手
段とで構成されることを特徴とする。
は、自ＣＰＵに対するマスターＣＰＵと機能するＣＰＵ
を示すマスターＣＰＵ情報と、自ＣＰＵのＣＰＵ情報を
格納する格納手段と、前記ベクトル処理命令が転送され
た際に、前記格納手段に格納されたマスターＣＰＵ情報
と自ＣＰＵ情報とを比較し、不一致の場合に、自ＣＰＵ
の前記スカラ処理手段の動作停止信号を出力する比較手
段とで構成されることを特徴とする。
【００２４】請求項１１の本発明では、主記憶メモリを
共有する複数のＣＰＵを備え、各ＣＰＵがスカラ処理手
段とベクトル処理手段を有してなる共有メモリ型ベクト
ル処理システムにおいて、前記各ＣＰＵ相互を、前記各
ＣＰＵから生成するベクトル処理命令を各ＣＰＵに転送
するためのパスによって接続し、前記各ＣＰＵは、発行
元のＣＰＵを識別する発行元ＣＰＵ情報を付加したベク
トル処理命令を発行し、前記ベクトルリクエストバスを
介して自ＣＰＵを含む全てのＣＰＵに対して転送する発
行手段と、転送された前記ベクトル処理命令を、前記発
行元ＣＰＵ情報に基づいて各ＣＰＵ毎に対応した複数の
命令スタックに格納し、前記複数の命令スタック毎の優
先順位と前記ベクトル処理手段のリソース情報に基づい
て、前記ベクトル処理命令に基づく命令発行を制御する
ベクトル処理命令制御手段とを備えることを特徴とす
る。
共有する複数のＣＰＵを備え、各ＣＰＵがスカラ処理手
段とベクトル処理手段を有してなる共有メモリ型ベクト
ル処理システムにおいて、前記各ＣＰＵ相互を、前記各
ＣＰＵから生成するベクトル処理命令を各ＣＰＵに転送
するためのパスによって接続し、前記各ＣＰＵは、発行
元のＣＰＵを識別する発行元ＣＰＵ情報を付加したベク
トル処理命令を発行し、前記ベクトルリクエストバスを
介して自ＣＰＵを含む全てのＣＰＵに対して転送する発
行手段と、転送された前記ベクトル処理命令を、前記発
行元ＣＰＵ情報に基づいて各ＣＰＵ毎に対応した複数の
命令スタックに格納し、前記複数の命令スタック毎の優
先順位と前記ベクトル処理手段のリソース情報に基づい
て、前記ベクトル処理命令に基づく命令発行を制御する
ベクトル処理命令制御手段とを備えることを特徴とす
る。
【００２５】請求項１２の本発明では、前記各ＣＰＵの
ベクトル処理命令制御手段は、各ＣＰＵ毎に対応した複
数の命令スタックと、転送された前記ベクトル処理命令
に含まれる前記発行元ＣＰＵ情報を検出し、前記ベクト
ル処理命令を対応する前記命令スタックに格納する命令
発行元検出手段と、複数の前記複数の命令スタック毎
に、何れの命令スタックのベクトル処理命令に基づく命
令発行を優先するか決定する調停手段と、前記調停手段
による決定内容と前記ベクトル処理手段のリソース情報
に基づいて、前記ベクトル処理命令に基づく命令発行を
前記ベクトル処理手段に対して行なう命令発行処理手段
とを備えることを特徴とする。
ベクトル処理命令制御手段は、各ＣＰＵ毎に対応した複
数の命令スタックと、転送された前記ベクトル処理命令
に含まれる前記発行元ＣＰＵ情報を検出し、前記ベクト
ル処理命令を対応する前記命令スタックに格納する命令
発行元検出手段と、複数の前記複数の命令スタック毎
に、何れの命令スタックのベクトル処理命令に基づく命
令発行を優先するか決定する調停手段と、前記調停手段
による決定内容と前記ベクトル処理手段のリソース情報
に基づいて、前記ベクトル処理命令に基づく命令発行を
前記ベクトル処理手段に対して行なう命令発行処理手段
とを備えることを特徴とする。
【００２６】請求項１５の本発明によれば、主記憶メモ
リを共有する複数のＣＰＵを備え、各ＣＰＵがスカラ処
理手段とベクトル処理手段を有してなる共有メモリ型ベ
クトル処理システムの制御方法において、前記各ＣＰＵ
において、発行元のＣＰＵを識別する発行元ＣＰＵ情報
を付加したベクトル処理命令を発行し、相互に接続され
たパスを介して自ＣＰＵを含む全てのＣＰＵに対して転
送し、転送された前記ベクトル処理命令に含まれる前記
発行元ＣＰＵ情報と、自ＣＰＵのベクトルパイプライン
に関する構成情報とを比較し、転送された前記ベクトル
処理命令に対する処理内容を決定することを特徴とす
る。
リを共有する複数のＣＰＵを備え、各ＣＰＵがスカラ処
理手段とベクトル処理手段を有してなる共有メモリ型ベ
クトル処理システムの制御方法において、前記各ＣＰＵ
において、発行元のＣＰＵを識別する発行元ＣＰＵ情報
を付加したベクトル処理命令を発行し、相互に接続され
たパスを介して自ＣＰＵを含む全てのＣＰＵに対して転
送し、転送された前記ベクトル処理命令に含まれる前記
発行元ＣＰＵ情報と、自ＣＰＵのベクトルパイプライン
に関する構成情報とを比較し、転送された前記ベクトル
処理命令に対する処理内容を決定することを特徴とす
る。
【００２７】請求項１６の本発明によれば、主記憶メモ
リを共有する複数のＣＰＵを備え、各ＣＰＵがスカラ処
理手段とベクトル処理手段を有してなる共有メモリ型ベ
クトル処理システムの制御方法において、前記各ＣＰＵ
を、スカラ処理を実行すると共に、ベクトル処理命令を
他のＣＰＵに対して発行するマスターＣＰＵと、前記マ
スターＣＰＵから転送されてきたベクトル処理命令を受
け取り、マスターＣＰＵ内のベクトル処理部と同期して
多重ベクトルパイプラインとして動作するスレーブＣＰ
Ｕとに分けて設定し、前記マスターＣＰＵにおいて、発
行元のＣＰＵを識別する発行元ＣＰＵ情報を付加した前
記ベクトル処理命令を発行し、相互に接続されたパスを
介して自ＣＰＵを含む全てのＣＰＵに対して転送し、前
記マスターＣＰＵとスレーブＣＰＵにおいて、転送され
た前記ベクトル処理命令に含まれる前記発行元ＣＰＵ情
報と自ＣＰＵに設定されたマスターＣＰＵ情報とを比較
し、比較結果が一致する場合に転送された前記ベクトル
処理命令に基づく命令発行を前記ベクトル処理手段に対
して行ない、一致しない場合に前記ベクトル処理命令の
無効化を行なうことを特徴とする。
リを共有する複数のＣＰＵを備え、各ＣＰＵがスカラ処
理手段とベクトル処理手段を有してなる共有メモリ型ベ
クトル処理システムの制御方法において、前記各ＣＰＵ
を、スカラ処理を実行すると共に、ベクトル処理命令を
他のＣＰＵに対して発行するマスターＣＰＵと、前記マ
スターＣＰＵから転送されてきたベクトル処理命令を受
け取り、マスターＣＰＵ内のベクトル処理部と同期して
多重ベクトルパイプラインとして動作するスレーブＣＰ
Ｕとに分けて設定し、前記マスターＣＰＵにおいて、発
行元のＣＰＵを識別する発行元ＣＰＵ情報を付加した前
記ベクトル処理命令を発行し、相互に接続されたパスを
介して自ＣＰＵを含む全てのＣＰＵに対して転送し、前
記マスターＣＰＵとスレーブＣＰＵにおいて、転送され
た前記ベクトル処理命令に含まれる前記発行元ＣＰＵ情
報と自ＣＰＵに設定されたマスターＣＰＵ情報とを比較
し、比較結果が一致する場合に転送された前記ベクトル
処理命令に基づく命令発行を前記ベクトル処理手段に対
して行ない、一致しない場合に前記ベクトル処理命令の
無効化を行なうことを特徴とする。
【００２８】請求項２０の本発明によれば、主記憶メモ
リを共有する複数のＣＰＵを備え、各ＣＰＵがスカラ処
理手段とベクトル処理手段を有してなる共有メモリ型ベ
クトル処理システムの制御方法において、前記各ＣＰＵ
相互を、前記各ＣＰＵから生成するベクトル処理命令を
各ＣＰＵに転送するためのパスによって接続し、前記各
ＣＰＵにおいて、発行元のＣＰＵを識別する発行元ＣＰ
Ｕ情報を付加したベクトル処理命令を発行し、前記パス
を介して自ＣＰＵを含む全てのＣＰＵに対して転送し、
転送された前記ベクトル処理命令を、前記発行元ＣＰＵ
情報に基づいて各ＣＰＵ毎に対応した複数の命令スタッ
クに格納し、前記複数の命令スタック毎の優先順位と前
記ベクトル処理手段のリソース情報に基づいて、前記ベ
クトル処理命令に基づく命令発行を制御することを特徴
とする。
リを共有する複数のＣＰＵを備え、各ＣＰＵがスカラ処
理手段とベクトル処理手段を有してなる共有メモリ型ベ
クトル処理システムの制御方法において、前記各ＣＰＵ
相互を、前記各ＣＰＵから生成するベクトル処理命令を
各ＣＰＵに転送するためのパスによって接続し、前記各
ＣＰＵにおいて、発行元のＣＰＵを識別する発行元ＣＰ
Ｕ情報を付加したベクトル処理命令を発行し、前記パス
を介して自ＣＰＵを含む全てのＣＰＵに対して転送し、
転送された前記ベクトル処理命令を、前記発行元ＣＰＵ
情報に基づいて各ＣＰＵ毎に対応した複数の命令スタッ
クに格納し、前記複数の命令スタック毎の優先順位と前
記ベクトル処理手段のリソース情報に基づいて、前記ベ
クトル処理命令に基づく命令発行を制御することを特徴
とする。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の第
１の実施の形態に係るベクトル処理システム全体の構成
図である。
て図面を参照して詳細に説明する。図１は、本発明の第
１の実施の形態に係るベクトル処理システム全体の構成
図である。
【００３０】本実施の形態に係るベクトル処理システム
は、複数のＣＰＵ１０ａ〜１０ｎを備え、これらのＣＰ
Ｕ１０ａ〜１０ｎが単一の主記憶装置２０を共有する共
有メモリ型並列処理システムを構成している。各ＣＰＵ
１０ａ〜１０ｎは、ベクトルリクエストバス３０を介し
て互いに接続され、相互にベクトル処理に関するリクエ
ストやリプライの送受信を行なうことができる。
は、複数のＣＰＵ１０ａ〜１０ｎを備え、これらのＣＰ
Ｕ１０ａ〜１０ｎが単一の主記憶装置２０を共有する共
有メモリ型並列処理システムを構成している。各ＣＰＵ
１０ａ〜１０ｎは、ベクトルリクエストバス３０を介し
て互いに接続され、相互にベクトル処理に関するリクエ
ストやリプライの送受信を行なうことができる。
【００３１】上記各ＣＰＵ１０ａ〜１０ｎの詳細な構成
を図２に基づいて説明する。
を図２に基づいて説明する。
【００３２】ＣＰＵ１０ａ〜１０ｎは、１つのスカラ処
理部１１、メモリアクセス命令制御部１２、ベクトル処
理命令制御部１３、複数のベクトル処理部１４ａ〜１４
ｎ、そしてメモリアクセスネットワーク部１５から構成
されている。
理部１１、メモリアクセス命令制御部１２、ベクトル処
理命令制御部１３、複数のベクトル処理部１４ａ〜１４
ｎ、そしてメモリアクセスネットワーク部１５から構成
されている。
【００３３】スカラ処理部１１から外部に発行される外
部処理命令「ＥＸ−ＲＱ」は、メモリアクセス制御部１
２を通して、メモリアクセスネットワーク部１５経由で
主記憶装置２０へと転送されるか、ベクトルリクエスト
バス３０を経由して全てのＣＰＵ１０ａ〜１０ｎのベク
トル処理命令制御部１３へと送られ、ベクトル処理部１
４ａ〜１４ｎへと発行される。
部処理命令「ＥＸ−ＲＱ」は、メモリアクセス制御部１
２を通して、メモリアクセスネットワーク部１５経由で
主記憶装置２０へと転送されるか、ベクトルリクエスト
バス３０を経由して全てのＣＰＵ１０ａ〜１０ｎのベク
トル処理命令制御部１３へと送られ、ベクトル処理部１
４ａ〜１４ｎへと発行される。
【００３４】ここで、図３は、ベクトル処理命令制御部
１３の詳細な構成を示すブロック図である。
１３の詳細な構成を示すブロック図である。
【００３５】ベクトル処理命令制御部１３は、２つのレ
ジスタ４２、４３と、それらのレジスタ４２、４３の内
容の比較を行なう比較器４５と、ベクトルリクエストバ
ス３０経由で転送されてきたベクトル処理命令の内容を
分離する命令発行元情報抽出部４１により得られたベク
トル処理命令の発行元情報と一方のレジスタ４２の内容
を比較するための比較器４４、命令無効化処理部４６、
命令スタック４７、リソース管理／命令発行処理部４８
を有している。
ジスタ４２、４３と、それらのレジスタ４２、４３の内
容の比較を行なう比較器４５と、ベクトルリクエストバ
ス３０経由で転送されてきたベクトル処理命令の内容を
分離する命令発行元情報抽出部４１により得られたベク
トル処理命令の発行元情報と一方のレジスタ４２の内容
を比較するための比較器４４、命令無効化処理部４６、
命令スタック４７、リソース管理／命令発行処理部４８
を有している。
【００３６】命令発行元情報抽出部４１から得られたベ
クトル処理命令と比較器４４の出力は、無効化処理部４
６に入力された後に、命令スタック４７に格納される。
命令スタック４７に格納されたベクトル処理命令は、ベ
クトル処理部１４ａ〜１４ｎからのリソース情報等と共
に、リソース管理／命令発行処理部４８に入力されて、
ベクトル処理部１４ａ〜１４ｎに対して命令発行が行な
われる。
クトル処理命令と比較器４４の出力は、無効化処理部４
６に入力された後に、命令スタック４７に格納される。
命令スタック４７に格納されたベクトル処理命令は、ベ
クトル処理部１４ａ〜１４ｎからのリソース情報等と共
に、リソース管理／命令発行処理部４８に入力されて、
ベクトル処理部１４ａ〜１４ｎに対して命令発行が行な
われる。
【００３７】次いで、上記のように構成される第１の実
施の形態によるベクトル処理システムの動作について説
明する。
施の形態によるベクトル処理システムの動作について説
明する。
【００３８】図２において、スカラ処理部１１では命令
の解読を行ないスカラ処理命令の実行処理を行なう。こ
こで、主記憶装置２０へのアクセス命令やベクトル処理
命令などといった、スカラ処理部１１では実行処理でき
ない命令が出現した場合、スカラ処理部１１はこれらの
命令を外部処理命令「ＥＸ−ＲＱ」としてメモリアクセ
ス命令制御部１２へと転送する。
の解読を行ないスカラ処理命令の実行処理を行なう。こ
こで、主記憶装置２０へのアクセス命令やベクトル処理
命令などといった、スカラ処理部１１では実行処理でき
ない命令が出現した場合、スカラ処理部１１はこれらの
命令を外部処理命令「ＥＸ−ＲＱ」としてメモリアクセ
ス命令制御部１２へと転送する。
【００３９】メモリアクセス命令制御部１２では、スカ
ラ処理部１１から受け取った外部処理命令「ＥＸ−Ｒ
Ｑ」を解読し、主記憶アクセス系の命令「Ｍ−ＲＱ」で
あれば、そのままメモリアクセスネットワーク部１５に
対して命令の発行を行なう。
ラ処理部１１から受け取った外部処理命令「ＥＸ−Ｒ
Ｑ」を解読し、主記憶アクセス系の命令「Ｍ−ＲＱ」で
あれば、そのままメモリアクセスネットワーク部１５に
対して命令の発行を行なう。
【００４０】一方、ベクトル処理命令であった場合に
は、これをベクトルリクエストバス３０に送出すると共
に、自身のベクトル処理命令制御部１３に対してもベク
トルリクエストバス３０を経由して発行を行なう。
は、これをベクトルリクエストバス３０に送出すると共
に、自身のベクトル処理命令制御部１３に対してもベク
トルリクエストバス３０を経由して発行を行なう。
【００４１】ベクトル処理命令制御部１３では、メモリ
アクセス命令制御部１２から送られてきた自ＣＰＵが発
行したベクトル処理命令と他のＣＰＵからベクトルリク
エストバス３０を経由して転送されてきたベクトル処理
命令とを受け取り、自ＣＰＵ内のベクトル処理部１４ａ
〜１４ｎに対してそのリソース状態を管理しながら命令
を発行する。
アクセス命令制御部１２から送られてきた自ＣＰＵが発
行したベクトル処理命令と他のＣＰＵからベクトルリク
エストバス３０を経由して転送されてきたベクトル処理
命令とを受け取り、自ＣＰＵ内のベクトル処理部１４ａ
〜１４ｎに対してそのリソース状態を管理しながら命令
を発行する。
【００４２】メモリアクセスネットワーク部１５は、メ
モリアクセス命令制御部１２からの主記憶アクセス命令
「Ｍ−ＲＱ」を受け取り、主記憶装置２０に対して命令
を発行すると共に、主記憶装置２０からの読み出しデー
タを受け取り、命令種別に応じてデータをスカラ処理部
１１もしくはベクトル処理部１４ａ〜１４ｎに対して戻
す。
モリアクセス命令制御部１２からの主記憶アクセス命令
「Ｍ−ＲＱ」を受け取り、主記憶装置２０に対して命令
を発行すると共に、主記憶装置２０からの読み出しデー
タを受け取り、命令種別に応じてデータをスカラ処理部
１１もしくはベクトル処理部１４ａ〜１４ｎに対して戻
す。
【００４３】次で、図３と図４のフローチャートを参照
して、ベクトル処理命令制御部１３の動作について述べ
る。
して、ベクトル処理命令制御部１３の動作について述べ
る。
【００４４】ベクトル処理命令制御部１３に送られてき
たベクトル処理命令は、命令発行元情報抽出部４１にて
命令を送出したＣＰＵに関する情報とベクトル処理命令
本体とに分離される（ステップ４０１）。
たベクトル処理命令は、命令発行元情報抽出部４１にて
命令を送出したＣＰＵに関する情報とベクトル処理命令
本体とに分離される（ステップ４０１）。
【００４５】ベクトル処理命令制御部１３には、自ＣＰ
Ｕに対してマスターとして外部より設定されたＣＰＵの
番号を記憶しているレジスタ４２と、自ＣＰＵ番号を記
憶しているレジスタ４３とが備えられている。これら２
つのレジスタ４２、４３に対しては、システムの起動前
に初期化動作として上記番号をそれぞれ設定しておくも
のとする。
Ｕに対してマスターとして外部より設定されたＣＰＵの
番号を記憶しているレジスタ４２と、自ＣＰＵ番号を記
憶しているレジスタ４３とが備えられている。これら２
つのレジスタ４２、４３に対しては、システムの起動前
に初期化動作として上記番号をそれぞれ設定しておくも
のとする。
【００４６】本実施の形態では、共有メモリ型並列処理
システムの各ＣＰＵ１０ａ〜１０ｎをマスターＣＰＵと
スレーブＣＰＵとに分けて設定する。マスターＣＰＵは
スカラ処理を実行すると共に、ベクトル処理命令を他の
ＣＰＵに対して発行することができる。これに対してス
レーブＣＰＵは、マスターＣＰＵから転送されてきたベ
クトル処理命令を受け取り、マスターＣＰＵ内のベクト
ル処理部１４ａ〜１４ｎと同期して多重ベクトルパイプ
ラインとして動作することになる。この時、スレーブＣ
ＰＵのスカラ処理部１１は休止状態として、そのベクト
ル処理部１４ａ〜１４ｎとベクトル処理命令制御部１
３、及びメモリアクセスネットワーク部１５のみが有効
に機能することになる。
システムの各ＣＰＵ１０ａ〜１０ｎをマスターＣＰＵと
スレーブＣＰＵとに分けて設定する。マスターＣＰＵは
スカラ処理を実行すると共に、ベクトル処理命令を他の
ＣＰＵに対して発行することができる。これに対してス
レーブＣＰＵは、マスターＣＰＵから転送されてきたベ
クトル処理命令を受け取り、マスターＣＰＵ内のベクト
ル処理部１４ａ〜１４ｎと同期して多重ベクトルパイプ
ラインとして動作することになる。この時、スレーブＣ
ＰＵのスカラ処理部１１は休止状態として、そのベクト
ル処理部１４ａ〜１４ｎとベクトル処理命令制御部１
３、及びメモリアクセスネットワーク部１５のみが有効
に機能することになる。
【００４７】マスターＣＰＵ番号を格納したレジスタ４
２と自ＣＰＵ番号を格納したレジスタ４３の内容は、比
較器４５で比較され（ステップ４０２）、不一致の場合
には、自ＣＰＵがスレーブＣＰＵであると判断され、自
ＣＰＵのスカラ処理部１１に対して動作を停止するよう
制御する（ステップ４０３）。
２と自ＣＰＵ番号を格納したレジスタ４３の内容は、比
較器４５で比較され（ステップ４０２）、不一致の場合
には、自ＣＰＵがスレーブＣＰＵであると判断され、自
ＣＰＵのスカラ処理部１１に対して動作を停止するよう
制御する（ステップ４０３）。
【００４８】一方、ベクトルリクエストバス３０を通し
て転送されたベクトル処理命令から命令発行元情報抽出
部４１において取り出された命令発行元ＣＰＵ番号と、
マスターＣＰＵ番号を格納しているレジスタ４２の内容
とが、もう１つの比較器４４で比較される（ステップ４
０４）。この際の比較結果と、命令発行元情報抽出部４
１にて分離されたベクトル処理命令は、無効化処理部４
６に入力される（ステップ４０５）。
て転送されたベクトル処理命令から命令発行元情報抽出
部４１において取り出された命令発行元ＣＰＵ番号と、
マスターＣＰＵ番号を格納しているレジスタ４２の内容
とが、もう１つの比較器４４で比較される（ステップ４
０４）。この際の比較結果と、命令発行元情報抽出部４
１にて分離されたベクトル処理命令は、無効化処理部４
６に入力される（ステップ４０５）。
【００４９】比較器４４による比較結果が不一致となっ
ていた場合（ステップ４０６）、入力されたベクトル処
理命令はスレーブとして動作している自ＣＰＵのマスタ
ーＣＰＵから発行されたベクトル処理命令ではないた
め、無効化処理部４６にて無効化される（ステップ４０
７）。具体的には、比較器４４による比較結果に応じ
て、ベクトル処理命令に有効又は無効を示すフラグを付
し、無効化処理部４６では、そのフラグによって有効な
ベクトル処理命令のみを命令スタック４７に格納する。
無効なベクトル処理命令は命令スタック４７に格納しな
い。
ていた場合（ステップ４０６）、入力されたベクトル処
理命令はスレーブとして動作している自ＣＰＵのマスタ
ーＣＰＵから発行されたベクトル処理命令ではないた
め、無効化処理部４６にて無効化される（ステップ４０
７）。具体的には、比較器４４による比較結果に応じ
て、ベクトル処理命令に有効又は無効を示すフラグを付
し、無効化処理部４６では、そのフラグによって有効な
ベクトル処理命令のみを命令スタック４７に格納する。
無効なベクトル処理命令は命令スタック４７に格納しな
い。
【００５０】当然のことながら、自ＣＰＵがマスターＣ
ＰＵとして動作しており、転送されてきたベクトル処理
命令が自ＣＰＵの発行した命令であれば、比較器４４の
結果は一致を示すので無効化されることはない。
ＰＵとして動作しており、転送されてきたベクトル処理
命令が自ＣＰＵの発行した命令であれば、比較器４４の
結果は一致を示すので無効化されることはない。
【００５１】無効化処理部４６で無効化されなかったベ
クトル処理命令は、自ＣＰＵ内のベクトル処理部１４ａ
〜１４ｎで処理すべき命令であることから、命令スタッ
ク４７に受付順に格納される（ステップ４０８）。無効
化されたベクトル処理命令は、命令スタック４７に格納
されずに破棄される。
クトル処理命令は、自ＣＰＵ内のベクトル処理部１４ａ
〜１４ｎで処理すべき命令であることから、命令スタッ
ク４７に受付順に格納される（ステップ４０８）。無効
化されたベクトル処理命令は、命令スタック４７に格納
されずに破棄される。
【００５２】リソース管理／命令発行制御部４８では、
自ＣＰＵ内のベクトル処理部のリソース１４ａ〜１４ｎ
を管理している。命令スタック４７に格納された命令
は、このリソース管理／命令発行処理部４８において優
先順位、ならびにベクトル処理部１４ａ〜１４ｎのリソ
ース状況に応じて、発行が可能な順に自ＣＰＵのベクト
ル処理部１４ａ〜１４ｎに対して命令発行が行なわれる
（ステップ４０９）。ここでは、命令スタック４７への
格納順には従わずに命令の追い越し発行も可能である。
自ＣＰＵ内のベクトル処理部のリソース１４ａ〜１４ｎ
を管理している。命令スタック４７に格納された命令
は、このリソース管理／命令発行処理部４８において優
先順位、ならびにベクトル処理部１４ａ〜１４ｎのリソ
ース状況に応じて、発行が可能な順に自ＣＰＵのベクト
ル処理部１４ａ〜１４ｎに対して命令発行が行なわれる
（ステップ４０９）。ここでは、命令スタック４７への
格納順には従わずに命令の追い越し発行も可能である。
【００５３】なお、各スレーブＣＰＵにおけるベクトル
処理が終了した時点で、処理の終了がマスタＣＰＵに通
知される。マスタＣＰＵでは、全てのスレーブＣＰＵか
らの終了通知を受け取ったことを確認した上で次のベク
トル処理命令の発行を行なうことになる。
処理が終了した時点で、処理の終了がマスタＣＰＵに通
知される。マスタＣＰＵでは、全てのスレーブＣＰＵか
らの終了通知を受け取ったことを確認した上で次のベク
トル処理命令の発行を行なうことになる。
【００５４】以上により、マスターＣＰＵに設定された
ＣＰＵと、このＣＰＵ番号をマスターＣＰＵ番号として
記憶している複数のＣＰＵは、一体となって動作する多
重ベクトルパイプラインのプロセッサと見なすことがで
きるようになる。
ＣＰＵと、このＣＰＵ番号をマスターＣＰＵ番号として
記憶している複数のＣＰＵは、一体となって動作する多
重ベクトルパイプラインのプロセッサと見なすことがで
きるようになる。
【００５５】この時、マスターＣＰＵのスカラ処理部１
１だけが機能しており、スレーブＣＰＵのスカラ処理部
１１はベクトル処理命令制御部１３からの制御信号「Ｈ
ＡＬＴ」により機能が停止されている。
１だけが機能しており、スレーブＣＰＵのスカラ処理部
１１はベクトル処理命令制御部１３からの制御信号「Ｈ
ＡＬＴ」により機能が停止されている。
【００５６】マスターＣＰＵのスカラ処理部１１から発
行されたベクトル処理命令は、ベクトルリクエストバス
３０を通して自ＣＰＵを含めてスレーブＣＰＵの各ベク
トル処理命令制御部１３において有効と判断され、これ
ら複数のＣＰＵにおけるベクトル処理部１４ａ〜１４ｎ
において並列動作によって処理されることになる。
行されたベクトル処理命令は、ベクトルリクエストバス
３０を通して自ＣＰＵを含めてスレーブＣＰＵの各ベク
トル処理命令制御部１３において有効と判断され、これ
ら複数のＣＰＵにおけるベクトル処理部１４ａ〜１４ｎ
において並列動作によって処理されることになる。
【００５７】仮に、１つのＣＰＵに１つのベクトル処理
部が存在する場合、主記憶装置２０を共有しているＣＰ
Ｕ数を３２とすると、通常は「１スカラ処理部＋１ベク
トル処理部」のＣＰＵが３２個存在するシステムとして
固定化されてしまうが、１つのマスターＣＰＵに１つの
スレーブＣＰＵを対応させた場合、「１スカラ処理部＋
２ベクトル処理部」のＣＰＵが１６個存在するシステム
のように動作させることが可能となる。
部が存在する場合、主記憶装置２０を共有しているＣＰ
Ｕ数を３２とすると、通常は「１スカラ処理部＋１ベク
トル処理部」のＣＰＵが３２個存在するシステムとして
固定化されてしまうが、１つのマスターＣＰＵに１つの
スレーブＣＰＵを対応させた場合、「１スカラ処理部＋
２ベクトル処理部」のＣＰＵが１６個存在するシステム
のように動作させることが可能となる。
【００５８】また、マスターＣＰＵとスレーブＣＰＵの
設定内容により、「１スカラ処理部＋１ベクトル処理
部」のＣＰＵと「１スカラ処理部＋４ベクトル処理部」
のＣＰＵを１つのシステムの中に混在させるような構成
も取ることができる。すなわち、マスターＣＰＵとスレ
ーブＣＰＵの設定内容により、種々の構成を構築できる
ようになる。
設定内容により、「１スカラ処理部＋１ベクトル処理
部」のＣＰＵと「１スカラ処理部＋４ベクトル処理部」
のＣＰＵを１つのシステムの中に混在させるような構成
も取ることができる。すなわち、マスターＣＰＵとスレ
ーブＣＰＵの設定内容により、種々の構成を構築できる
ようになる。
【００５９】次いで、第２の実施の形態に係るベクトル
処理システムについて説明する。
処理システムについて説明する。
【００６０】図５は、第２の実施の形態によるベクトル
処理システムのベクトル処理命令制御部１３の構成を示
すブロック図である。ベクトル処理命令制御部１３以外
の構成については、上述の第１の実施の形態と同様であ
る。
処理システムのベクトル処理命令制御部１３の構成を示
すブロック図である。ベクトル処理命令制御部１３以外
の構成については、上述の第１の実施の形態と同様であ
る。
【００６１】図５に示すベクトル処理命令制御部１３で
は、マスターＣＰＵ番号を記憶しているレジスタ４２ａ
と自ＣＰＵ番号を記憶しているレジスタ４３ａを有して
おり、この２つのレジスタ４２ａ、４３ａの内容を比較
する比較器４４ａの出力に基づいて自ＣＰＵのスカラ処
理部１１の機能を停止させることについては、図３の構
成の場合と同じである。また、このベクトル処理命令制
御部１３には、レジスタ４２ａのマスターＣＰＵ番号と
ベクトル処理命令に含まれる発行元ＣＰＵ情報とを比較
する機能と、比較結果に基づいて命令発行を制御する機
能を有するリソース管理／命令発行制御部４８ａが備え
られている。
は、マスターＣＰＵ番号を記憶しているレジスタ４２ａ
と自ＣＰＵ番号を記憶しているレジスタ４３ａを有して
おり、この２つのレジスタ４２ａ、４３ａの内容を比較
する比較器４４ａの出力に基づいて自ＣＰＵのスカラ処
理部１１の機能を停止させることについては、図３の構
成の場合と同じである。また、このベクトル処理命令制
御部１３には、レジスタ４２ａのマスターＣＰＵ番号と
ベクトル処理命令に含まれる発行元ＣＰＵ情報とを比較
する機能と、比較結果に基づいて命令発行を制御する機
能を有するリソース管理／命令発行制御部４８ａが備え
られている。
【００６２】このベクトル処理命令制御部１３の動作を
図６のフローチャートを参照して説明する。この構成例
では、図６に示すように、ベクトルリクエストバス３０
を通って転送されてきたベクトル処理命令は、何も処理
をせずそのまま命令スタック４７ａに順番に格納される
（ステップ６０１）。従って、命令スタック４７ａに
は、ベクトル処理命令と共に、発行元ＣＰＵ情報を格納
しておくレコードが設けられている。
図６のフローチャートを参照して説明する。この構成例
では、図６に示すように、ベクトルリクエストバス３０
を通って転送されてきたベクトル処理命令は、何も処理
をせずそのまま命令スタック４７ａに順番に格納される
（ステップ６０１）。従って、命令スタック４７ａに
は、ベクトル処理命令と共に、発行元ＣＰＵ情報を格納
しておくレコードが設けられている。
【００６３】また、マスターＣＰＵ番号を格納したレジ
スタ４２ａと自ＣＰＵ番号を格納したレジスタ４３ａの
内容は、比較器４５ａで比較され（ステップ６０２）、
不一致の場合には、自ＣＰＵがスレーブＣＰＵであると
判断され、自ＣＰＵのスカラ処理部１１に対して動作を
停止するよう制御する（ステップ６０３）。
スタ４２ａと自ＣＰＵ番号を格納したレジスタ４３ａの
内容は、比較器４５ａで比較され（ステップ６０２）、
不一致の場合には、自ＣＰＵがスレーブＣＰＵであると
判断され、自ＣＰＵのスカラ処理部１１に対して動作を
停止するよう制御する（ステップ６０３）。
【００６４】次で、リソース管理／命令発行制御部４８
ａでは、ベクトル処理部への命令発行を行なう際に、ベ
クトル処理命令に付随している発行元ＣＰＵ情報と、マ
スターＣＰＵ番号を記憶しているレジスタ４２ａの内容
を比較することにより（ステップ６０４）、番号が不一
致である場合には不適切なベクトル処理命令の発行を抑
止すると共に、命令スタック４７ａ中の該当エリアを解
放する（ステップ６０５）。すなわち、命令スタック４
７ａに格納する前に無効化処理を行なうのではなく、実
際に命令発行を行なう際に無効化処理を行なうように構
成している。
ａでは、ベクトル処理部への命令発行を行なう際に、ベ
クトル処理命令に付随している発行元ＣＰＵ情報と、マ
スターＣＰＵ番号を記憶しているレジスタ４２ａの内容
を比較することにより（ステップ６０４）、番号が不一
致である場合には不適切なベクトル処理命令の発行を抑
止すると共に、命令スタック４７ａ中の該当エリアを解
放する（ステップ６０５）。すなわち、命令スタック４
７ａに格納する前に無効化処理を行なうのではなく、実
際に命令発行を行なう際に無効化処理を行なうように構
成している。
【００６５】また、番号が一致する場合には、第１の実
施の形態におけるリソース管理／命令発行制御部４８と
同様に、命令スタック４７ａに格納された命令が、優先
順位、ならびにベクトル処理部１４ａ〜１４ｎのリソー
ス状況に応じて、発行が可能な順に自ＣＰＵのベクトル
処理部１４ａ〜１４ｎに対して命令発行が行なわれる
（ステップ６０６）。
施の形態におけるリソース管理／命令発行制御部４８と
同様に、命令スタック４７ａに格納された命令が、優先
順位、ならびにベクトル処理部１４ａ〜１４ｎのリソー
ス状況に応じて、発行が可能な順に自ＣＰＵのベクトル
処理部１４ａ〜１４ｎに対して命令発行が行なわれる
（ステップ６０６）。
【００６６】上述した第１の実施の形態においては、ベ
クトル処理命令の命令発行元ＣＰＵ番号を抽出する命令
発行元情報抽出部４１、命令発行元ＣＰＵ番号とマスタ
ＣＰＵ番号を比較する比較器４４及び比較結果によって
ベクトル処理命令の無効化を行なう無効化処理部４６を
備えることで命令スタック４７に無効なベクトル処理命
令を格納しない構成としたのに対して、この第２の実施
の形態では、送られた発行元ＣＰＵ情報を含むベクトル
処理命令を全て命令スタック４７ａに格納し、リソース
管理命令発行処理部４８ａによる命令発行処理の段階
で、適切なベクトル処理命令のみを発行し、不適切なベ
クトル処理命令について命令スタック４７ａのエリアを
解放する構成としている。従って、第１の実施の形態と
第２の実施の形態とを比較した場合、ハードウェア量に
ついては第２に実施の形態の方が少なくて済み、命令ス
タックの記憶容量については第１の実施の形態の方が小
さくすることができる。
クトル処理命令の命令発行元ＣＰＵ番号を抽出する命令
発行元情報抽出部４１、命令発行元ＣＰＵ番号とマスタ
ＣＰＵ番号を比較する比較器４４及び比較結果によって
ベクトル処理命令の無効化を行なう無効化処理部４６を
備えることで命令スタック４７に無効なベクトル処理命
令を格納しない構成としたのに対して、この第２の実施
の形態では、送られた発行元ＣＰＵ情報を含むベクトル
処理命令を全て命令スタック４７ａに格納し、リソース
管理命令発行処理部４８ａによる命令発行処理の段階
で、適切なベクトル処理命令のみを発行し、不適切なベ
クトル処理命令について命令スタック４７ａのエリアを
解放する構成としている。従って、第１の実施の形態と
第２の実施の形態とを比較した場合、ハードウェア量に
ついては第２に実施の形態の方が少なくて済み、命令ス
タックの記憶容量については第１の実施の形態の方が小
さくすることができる。
【００６７】一方、よりスカラ性能を重視したシステム
構成として複数の独立したスカラ処理部から共有される
多重ベクトルパイプラインという構成も可能である。す
なわち、複数のプロセッサ中に存在するベクトルパイプ
ラインを全てまとめて１つの多重ベクトルパイプライン
と見なし、独立する各プロセッサのスカラ処理部から単
一のベクトルパイプラインを共有しているように動作す
るシステム構成である。
構成として複数の独立したスカラ処理部から共有される
多重ベクトルパイプラインという構成も可能である。す
なわち、複数のプロセッサ中に存在するベクトルパイプ
ラインを全てまとめて１つの多重ベクトルパイプライン
と見なし、独立する各プロセッサのスカラ処理部から単
一のベクトルパイプラインを共有しているように動作す
るシステム構成である。
【００６８】これを実現した第３の実施の形態に係るベ
クトル処理システムのベクトル処理命令制御部１３の構
成を図７に示す。なお、ベクトル処理命令制御部１３以
外の構成については、上述した第１の実施の形態と同一
であるので共通の符号を付して説明を省略する。
クトル処理システムのベクトル処理命令制御部１３の構
成を図７に示す。なお、ベクトル処理命令制御部１３以
外の構成については、上述した第１の実施の形態と同一
であるので共通の符号を付して説明を省略する。
【００６９】第３の実施の形態に係るベクトル処理シス
テムにおいて、ベクトル処理命令制御部１３は、命令発
行元検出部６１と、各ＣＰＵ毎に設けられた命令スタッ
ク６３ａ〜６３ｎと、命令スタック６３ａ〜６３ｎに設
定された優先順位に基づいて発行順の調停を行なう調停
部６２と、リソース管理／命令発行処理部６４とで構成
される。
テムにおいて、ベクトル処理命令制御部１３は、命令発
行元検出部６１と、各ＣＰＵ毎に設けられた命令スタッ
ク６３ａ〜６３ｎと、命令スタック６３ａ〜６３ｎに設
定された優先順位に基づいて発行順の調停を行なう調停
部６２と、リソース管理／命令発行処理部６４とで構成
される。
【００７０】以下、本実施の形態によるベクトル処理命
令制御部１３の動作を図８のフローチャートを参照して
説明する。
令制御部１３の動作を図８のフローチャートを参照して
説明する。
【００７１】ベクトルリクエストバス３０を通して転送
されてくるベクトル処理命令は、命令発行元検出部６１
を経由して各ＣＰＵ毎に設けられた命令スタック６３ａ
〜６３ｎに格納される。格納されたベクトル処理命令
は、調停部６２による調停結果と各ベクトル処理部１４
ａ〜１２ｎからのリソース情報「Ｖ−ＲＰ」と共に、リ
ソース管理／命令発行制御部６４に入力された後に各ベ
クトル処理部１４ａ〜１４ｎに対して発行される。
されてくるベクトル処理命令は、命令発行元検出部６１
を経由して各ＣＰＵ毎に設けられた命令スタック６３ａ
〜６３ｎに格納される。格納されたベクトル処理命令
は、調停部６２による調停結果と各ベクトル処理部１４
ａ〜１２ｎからのリソース情報「Ｖ−ＲＰ」と共に、リ
ソース管理／命令発行制御部６４に入力された後に各ベ
クトル処理部１４ａ〜１４ｎに対して発行される。
【００７２】ここでは、ベクトルリクエストバス３０を
通して転送されてきたベクトル処理命令は、命令発行元
検出部６１で発行元のＣＰＵ番号が検査される（ステッ
プ８０１）。その後、ベクトル処理命令は、発行元ＣＰ
Ｕ毎に設けられた命令スタック６３ａ〜６３ｎに分かれ
て格納される（ステップ８０２）。
通して転送されてきたベクトル処理命令は、命令発行元
検出部６１で発行元のＣＰＵ番号が検査される（ステッ
プ８０１）。その後、ベクトル処理命令は、発行元ＣＰ
Ｕ毎に設けられた命令スタック６３ａ〜６３ｎに分かれ
て格納される（ステップ８０２）。
【００７３】そして、何れかの命令スタック６３ａ〜６
３ｎから命令を発行するかどうかを、優先順位によって
競合調停する調停部６２により決定する（ステップ８０
３）。調停部６２は、例えばラウンドロビン方式によっ
て何れかの命令スタック６３ａ〜６３ｎから命令を発行
するかを決定する。この調停部６２の出力と、各ベクト
ル処理部のリソース情報とを用いて、リソース管理／命
令発行制御部６４で発行命令を決定する（ステップ８０
４）。
３ｎから命令を発行するかどうかを、優先順位によって
競合調停する調停部６２により決定する（ステップ８０
３）。調停部６２は、例えばラウンドロビン方式によっ
て何れかの命令スタック６３ａ〜６３ｎから命令を発行
するかを決定する。この調停部６２の出力と、各ベクト
ル処理部のリソース情報とを用いて、リソース管理／命
令発行制御部６４で発行命令を決定する（ステップ８０
４）。
【００７４】この際、発行元ＣＰＵが同一のベクトル処
理命令については、命令スタックへの格納順序を越えて
追い越し発行することはできないが、発行元ＣＰＵが異
なっていればリソースの状況によって追い越し発行を行
なってもデータ競合は起こらないため問題にはならな
い。従って、各命令スタック間での格納順序について
は、特に記憶しておく必要はない。また、発行元ＣＰＵ
が同一のベクトル処理命令に関しても、アクセスアドレ
スを比較することで同一アドレスに対するアクセスを回
避するための相応のリソース管理手段を準備すれば、追
い越し発行が可能である。
理命令については、命令スタックへの格納順序を越えて
追い越し発行することはできないが、発行元ＣＰＵが異
なっていればリソースの状況によって追い越し発行を行
なってもデータ競合は起こらないため問題にはならな
い。従って、各命令スタック間での格納順序について
は、特に記憶しておく必要はない。また、発行元ＣＰＵ
が同一のベクトル処理命令に関しても、アクセスアドレ
スを比較することで同一アドレスに対するアクセスを回
避するための相応のリソース管理手段を準備すれば、追
い越し発行が可能である。
【００７５】以上により、各ＣＰＵから発行されたベク
トル処理命令は全てのＣＰＵのベクトル処理命令制御部
に転送され発行処理が行なわれることになる。この時ベ
クトル処理命令の発行元ＣＰＵ別に管理されるため、各
ＣＰＵに存在するベクトル処理部は全ＣＰＵで統合され
た単一のベクトル処理部として、全ＣＰＵのスカラ処理
部から共有されているように動作することになる。
トル処理命令は全てのＣＰＵのベクトル処理命令制御部
に転送され発行処理が行なわれることになる。この時ベ
クトル処理命令の発行元ＣＰＵ別に管理されるため、各
ＣＰＵに存在するベクトル処理部は全ＣＰＵで統合され
た単一のベクトル処理部として、全ＣＰＵのスカラ処理
部から共有されているように動作することになる。
【００７６】上述したベクトル処理システムは、ハード
ウェア的に実現することは勿論として、図２に示すよう
に、磁気ディスク、半導体メモリその他の記録媒体１８
に記録された、上述した各機能を実現するための制御プ
ログラムによってソフトウェア的に実現することも可能
である。この制御プログラムは、記録媒体１８からＣＰ
Ｕに読み込まれ、ＣＰＵの動作を制御することにより、
上述したベクトル処理命令制御の機能を実現する。すな
わち、図４、図６及び図８に示される処理を実行する。
ウェア的に実現することは勿論として、図２に示すよう
に、磁気ディスク、半導体メモリその他の記録媒体１８
に記録された、上述した各機能を実現するための制御プ
ログラムによってソフトウェア的に実現することも可能
である。この制御プログラムは、記録媒体１８からＣＰ
Ｕに読み込まれ、ＣＰＵの動作を制御することにより、
上述したベクトル処理命令制御の機能を実現する。すな
わち、図４、図６及び図８に示される処理を実行する。
【００７７】なお、本発明は上述した実施の形態に限定
されるものではなく、その技術思想の範囲内において様
々に変形して実施することができる。例えば、図１にお
けるシステム全体構成図において、各ＣＰＵ１０ａ〜１
０ｎ間でベクトル処理命令を転送するためのベクトルリ
クエストバス３０は、単一バスとして記述されている。
しかしながら、この転送手段は単一バスに限定されるも
のではなく、多重バスやクロスバスイッチなどあらゆる
接続手段によって実現できることは明らかである。
されるものではなく、その技術思想の範囲内において様
々に変形して実施することができる。例えば、図１にお
けるシステム全体構成図において、各ＣＰＵ１０ａ〜１
０ｎ間でベクトル処理命令を転送するためのベクトルリ
クエストバス３０は、単一バスとして記述されている。
しかしながら、この転送手段は単一バスに限定されるも
のではなく、多重バスやクロスバスイッチなどあらゆる
接続手段によって実現できることは明らかである。
【００７８】
【発明の効果】以上説明したように本発明のベクトル処
理システムとその制御方法によれば、以下に述べるよう
な効果が得られる。
理システムとその制御方法によれば、以下に述べるよう
な効果が得られる。
【００７９】第１に、マスタとなるプロセッサとスレー
ブとなるプロセッサとの割り当て方法を変更することに
より、スカラ処理部に付随するベクトルパイプライン数
を用途に応じて柔軟に変更できる構成としたので、ベク
トル化率やベクトル長の異なる様々なアプリケーション
に対して最適な多重ベクトルパイプライン構成を有する
ベクトル処理システムを提供することができる。
ブとなるプロセッサとの割り当て方法を変更することに
より、スカラ処理部に付随するベクトルパイプライン数
を用途に応じて柔軟に変更できる構成としたので、ベク
トル化率やベクトル長の異なる様々なアプリケーション
に対して最適な多重ベクトルパイプライン構成を有する
ベクトル処理システムを提供することができる。
【００８０】これは、各ＣＰＵから発行されるベクトル
処理命令を全てのＣＰＵに転送するパスを設け、各ＣＰ
Ｕのベクトル処理命令制御手段で転送されてきたベクト
ル処理命令とその発行元ＣＰＵ情報を読みとり、自ＣＰ
Ｕがスレーブ状態にある場合に記憶しているマスターＣ
ＰＵ番号と発行元ＣＰＵ番号が一致した場合にだけ転送
されてきたベクトル処理命令を処理することができるた
めである。
処理命令を全てのＣＰＵに転送するパスを設け、各ＣＰ
Ｕのベクトル処理命令制御手段で転送されてきたベクト
ル処理命令とその発行元ＣＰＵ情報を読みとり、自ＣＰ
Ｕがスレーブ状態にある場合に記憶しているマスターＣ
ＰＵ番号と発行元ＣＰＵ番号が一致した場合にだけ転送
されてきたベクトル処理命令を処理することができるた
めである。
【００８１】これにより、並列処理システム中の各ＣＰ
Ｕの中からマスターＣＰＵとスレーブＣＰＵの組み合わ
せを変更することで、例えば、各ＣＰＵを全てマスター
ＣＰＵとして自ＣＰＵのベクトル処理命令を自ＣＰＵだ
けで処理する最もスカラスループット性能を重視した構
成から、１つのマスターＣＰＵに対して残りの全てのＣ
ＰＵを全てスレーブＣＰＵとして動作される大規模でか
つベクトル長が極めて長い処理向きの構成まで、柔軟に
システムを変更できる。
Ｕの中からマスターＣＰＵとスレーブＣＰＵの組み合わ
せを変更することで、例えば、各ＣＰＵを全てマスター
ＣＰＵとして自ＣＰＵのベクトル処理命令を自ＣＰＵだ
けで処理する最もスカラスループット性能を重視した構
成から、１つのマスターＣＰＵに対して残りの全てのＣ
ＰＵを全てスレーブＣＰＵとして動作される大規模でか
つベクトル長が極めて長い処理向きの構成まで、柔軟に
システムを変更できる。
【００８２】第２に、前記第１の効果の延長線上にある
システム形態として、よりスカラ処理性能を重視したア
プリケーション向けに、複数のスカラ処理手段から共有
される単一のベクトル処理手段を有した共有メモリ型並
列処理システムを提供することができる。
システム形態として、よりスカラ処理性能を重視したア
プリケーション向けに、複数のスカラ処理手段から共有
される単一のベクトル処理手段を有した共有メモリ型並
列処理システムを提供することができる。
【００８３】これは、各ＣＰＵのベクトル処理命令制御
にＣＰＵ毎のベクトル処理命令スタックを準備し、各Ｃ
ＰＵ間で転送されてきたベクトル処理命令をその発行元
ＣＰＵ毎に分類して命令スタックに格納して、各命令ス
タック内の命令の競合を調停しながら順次ベクトル処理
部に対してベクトル処理命令を発行することで、全ＣＰ
Ｕ中に存在するベクトル処理手段があたかも単一のベク
トル処理手段として全てのＣＰＵから共有されているよ
うに動作することが出来るためである。
にＣＰＵ毎のベクトル処理命令スタックを準備し、各Ｃ
ＰＵ間で転送されてきたベクトル処理命令をその発行元
ＣＰＵ毎に分類して命令スタックに格納して、各命令ス
タック内の命令の競合を調停しながら順次ベクトル処理
部に対してベクトル処理命令を発行することで、全ＣＰ
Ｕ中に存在するベクトル処理手段があたかも単一のベク
トル処理手段として全てのＣＰＵから共有されているよ
うに動作することが出来るためである。
【００８４】これにより、ベクトル処理命令の出現頻度
が極めて低いスカラスループット性能重視のアプリケー
ション分野に対しても、ベクトル処理リソースを有効利
用してより効率の良い処理が可能なシステムを提供する
ことができる。
が極めて低いスカラスループット性能重視のアプリケー
ション分野に対しても、ベクトル処理リソースを有効利
用してより効率の良い処理が可能なシステムを提供する
ことができる。
【００８５】第３に、スカラ処理手段とベクトル処理手
段とを１チップに集積化したＬＳＩを開発することが可
能になり、開発工数やコストを軽減することができる。
段とを１チップに集積化したＬＳＩを開発することが可
能になり、開発工数やコストを軽減することができる。
【００８６】これは、スカラ処理手段に対する多重ベク
トルパイプラインの構成を外部からの設定により柔軟に
変更できるようになったために、これまでは困難であっ
たスカラ処理手段とベクトル処理手段を同一のＬＳＩに
集積化することが可能になり、その結果ＬＳＩの開発品
種数が削減できることによる。
トルパイプラインの構成を外部からの設定により柔軟に
変更できるようになったために、これまでは困難であっ
たスカラ処理手段とベクトル処理手段を同一のＬＳＩに
集積化することが可能になり、その結果ＬＳＩの開発品
種数が削減できることによる。
【図１】 本発明の第１の実施の形態に係るベクトル処
理システム全体の構成図である。
理システム全体の構成図である。
【図２】 上記第１の実施の形態に係るベクトル処理シ
ステムの各ＣＰＵの詳細な構成を示すブロック図であ
る。
ステムの各ＣＰＵの詳細な構成を示すブロック図であ
る。
【図３】 上記第１の実施の形態に係るベクトル処理シ
ステムのベクトル処理命令制御部の詳細を示すブロック
図である。
ステムのベクトル処理命令制御部の詳細を示すブロック
図である。
【図４】 上記第１の実施の形態に係るベクトル処理シ
ステムのベクトル処理命令制御部の動作を説明するフロ
ーチャートである。
ステムのベクトル処理命令制御部の動作を説明するフロ
ーチャートである。
【図５】 第２の実施の形態に係るベクトル処理システ
ムのベクトル処理命令制御部の構成を示すブロック図で
ある。
ムのベクトル処理命令制御部の構成を示すブロック図で
ある。
【図６】 上記第２の実施の形態に係るベクトル処理シ
ステムのベクトル処理命令制御部の動作を説明するフロ
ーチャートである。
ステムのベクトル処理命令制御部の動作を説明するフロ
ーチャートである。
【図７】 第３の実施の形態に係るベクトル処理システ
ムのベクトル処理命令制御部の構成を示すブロック図で
ある。
ムのベクトル処理命令制御部の構成を示すブロック図で
ある。
【図８】 上記第３の実施の形態に係るベクトル処理シ
ステムのベクトル処理命令制御部の動作を説明するフロ
ーチャートである。
ステムのベクトル処理命令制御部の動作を説明するフロ
ーチャートである。
【図９】 従来のベクトル処理装置におけるＣＰＵを用
いた共有メモリ型並列処理システムの構成を示すブロッ
ク図である。
いた共有メモリ型並列処理システムの構成を示すブロッ
ク図である。
【図１０】 図９に示すベクトル処理装置の各ＣＰＵ０
の構成を示すブロック図である。
の構成を示すブロック図である。
１０ａ〜１０ｎ ＣＰＵ １１ スカラ処理部 １２ メモリアクセス命令制御部 １３ ベクトル処理命令制御部 １４ａ〜１４ｎ ベクトル処理部 １５ メモリアクセスネットワーク部 ２０ 主記憶装置 ３０ ベクトルリクエストバス ４１ 命令発行元情報抽出部 ４２，４３、４２ａ，４３ａ レジスタ ４４，４５、４４ａ 比較器 ４６ 無効化処理部 ４７、４７ａ 命令スタック ４８、４８ａ リソース管理命令発行処理部 ６１ 命令発行元検出 ６２ 調停部 ６３ａ〜６３ｎ 命令スタック ６４ リソース管理／命令発行処理部
Claims (28)
- 【請求項１】 主記憶メモリを共有する複数のＣＰＵを
備え、各ＣＰＵがスカラ処理手段とベクトル処理手段を
有してなる共有メモリ型ベクトル処理システムにおい
て、 前記ＣＰＵをマスターＣＰＵと、複数のスレーブＣＰＵ
とに分けて設定し、 前記マスタＣＰＵの前記スカラ処理手段に付随して、前
記複数のスレーブＣＰＵの前記ベクトル処理手段を多重
ベクトルパイプラインとして動作させることを特徴とす
る共有メモリ型ベクトル処理システム。 - 【請求項２】 主記憶メモリを共有する複数のＣＰＵを
備え、各ＣＰＵがスカラ処理手段とベクトル処理手段を
有してなる共有メモリ型ベクトル処理システムにおい
て、 複数の前記ＣＰＵの前記ベクトル処理手段を全てまとめ
て単一の多重ベクトルパイプラインと見なし、前記各Ｃ
ＰＵの各スカラ処理手段から前記単一の多重ベクトルパ
イプラインを共有しているように動作させることを特徴
とするベクトル処理システム。 - 【請求項３】 主記憶メモリを共有する複数のＣＰＵを
備え、各ＣＰＵがスカラ処理手段とベクトル処理手段を
有してなる共有メモリ型ベクトル処理システムにおい
て、 前記各ＣＰＵ相互を、前記各ＣＰＵから生成するベクト
ル処理命令を各ＣＰＵに転送するためのパスによって接
続し、 前記各ＣＰＵは、 発行元のＣＰＵを識別する発行元ＣＰＵ情報を付加した
ベクトル処理命令を発行し、前記パスを介して自ＣＰＵ
を含む全てのＣＰＵに対して転送する発行手段と、 転送された前記ベクトル処理命令に含まれる前記発行元
ＣＰＵ情報と、自ＣＰＵのベクトルパイプラインに関す
る構成情報とを比較し、転送された前記ベクトル処理命
令に対する処理内容を決定するベクトル処理命令制御手
段とを備えることを特徴とする共有メモリ型ベクトル処
理システム。 - 【請求項４】 主記憶メモリを共有する複数のＣＰＵを
備え、各ＣＰＵがスカラ処理手段とベクトル処理手段を
有してなる共有メモリ型ベクトル処理システムにおい
て、 前記各ＣＰＵ相互を、前記各ＣＰＵから生成するベクト
ル処理命令を各ＣＰＵに転送するためのパスによって接
続し、 前記各ＣＰＵを、スカラ処理を実行すると共に、ベクト
ル処理命令を他のＣＰＵに対して発行するマスターＣＰ
Ｕと、前記マスターＣＰＵから転送されてきたベクトル
処理命令を受け取り、マスターＣＰＵ内のベクトル処理
部と同期して多重ベクトルパイプラインとして動作する
スレーブＣＰＵとに分けて設定し、 前記マスターＣＰＵは、 発行元のＣＰＵを識別する発行元ＣＰＵ情報を付加した
前記ベクトル処理命令を発行し、前記パスを介して自Ｃ
ＰＵを含む全てのＣＰＵに対して転送する発行手段を備
え、 前記マスターＣＰＵとスレーブＣＰＵは、 転送された前記ベクトル処理命令に含まれる前記発行元
ＣＰＵ情報と自ＣＰＵに設定されたマスターＣＰＵ情報
とを比較し、一致する場合に転送された前記ベクトル処
理命令に基づく命令発行を前記ベクトル処理手段に対し
て行ない、一致しない場合に前記ベクトル処理命令の無
効化を行なうベクトル処理命令制御手段を備えることを
特徴とする共有メモリ型ベクトル処理システム。 - 【請求項５】 前記マスターＣＰＵとスレーブＣＰＵの
前記ベクトル処理命令制御手段は、 転送された前記ベクトル処理命令に含まれる前記発行元
ＣＰＵ情報と、自ＣＰＵに設定されたマスターＣＰＵ情
報とを比較する比較手段と、 転送された前記ベクトル処理命令を格納する命令スタッ
クと、 前記比較手段よる比較結果が一致の場合、前記ベクトル
処理命令を命令スタックに格納し、比較結果が不一致の
場合、前記前記ベクトル処理命令を無効化する無効化処
理手段と、 前記ベクトル処理部のリソース状態に基づいて、前記命
令スタックに格納された前記ベクトル処理命令に基づく
命令発行を前記ベクトル処理手段に対して行なう命令発
行処理手段とを備えることを特徴とする請求項４に記載
の共有メモリ型ベクトル処理システム。 - 【請求項６】 前記マスターＣＰＵとスレーブＣＰＵの
前記ベクトル処理命令制御手段は、 転送された前記ベクトル処理命令を前記ベクトル処理命
令自体と前記発行元ＣＰＵ情報に分離して出力する抽出
手段と、 分離された前記発行元ＣＰＵ情報と、自ＣＰＵに設定さ
れたマスターＣＰＵ情報とを比較する比較手段と、 前記比較手段よる比較結果が一致の場合、前記抽出手段
からの前記ベクトル処理命令を命令スタックに格納し、
比較結果が不一致の場合、前記前記ベクトル処理命令を
無効化する無効化処理手段と、 前記ベクトル処理部のリソース状態に基づいて、前記命
令スタックに格納された前記ベクトル処理命令に基づく
命令発行を前記ベクトル処理手段に対して行なう命令発
行処理手段とを備えることを特徴とする請求項４に記載
の共有メモリ型ベクトル処理システム。 - 【請求項７】 前記マスターＣＰＵとスレーブＣＰＵの
前記ベクトル処理命令制御手段は、 転送された前記ベクトル処理命令を格納する命令スタッ
クと、 前記命令スタックに格納された前記ベクトル処理命令に
含まれる前記発行元ＣＰＵ情報と、自ＣＰＵに設定され
たマスターＣＰＵ情報とを比較し、比較結果が一致の場
合、前記ベクトル処理命令に基づく命令発行を前記ベク
トル処理手段に対して行ない、比較結果が不一致の場
合、前記ベクトル処理命令に基づく命令発行を抑止し前
記命令スタックの該当エリアを解放する命令発行処理手
段とを備えることを特徴とする請求項４に記載の共有メ
モリ型ベクトル処理システム。 - 【請求項８】 前記命令スタックには、前記発行元ＣＰ
Ｕ情報を含んだ状態で前記ベクトル処理命令を格納する
ことを特徴とする請求項７に記載の共有メモリ型ベクト
ル処理システム。 - 【請求項９】 前記マスターＣＰＵとスレーブＣＰＵの
前記ベクトル処理命令制御手段は、 自ＣＰＵがスレーブＣＰＵである場合に、自ＣＰＵの前
記スカラ処理手段の動作を停止させる停止手段を備える
ことを特徴とする請求項３乃至請求項８に記載の共有メ
モリ型ベクトル処理システム。 - 【請求項１０】 前記停止手段は、 自ＣＰＵに対するマスターＣＰＵと機能するＣＰＵを示
すマスターＣＰＵ情報と、自ＣＰＵのＣＰＵ情報を格納
する格納手段と、 前記ベクトル処理命令が転送された際に、前記格納手段
に格納されたマスターＣＰＵ情報と自ＣＰＵ情報とを比
較し、不一致の場合に、自ＣＰＵの前記スカラ処理手段
の動作停止信号を出力する比較手段とで構成されること
を特徴とする請求項９に記載の共有メモリ型ベクトル処
理システム。 - 【請求項１１】 主記憶メモリを共有する複数のＣＰＵ
を備え、各ＣＰＵがスカラ処理手段とベクトル処理手段
を有してなる共有メモリ型ベクトル処理システムにおい
て、 前記各ＣＰＵ相互を、前記各ＣＰＵから生成するベクト
ル処理命令を各ＣＰＵに転送するためのパスによって接
続し、 前記各ＣＰＵは、 発行元のＣＰＵを識別する発行元ＣＰＵ情報を付加した
ベクトル処理命令を発行し、前記パスを介して自ＣＰＵ
を含む全てのＣＰＵに対して転送する発行手段と、 転送された前記ベクトル処理命令を、前記発行元ＣＰＵ
情報に基づいて各ＣＰＵ毎に対応した複数の命令スタッ
クに格納し、前記複数の命令スタック毎の優先順位と前
記ベクトル処理手段のリソース情報に基づいて、前記ベ
クトル処理命令に基づく命令発行を制御するベクトル処
理命令制御手段とを備えることを特徴とする共有メモリ
型ベクトル処理システム。 - 【請求項１２】 前記各ＣＰＵのベクトル処理命令制御
手段は、 各ＣＰＵ毎に対応した複数の命令スタックと、 転送された前記ベクトル処理命令に含まれる前記発行元
ＣＰＵ情報を検出し、前記ベクトル処理命令を対応する
前記命令スタックに格納する命令発行元検出手段と、 複数の前記複数の命令スタック毎に、何れの命令スタッ
クのベクトル処理命令に基づく命令発行を優先するか決
定する調停手段と、 前記調停手段による決定内容と前記ベクトル処理手段の
リソース情報に基づいて、前記ベクトル処理命令に基づ
く命令発行を前記ベクトル処理手段に対して行なう命令
発行処理手段とを備えることを特徴とする請求項１１に
記載の共有メモリ型ベクトル処理システム。 - 【請求項１３】 主記憶メモリを共有する複数のＣＰＵ
を備え、各ＣＰＵがスカラ処理手段とベクトル処理手段
を有してなる共有メモリ型ベクトル処理システムにおい
て、 前記ＣＰＵをマスターＣＰＵと、複数のスレーブＣＰＵ
とし、 前記マスタＣＰＵの前記スカラ処理手段に付随して、前
記複数のスレーブＣＰＵの前記ベクトル処理手段を多重
ベクトルパイプラインとして動作させることを特徴とす
る共有メモリ型ベクトル処理システムの制御方法。 - 【請求項１４】 主記憶メモリを共有する複数のＣＰＵ
を備え、各ＣＰＵがスカラ処理手段とベクトル処理手段
を有してなる共有メモリ型ベクトル処理システムにおい
て、 複数の前記ＣＰＵの前記ベクトル処理手段を全てまとめ
て単一の多重ベクトルパイプラインと見なし、前記各Ｃ
ＰＵの各スカラ処理手段から前記単一の多重ベクトルパ
イプラインを共有しているように動作させることを特徴
とする共有メモリ型ベクトル処理システムの制御方法。 - 【請求項１５】 主記憶メモリを共有する複数のＣＰＵ
を備え、各ＣＰＵがスカラ処理手段とベクトル処理手段
を有してなる共有メモリ型ベクトル処理システムにおい
て、 前記各ＣＰＵにおいて、 発行元のＣＰＵを識別する発行元ＣＰＵ情報を付加した
ベクトル処理命令を発行し、相互に接続されたパスを介
して自ＣＰＵを含む全てのＣＰＵに対して転送し、 転送された前記ベクトル処理命令に含まれる前記発行元
ＣＰＵ情報と、自ＣＰＵのベクトルパイプラインに関す
る構成情報とを比較し、転送された前記ベクトル処理命
令に対する処理内容を決定することを特徴とする共有メ
モリ型ベクトル処理システムの制御方法。 - 【請求項１６】 主記憶メモリを共有する複数のＣＰＵ
を備え、各ＣＰＵがスカラ処理手段とベクトル処理手段
を有してなる共有メモリ型ベクトル処理システムにおい
て、 前記各ＣＰＵを、スカラ処理を実行すると共に、ベクト
ル処理命令を他のＣＰＵに対して発行するマスターＣＰ
Ｕと、前記マスターＣＰＵから転送されてきたベクトル
処理命令を受け取り、マスターＣＰＵ内のベクトル処理
部と同期して多重ベクトルパイプラインとして動作する
スレーブＣＰＵとに分けて設定し、 前記マスターＣＰＵにおいて、 発行元のＣＰＵを識別する発行元ＣＰＵ情報を付加した
前記ベクトル処理命令を発行し、相互に接続されたパス
を介して自ＣＰＵを含む全てのＣＰＵに対して転送し、 前記マスターＣＰＵとスレーブＣＰＵにおいて、 転送された前記ベクトル処理命令に含まれる前記発行元
ＣＰＵ情報と自ＣＰＵに設定されたマスターＣＰＵ情報
とを比較し、 比較結果が一致する場合に転送された前記ベクトル処理
命令に基づく命令発行を前記ベクトル処理手段に対して
行ない、一致しない場合に前記ベクトル処理命令の無効
化を行なうことを特徴とする共有メモリ型ベクトル処理
システムの制御方法。 - 【請求項１７】 前記マスターＣＰＵとスレーブＣＰＵ
において、 転送された前記ベクトル処理命令に含まれる前記発行元
ＣＰＵ情報と、自ＣＰＵに設定されたマスターＣＰＵ情
報とを比較し、 比較結果が一致の場合、前記ベクトル処理命令を命令ス
タックに格納し、比較結果が不一致の場合、前記前記ベ
クトル処理命令を無効化し、 前記ベクトル処理手段のリソース状態に基づいて、前記
命令スタックに格納された前記ベクトル処理命令に基づ
く命令発行を前記ベクトル処理手段に対して行なうこと
を特徴とする請求項１６に記載の共有メモリ型ベクトル
処理システムの制御方法。 - 【請求項１８】 前記マスターＣＰＵとスレーブＣＰＵ
において、 命令スタックに格納された前記ベクトル処理命令に含ま
れる前記発行元ＣＰＵ情報と、自ＣＰＵに設定されたマ
スターＣＰＵ情報とを比較し、 比較結果が一致の場合、前記ベクトル処理命令に基づく
命令発行を前記ベクトル処理手段に対して行ない、比較
結果が不一致の場合、前記ベクトル処理命令に基づく命
令発行を抑止し前記命令スタックの該当エリアを解放す
ることを特徴とする請求項１７に記載の共有メモリ型ベ
クトル処理システムの制御方法。 - 【請求項１９】 自ＣＰＵがスレーブＣＰＵである場合
に、自ＣＰＵの前記スカラ処理手段の動作を停止させる
ことを特徴とする請求項１５乃至請求項１８に記載の共
有メモリ型ベクトル処理システムの制御方法。 - 【請求項２０】 主記憶メモリを共有する複数のＣＰＵ
を備え、各ＣＰＵがスカラ処理手段とベクトル処理手段
を有してなる共有メモリ型ベクトル処理システムにおい
て、 前記各ＣＰＵ相互を、前記各ＣＰＵから生成するベクト
ル処理命令を各ＣＰＵに転送するためのパスによって接
続し、 前記各ＣＰＵにおいて、 発行元のＣＰＵを識別する発行元ＣＰＵ情報を付加した
ベクトル処理命令を発行し、前記パスを介して自ＣＰＵ
を含む全てのＣＰＵに対して転送し、 転送された前記ベクトル処理命令を、前記発行元ＣＰＵ
情報に基づいて各ＣＰＵ毎に対応した複数の命令スタッ
クに格納し、前記複数の命令スタック毎の優先順位と前
記ベクトル処理手段のリソース情報に基づいて、前記ベ
クトル処理命令に基づく命令発行を制御することを特徴
とする共有メモリ型ベクトル処理システムの制御方法。 - 【請求項２１】 前記各ＣＰＵにおいて、 転送された前記ベクトル処理命令に含まれる前記発行元
ＣＰＵ情報を検出し、前記ベクトル処理命令を対応する
命令スタックに格納し、 複数の前記複数の命令スタック毎に、何れの命令スタッ
クのベクトル処理命令に基づく命令発行を優先するか決
定し、 前記決定内容と前記ベクトル処理手段のリソース情報に
基づいて、前記ベクトル処理命令に基づく命令発行を前
記ベクトル処理手段に対して行なうことを特徴とする請
求項２０に記載の共有メモリ型ベクトル処理システムの
制御方法。 - 【請求項２２】 主記憶メモリを共有する複数のＣＰＵ
を備え、各ＣＰＵがスカラ処理手段とベクトル処理手段
を有してなる共有メモリ型ベクトル処理システムの制御
を行なう制御プログラムを格納する記憶媒体において、 前記制御プログラムは、 発行元のＣＰＵを識別する発行元ＣＰＵ情報を付加した
ベクトル処理命令を発行し、相互に接続されたパスを介
して自ＣＰＵを含む全てのＣＰＵに対して転送し、 転送された前記ベクトル処理命令に含まれる前記発行元
ＣＰＵ情報と、自ＣＰＵのベクトルパイプラインに関す
る構成情報とを比較し、転送された前記ベクトル処理命
令に対する処理内容を決定することを特徴とする共有メ
モリ型ベクトル処理システムの制御プログラムを格納す
る記憶媒体。 - 【請求項２３】 主記憶メモリを共有する複数のＣＰＵ
を備え、各ＣＰＵがスカラ処理手段とベクトル処理手段
を有してなる共有メモリ型ベクトル処理システムの制御
を行なう制御プログラムを格納する記憶媒体において、 前記制御プログラムは、 前記各ＣＰＵを、スカラ処理を実行すると共に、ベクト
ル処理命令を他のＣＰＵに対して発行するマスターＣＰ
Ｕと、前記マスターＣＰＵから転送されてきたベクトル
処理命令を受け取り、マスターＣＰＵ内のベクトル処理
部と同期して多重ベクトルパイプラインとして動作する
スレーブＣＰＵとに分けて設定し、 前記マスターＣＰＵにおいて、 発行元のＣＰＵを識別する発行元ＣＰＵ情報を付加した
前記ベクトル処理命令を発行し、前記パスを介して自Ｃ
ＰＵを含む全てのＣＰＵに対して転送し、 前記マスターＣＰＵとスレーブＣＰＵにおいて、 転送された前記ベクトル処理命令に含まれる前記発行元
ＣＰＵ情報と自ＣＰＵに設定されたマスターＣＰＵ情報
とを比較し、 比較結果が一致する場合に転送された前記ベクトル処理
命令に基づく命令発行を前記ベクトル処理手段に対して
行ない、一致しない場合に前記ベクトル処理命令の無効
化を行なうことを特徴とする共有メモリ型ベクトル処理
システムの制御プログラムを格納する記憶媒体。 - 【請求項２４】 前記制御プログラムは、 転送された前記ベクトル処理命令に含まれる前記発行元
ＣＰＵ情報と、自ＣＰＵに設定されたマスターＣＰＵ情
報とを比較し、 比較結果が一致の場合、前記ベクトル処理命令を命令ス
タックに格納し、比較結果が不一致の場合、前記前記ベ
クトル処理命令を無効化し、 前記ベクトル処理手段のリソース状態に基づいて、前記
命令スタックに格納された前記ベクトル処理命令に基づ
く命令発行を前記ベクトル処理手段に対して行なうこと
を特徴とする請求項２３に記載の共有メモリ型ベクトル
処理システムの制御プログラムを格納する記憶媒体。 - 【請求項２５】 前記制御プログラムは、 命令スタックに格納された前記ベクトル処理命令に含ま
れる前記発行元ＣＰＵ情報と、自ＣＰＵに設定されたマ
スターＣＰＵ情報とを比較し、 比較結果が一致の場合、前記ベクトル処理命令に基づく
命令発行を前記ベクトル処理手段に対して行ない、比較
結果が不一致の場合、前記ベクトル処理命令に基づく命
令発行を抑止し前記命令スタックの該当エリアを解放す
ることを特徴とする請求項２３に記載の共有メモリ型ベ
クトル処理システムの制御プログラムを格納する記憶媒
体。 - 【請求項２６】 前記制御プログラムは、 自ＣＰＵがスレーブＣＰＵである場合に、自ＣＰＵの前
記スカラ処理手段の動作を停止させることを特徴とする
請求項２２乃至請求項２５に記載の共有メモリ型ベクト
ル処理システムの制御プログラムを格納する記憶媒体。 - 【請求項２７】 主記憶メモリを共有する複数のＣＰＵ
を備え、各ＣＰＵがスカラ処理手段とベクトル処理手段
を有してなる共有メモリ型ベクトル処理システムの制御
を行なう制御プログラムを格納する記憶媒体において、 前記制御プログラムは、 発行元のＣＰＵを識別する発行元ＣＰＵ情報を付加した
ベクトル処理命令を発行し、相互に接続されるパスを介
して自ＣＰＵを含む全てのＣＰＵに対して転送し、 転送された前記ベクトル処理命令を、前記発行元ＣＰＵ
情報に基づいて各ＣＰＵ毎に対応した複数の命令スタッ
クに格納し、前記複数の命令スタック毎の優先順位と前
記ベクトル処理手段のリソース情報に基づいて、前記ベ
クトル処理命令に基づく命令発行を制御することを特徴
とする共有メモリ型ベクトル処理システムの制御プログ
ラムを格納する記憶媒体。 - 【請求項２８】 前記制御プログラムは、 転送された前記ベクトル処理命令に含まれる前記発行元
ＣＰＵ情報を検出し、前記ベクトル処理命令を対応する
命令スタックに格納し、 複数の前記複数の命令スタック毎に、何れの命令スタッ
クのベクトル処理命令に基づく命令発行を優先するか決
定し、 前記決定内容と前記ベクトル処理手段のリソース情報に
基づいて、前記ベクトル処理命令に基づく命令発行を前
記ベクトル処理手段に対して行なうことを特徴とする請
求項２７に記載の共有メモリ型ベクトル処理システムの
制御プログラムを格納する記憶媒体。
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| JP37541098A JP3344345B2 (ja) | 1998-12-15 | 1998-12-15 | 共有メモリ型ベクトル処理システムとその制御方法及びベクトル処理の制御プログラムを格納する記憶媒体 |
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