JPH05183427A - Counter circuit - Google Patents

Abstract

PURPOSE:To reduce the circuit scale with respect to the counter circuit counting up or down the prescribed number for each input of one clock especially. CONSTITUTION:An OR circuit 22 ORs 1st and 2nd enable signals EN1, EN2 to generate a new enable signal. Furthermore, enable signals EN1, EN2 are ANDed by an AND circuit 25 to generate a control signal. A new enable signal is inputted to AND circuits 28, 30, 32 to vary outputs of flip-flops 212-214. Furthermore, the control signal is inputted to an exclusive OR 261 provided to the input side of the flip-flop 211 outputting a bit value Q1 of the least significant digit in 4-bit counts by the control signals Q1-Q4 to fix the bit value Q1. Thus, the count is increased by '2' each by each one clock input.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はカウンタ回路に係り、特
に１クロック入力毎に所定数カウントアップ又はカウン
トダウンするカウンタ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a counter circuit, and more particularly to a counter circuit which counts up or down by a predetermined number for each clock input.

【０００２】カウンタ回路は通常、クロックが１回入力
される毎に１つカウントアップ又はカウントダウンする
が、用途によっては１回のクロック入力に対して２つ又
はそれ以上の所定値ずつカウントアップ又はカウントダ
ウンすることが必要とされる。このような場合には、回
路規模を大きくすることなく、１回のクロック入力毎に
所定値ずつカウントアップ又はカウントダウンするカウ
ンタ回路が必要とされる。A counter circuit normally counts up or down by one each time a clock is input, but depending on the application, it counts up or down by two or more predetermined values for one clock input. Is required to do. In such a case, a counter circuit that counts up or down by a predetermined value for each clock input is required without increasing the circuit scale.

【０００３】[0003]

【従来の技術】図６は従来のカウンタ回路の一例の回路
図を示す。このカウンタ回路は大別してイネーブル信号
ＥＮ１が入力される第１のカウンタ１と、イネーブル信
号ＥＮ２が入力される第２のカウンタ２と、これら第１
及び第２のカウンタ１及び２の各出力信号が供給される
４ビット全加算器３よりなり、４ビット全加算器３より
１クロック入力毎に１カウントアップ又は２カウントア
ップするカウント値Ｑ１〜Ｑ４を出力する。2. Description of the Related Art FIG. 6 shows a circuit diagram of an example of a conventional counter circuit. This counter circuit is roughly classified into a first counter 1 to which an enable signal EN1 is input, a second counter 2 to which an enable signal EN2 is input, and a first counter 1 of these.
And 4-bit full adder 3 to which the respective output signals of the second counters 1 and 2 are supplied, and count values Q1 to Q4 which are incremented by 1 or 2 for each clock input from the 4-bit full adder 3. Is output.

【０００４】カウンタ１及び２の夫々は同一回路構成で
あり、４個のＤ型フリップフロップと４個の排他的論理
和回路と４個の２入力ＡＮＤ回路と１個の３入力ＡＮＤ
回路とよりなる。カウンタ１及び２の夫々のＤ型フリッ
プフロップには図７（Ａ）に示す一定周期のクロックが
入力される。一方、前記イネーブル信号ＥＮ１が図７
（Ｂ）に、またイネーブル信号ＥＮ２が同図（Ｅ）に示
す如くに入力されるものとする。Each of the counters 1 and 2 has the same circuit configuration and has four D-type flip-flops, four exclusive OR circuits, four 2-input AND circuits, and one 3-input AND circuit.
Consisting of a circuit. Clocks having a constant period shown in FIG. 7A are input to the D-type flip-flops of the counters 1 and 2, respectively. On the other hand, the enable signal EN1 shown in FIG.
It is assumed that the enable signal EN2 is input to (B) as shown in FIG.

【０００５】この場合、イネーブル信号ＥＮ１がハイレ
ベルの期間、カウンタ１より４ビット全加算器３のＡ１
〜Ａ４の４ビットに入力されるパルスは図７（Ｃ）に示
す如くになり、カウンタ１の出力カウント値は同図
（Ｄ）に示すごとく１クロック入力毎に“１”ずつカウ
ントアップしていく。In this case, A1 of the 4-bit full adder 3 from the counter 1 is maintained while the enable signal EN1 is at the high level.
The pulse input to the 4 bits of A4 is as shown in FIG. 7C, and the output count value of the counter 1 is incremented by "1" for each clock input as shown in FIG. 7D. Go

【０００６】一方、カウンタ２に入力されるイネーブル
信号ＥＮ２がハイレベルの期間、カウンタ２より４ビッ
ト全加算器３のＢ１〜Ｂ４の４ビットに入力されるパル
スは図７（Ｆ）に示す如くになり、カウンタ２は１クロ
ック入力される毎に“１”ずつカウントアップし、また
イネーブル信号ＥＮ２がローレベルの期間はカウントを
停止するため、カウンタ２の出力カウント値は同図
（Ｇ）に示す如くになる。４ビット全加算器３は上記の
入力Ａ１〜Ａ４とＢ１〜Ｂ４とを次表に示す真理値表に
基づいて全加算する。ただし、次表中、Ａ１，Ｂ１，Ａ
２，Ｂ２とＣ０の入力条件は、出力Ｑ１，Ｑ２と内部キ
ャリＣ２の値を決定する。Ａ３，Ｂ３，Ａ４，Ｂ４とＣ
２の入力条件は、出力Ｑ３，Ｑ４とキャリ出力Ｃ４の値
を決定する。On the other hand, while the enable signal EN2 input to the counter 2 is at the high level, the pulses input from the counter 2 to the 4 bits of B1 to B4 of the 4-bit full adder 3 are as shown in FIG. 7 (F). The counter 2 counts up by "1" each time one clock is input, and stops counting while the enable signal EN2 is at a low level. Therefore, the output count value of the counter 2 is as shown in FIG. It becomes as shown. The 4-bit full adder 3 fully adds the inputs A1 to A4 and B1 to B4 based on the truth table shown in the following table. However, in the following table, A1, B1, A
The input conditions of 2, B2 and C0 determine the values of the outputs Q1, Q2 and the internal carry C2. A3, B3, A4, B4 and C
The input condition of 2 determines the values of the outputs Q3 and Q4 and the carry output C4.

【０００７】[0007]

【表１】 [Table 1]

【０００８】これにより、４ビット全加算器３の４ビッ
トの出力Ｑ１，Ｑ２，Ｑ３及びＱ４（ただし、Ｑ４が最
上位、Ｑ１が最下位）は図７（Ｈ）に示す如くになり、
カウント値が同図（Ｉ）に示す如くになる。すなわち、
従来のカウンタ回路は２つのイネーブル信号ＥＮ１及び
ＥＢ２が共にハイレベルの期間は１クロック入力毎に出
力Ｑ１〜Ｑ４による最終出力カウント値が図７（Ｉ）に
示す如く“２”ずつカウントアップし、イネーブル信号
ＥＮ１及びＥＮ２の一方のみがハイレベルのときには１
クロック入力毎に出力カウント値が“１”ずつカウント
アップする。As a result, the 4-bit outputs Q1, Q2, Q3 and Q4 (where Q4 is the highest and Q1 is the lowest) of the 4-bit full adder 3 are as shown in FIG.
The count value becomes as shown in FIG. That is,
In the conventional counter circuit, while the two enable signals EN1 and EB2 are both at the high level, the final output count value by the outputs Q1 to Q4 is incremented by "2" for each clock input, as shown in FIG. 7 (I). 1 if only one of the enable signals EN1 and EN2 is at high level
The output count value is incremented by "1" for each clock input.

【０００９】[0009]

【発明が解決しようとする課題】しかるに、従来のカウ
ンタ回路では、２つのイネーブル信号ＥＮ１及びＥＮ２
を夫々別個のカウンタ１及び２に別々に供給する必要が
あるため、同じ動作をするカウンタ１及び２が２回路必
要で回路規模が大きくなるという課題がある。However, in the conventional counter circuit, two enable signals EN1 and EN2 are used.
Need to be separately supplied to the separate counters 1 and 2, respectively, so that there is a problem in that two circuits are required for the counters 1 and 2 that perform the same operation and the circuit scale becomes large.

【００１０】本発明は上記の点に鑑みなされたもので、
２つのイネーブル信号から１つのイネーブル信号と制御
信号とを生成することにより、上記の課題を解決したカ
ウンタ回路を提供することを目的とする。The present invention has been made in view of the above points,
It is an object of the present invention to provide a counter circuit that solves the above problems by generating one enable signal and a control signal from two enable signals.

【００１１】[0011]

【課題を解決するための手段】図１は本発明の原理構成
図を示す。本発明は同図に示すように、ｍ個（ただし、
ｍは２以上の整数）のフリップフロップ１１₁ 〜１１_m
の各々が、入力側に設けられたゲート回路１２₁ 〜１２
_m を介して互いに縦続接続され、ｍ個のフリップフロッ
プ１１₁ 〜１１_m に外部よりクロックを印加して、フリ
ップフロップ１１₁ 〜１１_m からカウンタ値の各ビット
出力Ｑ１〜Ｑｍを取り出す構成のｍビットのカウンタ回
路において、保持手段１３とイネーブル信号生成回路１
４とを有する構成としたものである。FIG. 1 is a block diagram showing the principle of the present invention. In the present invention, as shown in FIG.
(m is an integer of 2 or more) 11 _{1 to} 11 _m
Each of the gate circuits 12 _{1 to} 12 provided on the input side.
through _m connected in cascade to each other, by applying a clock from outside m flip-flops 11 ₁ to 11 _m, the construction taking out each bit output Q1~Qm counter value from the flip-flop 11 ₁ to 11 _m m In the bit counter circuit, holding means 13 and enable signal generation circuit 1
4 is provided.

【００１２】ここで、保持手段１３はフリップフロップ
１１₁ 〜１１_m のうち最下位よりｎ番目（ただし、ｎ＝
１，２，…，ｍ）の桁のビット値Ｑｎを出力するフリッ
プフロップの出力値を固定保持する。Here, the holding means 13 is the nth from the least significant among the flip-flops 11 _{1 to} 11 _m (where n =
The output value of the flip-flop that outputs the bit value Qn of the digits 1, 2, ..., M) is held fixed.

【００１３】イネーブル信号生成回路１４はフリップフ
ロップ１１₁ 〜１１_m のうち保持手段１３により出力値
が保持されるフリップフロップ以外のフリップフロップ
の入力側のゲート回路にイネーブル信号を供給する。The enable signal generation circuit 14 supplies the enable signal to the gate circuits on the input side of the flip-flops other than the flip-flop whose output value is held by the holding means 13 among the flip-flops 11 _{1 to} 11 _m .

【００１４】[0014]

【作用】本発明では保持手段１３により最下位よりｎ番
目の桁のビット値を出力するフリップフロップの出力値
を固定保持するようにしているため、ｎ番目の桁の計数
は禁止されることとなる。従って、本発明では、クロッ
クをカウントアップ又はカウントダウンするに際し、フ
リップフロップ１１₁ 〜１１_m の各出力端子からは１ク
ロック入力毎に２ⁿ カウントアップ又はカウントダウン
されるカウント値を示す各ビット出力が取り出される。According to the present invention, the holding means 13 holds the output value of the flip-flop that outputs the bit value of the nth digit from the lowest, so that the counting of the nth digit is prohibited. Become. Therefore, in the present invention, when the clock is counted up or down, each bit output indicating the count value which is counted up or down by 2 ⁿ is input from each output terminal of the flip-flops 11 _{1 to} 11 _m. Be done.

【００１５】[0015]

【実施例】図２は本発明の第１実施例の回路図を示す。
同図中、Ｄ型フリップフロップ２１₁ 〜２１₄ の各クロ
ック端子には計数すべきクロックが共通に入力される。
図３（Ａ）はこの外部入力クロックを示し、一定周期の
矩形波である。ＯＲ回路２２は第１のイネーブル信号Ｅ
Ｎ１と第２のイネーブル信号ＥＮ２との論理和をとっ
て、イネーブル信号を生成する回路で前記イネーブル信
号生成回路１４を構成している。1 is a circuit diagram of a first embodiment of the present invention.
In the figure, clocks to be counted are commonly input to the clock terminals of the D-type flip-flops 21 _{1 to} 21 ₄ .
FIG. 3A shows this external input clock, which is a rectangular wave with a constant period. The OR circuit 22 receives the first enable signal E
The enable signal generation circuit 14 is configured by a circuit that generates an enable signal by taking the logical sum of N1 and the second enable signal EN2.

【００１６】ＡＮＤ回路２３は上記の第１及び第２のイ
ネーブル信号ＥＮ１及びＥＮ２の論理積をとって制御信
号を生成する回路で、ゲート回路２４及びＡＮＤ回路２
５と共に前記した保持手段１３を構成している。Ｄ型フ
リップフロップ２１₁ 〜２１ ₄ の各Ｑ出力端子は２入力
排他的論理和回路２６₁ 〜２６₄ を介して自己のデータ
入力端子に接続されている。The AND circuit 23 has the above-mentioned first and second inverters.
The control signal is obtained by taking the logical product of the enable signals EN1 and EN2.
Signal generation circuit, which is a gate circuit 24 and an AND circuit 2
5 together with the holding means 13 described above. D type
Lip flop 21₁~ 21 _FourEach Q output terminal has 2 inputs
Exclusive OR circuit 26₁~ 26_FourOwn data through
It is connected to the input terminal.

【００１７】Ｄ型フリップフロップ２１₁ のＱ出力端子
は２入力ＯＲ回路２７を通して２入力ＡＮＤ回路２８の
一方の入力端子に接続されている。Ｄ型フリップフロッ
プ２１₂ のＱ出力端子は２入力ＡＮＤ回路２９の一方の
入力端子に接続される一方、Ｄ型フリップフロップ２１
₃ のＱ出力端子及びＯＲ回路２７の出力端子と共に３入
力ＡＮＤ回路３１の各入力端子に接続されている。The Q output terminal of the D-type flip-flop 21 ₁ is connected to one input terminal of the 2-input AND circuit 28 through the 2-input OR circuit 27. The Q output terminal of the D-type flip-flop 21 ₂ is connected to one input terminal of the 2-input AND circuit 29, while the D-type flip-flop 21 ₂ is connected.
_{The three} Q output terminals and the output terminal of the OR circuit 27 are connected to each input terminal of the three-input AND circuit 31.

【００１８】２入力ＡＮＤ回路３２の一方の入力端子に
はＡＮＤ回路３１の出力端子が接続され、ＡＮＤ回路３
２の他方の入力端子にはＡＮＤ回路２８，３０と共にＯ
Ｒ回路２２の出力端子に接続されている。フリップフロ
ップ２１₁ ，２１₂ ，２１₃ 及び２１₄ の各Ｑ出力端子
からカウント値の各ビット出力Ｑ１，Ｑ２，Ｑ３及びＱ
４が取り出される。Ｑ１は４ビットカウント値の最下位
桁のビット（ＬＳＢ）で、以下Ｑ２，Ｑ３，Ｑ４の順で
上位桁となりＱ４が最上位桁のビット（ＭＳＢ）であ
る。The output terminal of the AND circuit 31 is connected to one input terminal of the 2-input AND circuit 32, and the AND circuit 3
O of the other input terminal of 2 together with AND circuits 28 and 30.
It is connected to the output terminal of the R circuit 22. Each bit output Q1, Q2, Q3 and Q of the count value from each Q output terminal of the flip-flops 21 ₁ , 21 ₂ , 21 ₃ and 21 _4.
4 is taken out. Q1 is the least significant bit (LSB) of the 4-bit count value. Below, Q2 is the most significant digit in the order of Q2, Q3 and Q4, and Q4 is the most significant bit (MSB).

【００１９】本実施例は前記ｍ＝４の例で、４個のフリ
ップフロップ２１₁ 〜２１₄ のうち、最下位より１番目
（ｎ＝１）の桁のビット値Ｑ１を出力するフリップフロ
ップ２１₁ の出力値が固定保持され、またフリップフロ
ップ２１₁ のＱ出力端子が、フリップフロップ２１₂ の
入力側のＯＲ回路２７、ＡＮＤ回路２８及び排他的論理
和回路（ＥＸ−ＯＲ回路）２６₂ よりなるゲート回路の
入力端に接続されたアップカウンタである。This embodiment is an example of the above-mentioned m = 4, and of the four flip-flops 21 _{1 to} 21 ₄ , the flip-flop 21 which outputs the bit value Q1 of the first (n = 1) digit from the lowest order. The output value of ₁ is held fixed, and the Q output terminal of the flip-flop 21 ₁ is from the OR circuit 27, the AND circuit 28 and the exclusive OR circuit (EX-OR circuit) 26 ₂ on the input side of the flip-flop 21 _2. Is an up-counter connected to the input terminal of the gate circuit.

【００２０】次に本実施例の動作について図３のタイム
チャートを併せ参照して説明する。第１のイネーブル信
号ＥＮ１は、ハイレベルの時、通常の１カウントアップ
動作をカウンタ回路にさせるための信号である。第２の
イネーブル信号ＥＮ２は第１のイネーブル信号ＥＮ１が
入力されているときに、カウンタ回路に２カウントアッ
プか１カウントアップかを選択的に行なわせる信号であ
る。Next, the operation of this embodiment will be described with reference to the time chart of FIG. The first enable signal EN1 is a signal for causing the counter circuit to perform a normal 1 count-up operation when it is at a high level. The second enable signal EN2 is a signal that causes the counter circuit to selectively perform 2 count up or 1 count up when the first enable signal EN1 is input.

【００２１】第１のイネーブル信号ＥＮ１及び第２のイ
ネーブル信号ＥＮ２は夫々ＯＲ回路２２に入力されて論
理和をとられ、かつ、ＡＮＤ回路２３に入力されて論理
積をとられる。第１のイネーブル信号ＥＮ１は図３
（Ｂ）に示す如く時刻ｔ₁ から時刻ｔ₆ までハイレベル
であり、また第２のイネーブル信号ＥＮ２が時刻ｔ₁ か
らｔ₂ 、ｔ₃ からｔ₄ 、ｔ₅ からｔ₆ の期間の夫々にお
いてのみハイレベルであるものとすると、ＯＲ回路２２
からは第１のイネーブル信号ＥＮ１が取り出されてＡＮ
Ｄ回路２８，３０及び３２に夫々供給される。The first enable signal EN1 and the second enable signal EN2 are input to the OR circuit 22 to be ORed, and to the AND circuit 23 to be ANDed. The first enable signal EN1 is shown in FIG.
As shown in (B), it is at a high level from time t ₁ to time t ₆ , and the second enable signal EN2 is in each of the periods from time t ₁ to t ₂ , t ₃ to t ₄ , and t ₅ to t ₆ . Assuming that only the high level, the OR circuit 22
The first enable signal EN1 is extracted from
It is supplied to the D circuits 28, 30 and 32, respectively.

【００２２】また、ＡＮＤ回路２３からは図３（Ｃ）に
示す如く、第２のイネーブル信号ＥＮ２と同一波形の制
御信号が取り出され、ゲート回路２４及びＡＮＤ回路２
５に夫々供給される。これにより、ゲート回路２４から
は第１のイネーブル信号ＥＮ１がハイレベルの期間にお
いて、時刻ｔ₁ 〜ｔ₂ ，ｔ₃ 〜ｔ₄ 及びｔ₅ 〜ｔ₆ の各
期間ローレベルで、時刻ｔ₂ 〜ｔ₃ 、ｔ₄ 〜ｔ₅ の各期
間ハイレベルのパルスが取り出され、ＥＸ−ＯＲ回路２
６₁ に入力される。また、ＡＮＤ回路２５からは図３
（Ｃ）に示す制御信号と同じ波形の信号が取り出され、
ＥＸ−ＯＲ回路２７に入力される。As shown in FIG. 3C, a control signal having the same waveform as the second enable signal EN2 is taken out from the AND circuit 23, and the gate circuit 24 and the AND circuit 2 are operated.
5 are supplied respectively. Thus, from the gate circuit 24, during the period when the first enable signal EN1 is at the high level, it is at the low level during each of the times t _{1 to} t ₂ , t _{3 to} t ₄ and t _{5 to} t ₆ , and at the time t ₂ to. The high-level pulse is taken out in each period of t ₃ , t _{4 to} t ₅ , and the EX-OR circuit 2
It is input to 6 ₁ . Further, from the AND circuit 25, as shown in FIG.
A signal having the same waveform as the control signal shown in (C) is taken out,
It is input to the EX-OR circuit 27.

【００２３】時刻ｔ₁ においては、それ以前の初期リセ
ット動作によってＤ型フリップフロップ２１₁ 〜２１₄
の各々がリセットされているため、フリップフロップ２
１₁ 〜２１₄ の各Ｑ出力端子の出力信号Ｑ１〜Ｑ４は夫
々ローレベルである。従って、時刻ｔ₁ 〜ｔ₂ の期間は
ＥＸ−ＯＲ回路２６₁ の２入力信号はいずれもローレベ
ルだから、ＥＸ−ＯＲ回路２６₁ よりフリップフロップ
２１₁ のデータ入力端子に印加される信号もローレベル
となる。このため、フリップフロップ２１₁ のＱ出力端
子の出力信号Ｑ１は、図３（Ｄ）に示す如くクロック
（同図（Ａ））が入力されてもローレベルで変化しない
（ローレベルに保持される）。At time t ₁ , the D-type flip-flops 21 _{1 to} 21 ₄ are caused by the initial reset operation before that.
Flip-flop 2 because each of
The output signals Q1 to Q4 from the Q output terminals 1 _{1 to} 21 ₄ are low level, respectively. Therefore, since the two input signals of the EX-OR circuit 26 ₁ are all at the low level during the period from time t _{1 to} t _2, the signal applied from the EX-OR circuit 26 ₁ to the data input terminal of the flip-flop 21 ₁ is also low. It becomes a level. Therefore, the output signal Q1 at the Q output terminal of the flip-flop 21 ₁ does not change at a low level (is held at a low level) even if a clock (FIG. 3A) is input as shown in FIG. 3D. ).

【００２４】一方、ＥＸ−ＯＲ回路２７には上記の時刻
ｔ₁ 〜ｔ₂ の期間はＡＮＤ回路２５よりハイレベル、フ
リップフロップ２１₁ のＱ出力端子よりローレベルの信
号が入力されるから、その出力信号はハイレベルとな
り、ＡＮＤ回路２８，２９を夫々ゲート開状態とする。
従って、ＯＲ回路２２から取り出された第１のイネーブ
ル信号ＥＮ１がＡＮＤ回路２８を通してＥＸ−ＯＲ回路
２６₂ の一方の入力端子に入力される。On the other hand, the EX-OR circuit 27 receives a high-level signal from the AND circuit 25 and a low-level signal from the Q output terminal of the flip-flop 21 ₁ during the time t _{1 to} t ₂ described above. The output signal becomes high level, and the AND circuits 28 and 29 are opened.
Therefore, the first enable signal EN1 extracted from the OR circuit 22 is input to one input terminal of the EX-OR circuit 26 ₂ through the AND circuit 28.

【００２５】これにより、ＥＸ−ＯＲ回路２６₂ からは
その他方の入力端子に入力されるフリップフロップ２１
₂ のＱ出力端子からの出力信号Ｑ₂ と逆相の信号が取り
出されてフリップフロップ２１₂ のデータ入力端子に印
加されるため、上記の出力信号Ｑ₂ は図３（Ｅ）に示す
如く、時刻ｔ₁ 〜ｔ₂ の期間内ではクロックの立上りが
入力される毎に反転する。As a result, the flip-flop 21 input from the EX-OR circuit 26 ₂ to the other input terminal
_Since a signal having a phase opposite to that of the output signal Q ₂ from the Q output terminal ₂ is taken out and applied to the data input terminal of the flip-flop 21 ₂ , the output signal Q ₂ is as shown in FIG. Within the period from time t _{1 to} t ₂ , it is inverted every time the rising edge of the clock is input.

【００２６】上記の時刻ｔ₁ 〜ｔ₂ の期間内では、前述
したようにＡＮＤ回路２９はゲート開状態とされ、また
第１のイネーブル信号ＥＮ１によってＡＮＤ回路３０及
び３２は夫々ゲート開状態とされているから、上記の出
力信号Ｑ２はＡＮＤ回路２９及び３０を夫々通してＥＸ
−ＯＲ回路２６₃ の一方の入力端子に印加される。During the time t _{1 to} t ₂ described above, the AND circuit 29 is in the gate open state as described above, and the AND circuits 30 and 32 are in the gate open state by the first enable signal EN1. Therefore, the above-mentioned output signal Q2 is passed through the AND circuits 29 and 30 respectively and EX
It is applied to one input terminal of the OR circuit 26 ₃ .

【００２７】ＥＸ−ＯＲ回路２６₃ はフリップフロップ
２１₃ のＱ出力端子からの出力信号Ｑ₃ と上記出力信号
Ｑ₂ との排他的論理和をとって得られた信号をフリップ
フロップ２１₃ のデータ入力端子に印加する。これによ
り、フリップフロップ２１₃ の出力信号Ｑ３は図３
（Ｆ）に示す如く、出力信号Ｑ２を１／２分周した波形
となる。The EX-OR circuit 26 ₃ outputs the signal obtained by the exclusive OR of the output signal Q ₃ from the Q output terminal of the flip-flop 21 ₃ and the output signal Q ₂ to the data of the flip-flop 21 ₃ . Apply to the input terminal. As a result, the output signal Q3 of the flip-flop 21 ₃ is
As shown in (F), the output signal Q2 has a waveform divided by 1/2.

【００２８】ＡＮＤ回路３１は時刻ｔ₁ 〜ｔ₂ の期間内
ではＥＸ−ＯＲ回路２７の出力信号がハイレベルである
から、出力信号Ｑ２及びＱ３の論理積をとった信号を出
力する。このＡＮＤ回路３１の出力信号はゲート開状態
とされているＡＮＤ回路３２を通してＥＸ−ＯＲ回路２
６₄ に供給され、ここでフリップフロップ２１₄ のＱ出
力端子からの出力信号Ｑ４と排他的論理和をとられた
後、フリップフロップ２１₄ のデータ入力端子に印加さ
れる。Since the output signal of the EX-OR circuit 27 is at a high level during the period from time t _{1 to} t ₂ , the AND circuit 31 outputs a signal which is the logical product of the output signals Q2 and Q3. The output signal of the AND circuit 31 is passed through the AND circuit 32 whose gate is in an open state to the EX-OR circuit 2
Is supplied to 6 _4, wherein after being XORed with the output signal Q4 from the Q output terminal of flip-flop 21 _4, applied to the data input terminal of the flip-flop 21 _4.

【００２９】これにより、フリップフロップ２１₄ の出
力信号Ｑ４は図３（Ｇ）に示す如く、出力信号Ｑ３を１
／２分周した波形となる。出力信号Ｑ１〜Ｑ４は夫々４
ビットのカウンタ値の各ビット値を示す。この出力信号
Ｑ１〜Ａ４で表わされる４ビットのカウンタ値は１０進
数で表わすと図３（Ｈ）に示す如くになり，時刻ｔ₁ 直
後のクロック入力時点から時刻ｔ₂ 直後のクロック入力
時点までの期間では、初期値が“２”で、１クロック入
力毎に値が“２”ずつカウントアップする。As a result, the output signal Q4 of the flip-flop 21 ₄ changes to the output signal Q3 of 1 as shown in FIG.
The waveform is divided by two. Output signals Q1 to Q4 are 4 respectively
Each bit value of the bit counter value is shown. The 4-bit counter value represented by the output signals Q1 to A4 is represented by a decimal number as shown in FIG. 3 (H), and is from the clock input time immediately after time t _{1 to} the clock input time immediately after time t ₂ . In the period, the initial value is "2" and the value is incremented by "2" for each clock input.

【００３０】続いて、時刻ｔ₂ からｔ₃ までの図３
（Ｃ）に示す如く制御信号がローレベルの期間では、ゲ
ート回路２４からはハイレベルの信号が取り出されてＥ
Ｘ−ＯＲ回路２６₁ の出力信号をハイレベルとする。ま
た、これと同時にＡＮＤ回路２５からローレベルの信号
が取り出されてＥＸ−ＯＲ回路２７の出力信号をローレ
ベルとする。[0030] Subsequently, as shown in FIG. 3 from the time t ₂ to t ₃
As shown in (C), when the control signal is at a low level, a high level signal is taken out from the gate circuit 24 and E
The output signal of the X-OR circuit 26 ₁ is set to high level. At the same time, a low level signal is taken out from the AND circuit 25 and the output signal of the EX-OR circuit 27 is set to low level.

【００３１】これにより、時刻ｔ₂ 直後のクロックの立
上り時点でフリップフロップ２１₁ の出力信号Ｑ１が図
３（Ｄ）に示す如くハイレベルとなる。また、ＥＸ−Ｏ
Ｒ回路２７の出力信号がローレベルとなり、ＡＮＤ回路
２８の出力信号もローレベルとなるため、ＥＸ−ＯＲ回
路２６₂ の出力信号はその時点でフリップフロップ２１
₂ の出力信号Ｑ２がローレベルのときにはローレベルと
なる。このため、時刻ｔ₂ 直後のクロックの立上り時点
でフリップフロップ２１₂ の出力信号Ｑ２は引続きロー
レベルとされる。As a result, the output signal Q1 of the flip-flop 21 ₁ becomes high level as shown in FIG. 3D at the rising edge of the clock immediately after time t ₂ . In addition, EX-O
The output signal of the R circuit 27 becomes low level, the output signal of the AND circuit 28 also becomes low level, EX-OR circuit 26 _{and second} output signal the flip-flop 21 at the time
_When the output signal Q2 of ₂ is low level, it becomes low level. Therefore, the output signal Q2 of the flip-flop 21 ₂ is continuously set to the low level at the rising edge of the clock immediately after the time t ₂ .

【００３２】また、フリップフロップ２１₃ 及び２１₄
の各出力信号Ｑ３及びＱ４は図３（Ｆ），（Ｇ）に示す
如く夫々ハイレベルとされる。前記出力信号Ｑ１がハイ
レベルになると、ＥＸ−ＯＲ回路２６₁ の出力信号がロ
ーレベルになるため、次のクロック入力立上り時点でフ
リップフロップ２１₁ の出力信号Ｑ１がローレベルにな
る。また、出力信号Ｑ１がハイレベルのときにはＡＮＤ
回路２８の出力信号もハイレベルとなり、このとき出力
信号Ｑ２がローレベルのときにはＥＸ−ＯＲ回路２６₂
からハイレベルの信号がフリップフロップ２１₂ のデー
タ入力端子に印加される。Also, the flip-flops 21 ₃ and 21 ₄
The respective output signals Q3 and Q4 are set to the high level as shown in FIGS. When the output signal Q1 goes high, the output signal of the EX-OR circuit 26 ₁ goes low, so that the output signal Q1 of the flip-flop 21 ₁ goes low at the next rising edge of the clock input. When the output signal Q1 is at high level, AND
The output signal of the circuit 28 also becomes high level. At this time, when the output signal Q2 is low level, the EX-OR circuit 26 ₂
Is applied to the data input terminal of the flip-flop 21 ₂ .

【００３３】これにより、フリップフロップ２１₂ のＱ
出力端子からは時刻ｔ₂ の後２番目に入力されるクロッ
クの立上り時点で今度は図３（Ｅ）に示す如くハイレベ
ルとなる。一方、出力信号Ｑ３及びＱ４は引き続きハイ
レベルとされる。従って、４ビットのカウント値は図３
（Ｈ）に示す如く、時刻ｔ₂ からｔ₃ までの制御信号ロ
ーレベル期間は、フリップフロップ２１₁ の出力保持状
態が解除されてフリップフロップ２１₁ の出力信号Ｑ１
はクロック入力毎に反転するために、“１”ずつカウン
トアップする。As a result, the Q of the flip-flop 21 ₂ is
At the rising edge of the second clock input from the output terminal after the time t ₂ , this time it becomes high level as shown in FIG. 3 (E). On the other hand, the output signals Q3 and Q4 are continuously set to the high level. Therefore, the 4-bit count value is shown in FIG.
As shown in (H), the control signal low-level period from time t ₂ to t _3, the flip-flop 21 ₁ Output holding state of being released flip-flop 21 ₁ of the output signal Q1
Inverts every clock input, and therefore counts up by "1".

【００３４】以下、上記と同様にして、時刻ｔ₃ 〜ｔ₄
の制御信号ハイレベル期間は図３（Ｈ）に示す如く時刻
ｔ₃ 直後から時刻ｔ₄ 直後のクロック入力毎に“２”ず
つカウントアップするカウント値が得られ、時刻ｔ₄ 〜
ｔ₅ の制御信号ローレベル期間は時刻ｔ₄ 直後時刻ｔ₅
直後のクロック入力毎に“１”ずつカウントアップする
カウント値が得られる。Thereafter, similarly to the above, the times t _{3 to} t _{4 are} reached.
Control signal high-level period of "2" by the count value that counts up to the time t ₃ for each of the clock input time t ₄ after immediately after as shown in FIG. 3 (H) is obtained, the time t ₄ ~
control signal low-level period is a time of t ₅ t ₄ after time t ₅
A count value that increments by "1" is obtained for each subsequent clock input.

【００３５】本実施例では、このように２つのイネーブ
ル信号ＥＮ１及びＥＮ２から生成した制御信号の論理値
に応じて“１”又は“２”ずつカウントアップする４ビ
ットカウンタ回路であって、図６に示した従来回路に比
較して１／２倍の規模で回路を構成することができる。In the present embodiment, the 4-bit counter circuit which counts up by "1" or "2" according to the logical value of the control signal generated from the two enable signals EN1 and EN2 in this way is shown in FIG. It is possible to configure the circuit on a scale half that of the conventional circuit shown in FIG.

【００３６】図４は本発明の第２実施例の回路図を示
す。同図中、図２と同一回路構成部分には同一符号を付
し、その説明を省略する。図４において、Ｄ型フリップ
フロップ２１₁ は、そのＸＱ出力端子がＤ型フリップフ
ロップ２１₂ の入力側のＥＸ−ＯＲ回路２６₂ 、ＡＮＤ
回路４２と共に入力側ゲート回路を構成している２入力
ＯＲ回路４１の入力端に接続されている。FIG. 4 shows a circuit diagram of the second embodiment of the present invention. In the figure, the same circuit components as those in FIG. 2 are designated by the same reference numerals, and the description thereof will be omitted. In FIG. 4, D-type flip-flop 21 _1, its XQ output terminal of the input side of the D-type flip-flop 21 ₂ EX-OR circuit 26 _2, the AND
It is connected to the input end of a 2-input OR circuit 41 that constitutes an input side gate circuit together with the circuit 42.

【００３７】ＯＲ回路４１は他方の入力端子がＡＮＤ回
路２５の出力端子に接続され、出力端子がＡＮＤ回路４
２の一方の入力端子に接続されている。The other input terminal of the OR circuit 41 is connected to the output terminal of the AND circuit 25, and the output terminal thereof is the AND circuit 4
2 is connected to one of the input terminals.

【００３８】フリップフロップ２１₂ のＸＱ出力端子は
２入力ＡＮＤ回路４３の一方の入力端子に接続される一
方、フリップフロップ２１₃ のＸＱ出力端子及びフリッ
プフロップ２１₁ のＸＱ出力端子と共に３入力ＡＮＤ回
路４５の入力端子に夫々接続されている。The XQ output terminal of the flip-flop 21 ₂ is connected to one input terminal of the 2-input AND circuit 43, while the XQ output terminal of the flip-flop 21 _{3 and} the XQ output terminal of the flip-flop 21 ₁ are connected to the 3-input AND circuit. 45 input terminals are respectively connected.

【００３９】２入力ＡＮＤ回路４４，４６は夫々ＯＲ回
路２２の出力端子が一方の入力端子に接続され、他方の
入力端子にはＡＮＤ回路４３，４５の出力端子が接続さ
れ、更に各出力端子はＥＸ−ＯＲ回路２６₃ ，２６₄ を
介してフリップフロップ２１ ₃ ，２１₄ のデータ入力端
子に接続されている。フリップフロップ２１₁ 〜２１ ₄
のＱ出力端子からは４ビットカウント値の各ビット値Ｑ
１〜Ｑ４が取り出される。The 2-input AND circuits 44 and 46 are OR times, respectively.
The output terminal of path 22 is connected to one input terminal and the other
The output terminals of the AND circuits 43 and 45 are connected to the input terminals.
Further, each output terminal has an EX-OR circuit 26.₃, 26_FourTo
Through the flip-flop 21 ₃, 21_FourData input end
Connected to the child. Flip-flop 21₁~ 21 _Four
From the Q output terminal of each bit value Q of the 4-bit count value
1 to Q4 are taken out.

【００４０】次に本実施例の動作について図５を併せ参
照して説明する。図５（Ｂ）に示す如く時刻ｔ₁₁から時
刻ｔ₁₆までの期間、第１のイネーブル信号ＥＮ１がハイ
レベルで、第２のイネーブル信号ＥＮ２は時刻ｔ₁₁〜ｔ
₁₂，ｔ₁₃〜ｔ₁₄，ｔ₁₅〜ｔ₁₆の各期間で夫々ハイレベ
ル、それ以外の期間でローレベルであるものとする。す
ると、ＡＮＤ回路２３からは図３（Ｃ）に示す如く、時
刻ｔ₁₁〜ｔ₁₆の期間内で第２のイネーブル信号ＥＮ２と
同一波形の制御信号が取り出される。Next, the operation of this embodiment will be described with reference to FIG. As shown in FIG. 5B, during the period from time t ₁₁ to time t ₁₆ , the first enable signal EN1 is at high level and the second enable signal EN2 is at time t ₁₁ to t _16.
It is assumed that each of the periods t ₁₂ , t _{13 to} t ₁₄ , and t _{15 to} t _{16 is at} the high level, and the other periods are at the low level. Then, the AND circuit 23 as shown in FIG. 3 (C), the control signal of the second enable signal EN2 and the same waveform is taken out over a period of time t ₁₁ ~t _16.

【００４１】図５（Ａ）に示す一定周期のクロックがク
ロック入力端子に印加されるＤ型フリップフロップ２１
₁ 〜２１₄ の各々は、時刻ｔ₁₁以前にリセットされてい
るため、時刻ｔ₁₁では各Ｑ出力端子の出力信号Ｑ１〜Ｑ
４は図５（Ｄ），（Ｆ），（Ｇ），（Ｈ）に示す如くロ
ーレベルであり、フリップフロップ２１₁ のＸＱ出力端
子からの信号は同図（Ｅ）に示す如くハイレベルであ
る。A D-type flip-flop 21 shown in FIG. 5A, to which a clock having a constant cycle is applied to a clock input terminal.
₁ to 21 ₄ each, because they are reset at time t ₁₁ before the output signals of the at time t ₁₁ Q output terminal Q1~Q
4 is at a low level as shown in FIGS. 5 (D), (F), (G), and (H), and the signal from the XQ output terminal of the flip-flop 21 ₁ is at a high level as shown in FIG. 5 (E). is there.

【００４２】また、時刻ｔ₁₁〜ｔ₁₂の期間はＥＸ−ＯＲ
回路２６₁ の出力信号がローレベルであるため、フリッ
プフロップ２６₁ のＱ，ＸＱの各出力端子はクロックが
入力されても変化せず固定保持される。従って、この時
刻ｔ₁₁〜ｔ₁₂の期間内ではＯＲ回路４１にはフリップフ
ロップ２１₁ のＸＱ出力端子からハイレベルの信号（図
５（Ｅ））とＡＮＤ回路２５からハイレベルの信号とが
夫々継続的に出力されるため、ＯＲ回路４１の出力信号
はハイレベルとなり、ＡＮＤ回路４２を通してＥＸ−Ｏ
Ｒ回路２６₂ の一方の入力端子に印加される。Further, during the period from time t _{11 to} t ₁₂ , EX-OR
Since the output signal of the circuit 26 ₁ is low level, the output terminals of Q and XQ of the flip-flop 26 ₁ do not change even when a clock is input and are fixedly held. Therefore, during the period from time t _{11 to} t ₁₂ , the OR circuit 41 receives the high-level signal from the XQ output terminal of the flip-flop 21 ₁ (FIG. 5E) and the high-level signal from the AND circuit 25, respectively. Since it is continuously output, the output signal of the OR circuit 41 becomes high level, and the EX-O signal is output through the AND circuit 42.
It is applied to one input terminal of the R circuit 26 ₂ .

【００４３】これにより、ＥＸ−ＯＲ回路２６₂ の出力
信号は時刻ｔ₁₁からハイレベルとなり、時刻ｔ₁₁の直後
に入力されるクロックパルスによりフリップフロップ２
１₂ のＱ出力端子の出力信号Ｑ２はハイレベルへ変化
し、それに伴ってＥＸ−ＯＲ回路２６₂ の出力はローレ
ベルへ変化する。従って、時刻ｔ₁₁の直後のクロックパ
ルス入力時点から時刻ｔ₁₂直後のクロックパルス入力時
点までの期間内では、クロックパルスが入力される毎に
フリップフロップ２１₂ の出力信号Ｑ２が図５（Ｆ）に
示す如く反転する。[0043] Thus, the output signal of the EX-OR circuit 26 ₂ is comprised of the time t ₁₁ to the high level, the flip-flop 2 by an input clock pulse immediately after time t ₁₁
The output signal Q2 from the Q output terminal of 1 ₂ changes to high level, and the output of the EX-OR circuit 26 ₂ changes to low level accordingly. Therefore, during the period from the clock pulse input time immediately after time t ₁₁ to the clock pulse input time immediately after time t ₁₂ , the output signal Q2 of the flip-flop 21 _{2 is changed to} the output signal Q2 of FIG. Reverse as shown in.

【００４４】一方、時刻ｔ₁₁でＥＸ−ＯＲ回路２６₃ ，
２６₄ の各出力信号がハイレベルに変化するため、フリ
ップフロップ２１₃ 及び２１₄ の各Ｑ出力端子からは図
５（Ｇ）及び（Ｈ）に示す如く時刻ｔ₁₁直後のクロック
パルス入力時点でハイレベルとなる出力信号Ｑ３及びＱ
４が取り出される。このようにして、上記の期間内では
出力信号Ｑ１はローレベルに固定保持される一方、出力
信号Ｑ２，Ｑ３及びＱ４が夫々クロック入力毎に図５
（Ｆ），（Ｇ）及び（Ｈ）に示す如く変化するため、４
ビットカウント値は同図（Ｉ）に示す如く、初期値が
“１４“で以後クロック入力毎に“２”ずつカウントダ
ウンしていき“４”までカウントダウンする値が得られ
る。On the other hand, at time t ₁₁ , the EX-OR circuit 26 ₃ ,
Since each output signal of 26 ₄ changes to the high level, the Q output terminals of the flip-flops 21 ₃ and 21 ₄ are input from the Q output terminals at the clock pulse input point immediately after time t ₁₁ as shown in FIGS. High-level output signals Q3 and Q
4 is taken out. In this way, the output signal Q1 is fixedly held at the low level within the above-mentioned period, while the output signals Q2, Q3 and Q4 are respectively inputted at each clock input.
Since it changes as shown in (F), (G) and (H), 4
As shown in FIG. 3I, the bit count value has an initial value of "14", and thereafter, the value is counted down by "2" at each clock input, and the value is counted down to "4".

【００４５】続く時刻ｔ₁₂からｔ₁₃までの制御信号ロー
レベル期間は前記第１実施例と同様に最下位ビットの信
号Ｑ１を出力するフリップフロップ２１₁ のＱ出力端子
から図５（Ｄ）に示す如くクロックパルスの立上り入力
毎に反転する信号が取り出される。また、出力信号Ｑ２
〜Ｑ４は図５（Ｆ）〜（Ｈ）に示す如く変化するため、
カウント値は同図（Ｉ）に示す如く“３”，“２”と変
化する。During the subsequent control signal low level period from time t ₁₂ to time t ₁₃ , the Q output terminal of the flip-flop 21 ₁ for outputting the signal Q1 of the least significant bit is changed to the state shown in FIG. 5D as in the first embodiment. As shown, a signal that is inverted at each rising input of the clock pulse is taken out. Also, the output signal Q2
Since ~ Q4 changes as shown in Figs. 5 (F) to (H),
The count value changes to "3" and "2" as shown in FIG.

【００４６】続く時刻ｔ₁₃からｔ₁₄までの制御信号ハイ
レベル期間は時刻ｔ₁₁からｔ₁₂までと同様にクロック入
力毎に“２”ずつカウントダウンする（ただし、“０”
の次は“１４”）。更に時刻ｔ₁₄から時刻ｔ₁₅までの制
御信号ローレベル期間は、期間ｔ₁₂からｔ₁₃までと同様
に、図５（Ｉ）に示す如くカウント値はクロック入力毎
に“１”ずつカウントダウンする。During the subsequent control signal high level period from time t ₁₃ to t ₁₄ , the clock signal is counted down by "2" for each clock input (however, "0") as at time t ₁₁ to t _12.
Next is "14"). Furthermore, the control signal low-level period from the time t ₁₄ to time t _15, similarly to the period t ₁₂ to t _13, the count value as shown in FIG. 5 (I) counts down by "1" every clock input.

【００４７】このように、本実施例によれば、２つのイ
ネーブル信号ＥＮ１及びＥＮ２から生成した制御信号
（図５（Ｃ））の論理値に応じて“１”又は“２”ずつ
カウントダウンするカウントダウン回路を、従来に比較
して１／２倍の規模で実現することができる。As described above, according to the present embodiment, the countdown for counting down by "1" or "2" according to the logical value of the control signal (FIG. 5C) generated from the two enable signals EN1 and EN2. The circuit can be realized on a scale half that of the conventional one.

【００４８】なお、本発明は以上の実施例に限定される
ものではなく、最下位よりｎ番目の桁のビット値を出力
するフリップフロップの出力を固定保持することによ
り、クロック入力毎に２ⁿ ずつカウントアップ又はカウ
ントダウンする回路を実現できる。The present invention is not limited to the above embodiment, but the output of the flip-flop that outputs the bit value of the nth digit from the least significant is fixedly held, and 2 ^{n is} input for each clock input. It is possible to realize a circuit that counts up or counts down by one.

【００４９】[0049]

【発明の効果】上述の如く、本発明によれば、２つのイ
ネーブル信号から一つのイネーブル信号と一つの制御信
号を生成し、制御信号により最下位よりｎ番目の桁のビ
ット値を出力するフリップフロップの出力値を固定保持
するようにしたため、従来に比べて約半分の回路規模で
カウント値が１クロック入力毎に２ⁿ ずつ変化するカウ
ンタ回路を構成することができ、またカウント値の変化
単位を２ⁿ 及び“１”のいずれか一方に容易に変更でき
る等の特長を有するものである。As described above, according to the present invention, a flip-flop that generates one enable signal and one control signal from two enable signals and outputs the bit value of the nth digit from the lowest order by the control signal. Since the output value of the counter is held fixed, it is possible to configure a counter circuit in which the count value changes by 2 ^{n for} each clock input with about half the circuit scale of the conventional one, and the unit for changing the count value Is easily changed to either 2 ⁿ or "1".

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の原理構成図である。FIG. 1 is a principle configuration diagram of the present invention.

【図２】本発明の第１実施例の回路図である。FIG. 2 is a circuit diagram of a first embodiment of the present invention.

【図３】図２の動作説明用タイムチャートである。FIG. 3 is a time chart for explaining the operation of FIG.

【図４】本発明の第２実施例の回路図である。FIG. 4 is a circuit diagram of a second embodiment of the present invention.

【図５】図４の動作説明用タイムチャートである。5 is a time chart for explaining the operation of FIG.

【図６】従来の一例の回路図である。FIG. 6 is a circuit diagram of a conventional example.

【図７】図６の各部のタイムチャートである。FIG. 7 is a time chart of each part of FIG.

【符号の説明】[Explanation of symbols]

１１₁ 〜１１_m フリップフロップ １２₁ 〜１２_m ゲート回路 １３ 保持手段 １４ イネーブル信号生成回路 ２１₁ 〜２１₄ Ｄ型フリップフロップ11 _{1 to} 11 _m flip-flop 12 _{1 to} 12 _m gate circuit 13 holding means 14 enable signal generation circuit 21 _{1 to} 21 ₄ D-type flip-flop

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 ｍ個（ただし、ｍは２以上の整数）のフ
リップフロップ（１１₁ 〜１１_m ）の各々が、入力側に
設けられたゲート回路（１２₁ 〜１２_m ）を介して互い
に縦続接続され、該ｍ個のフリップフロップ（１１₁ 〜
１１_m ）に外部よりクロックを印加して、該ｍ個のフリ
ップフロップ（１１₁ 〜１１_m ）からカウント値の各ビ
ット出力を取り出す構成のｍビットのカウンタ回路にお
いて、 前記ｍ個のフリップフロップ（１１₁ 〜１１_m ）のうち
最下位よりｎ番目（但し、ｎ＝１，２，…，ｍ）の桁の
ビット値を出力するフリップフロップの出力値を固定保
持する保持手段（１３）と、 該ｍ個のフリップフロップ（１１₁ 〜１１_m ）のうち該
保持手段（１３）により出力値が保持されるフリップフ
ロップ以外のフリップフロップの入力側のゲート回路に
イネーブル信号を供給するイネーブル信号生成回路（１
４）とを有することを特徴とするカウンタ回路。1. Each of m (where m is an integer of 2 or more) flip-flops (11 _{1 to} 11 _m ) is mutually connected via a gate circuit (12 _{1 to} 12 _m ) provided on the input side. The m flip-flops (11 ₁ to
11 _m ), an m-bit counter circuit configured to take out each bit output of the count value from the _m flip-flops (11 ₁ to 11 _m ) by externally applying a clock, Holding means (13) for fixedly holding the output value of the flip-flop that outputs the bit value of the n-th (n = 1, 2, ..., M) digit from the lowest of 11 _{1 to} 11 _m ); An enable signal generation circuit that supplies an enable signal to a gate circuit on the input side of a flip-flop other than the flip-flop whose output value is held by the holding means (13) among the _m flip-flops (11 _{1 to} 11 _m ). (1
4) and a counter circuit. 【請求項２】 前記ｍ個のフリップフロップ（１１₁ 〜
１１_m ）はＤ型フリップフロップ（２１₁ 〜２１₄ ）で
あり、１クロック入力毎に“１”又は”２”ずつカウン
トアップするアップカウンタを構成することを特徴とす
る請求項１記載のカウンタ回路。2. The m flip-flops (11 ₁ to
11. A counter according to claim 1, wherein 11 _m ) is a D-type flip-flop (21 _{1 to} 21 ₄ ), which constitutes an up-counter which counts up by "1" or "2" for each clock input. circuit. 【請求項３】 前記ｍ個のフリップフロップ（１１₁ 〜
１１_m ）はＤ型フリップフロップ（２１₁ 〜２１₄ ）で
あり、１クロック入力毎に“１”又は“２”ずつカウン
トダウンするダウンカウンタを構成することを特徴とす
る請求項１記載のカウンタ回路。3. The m flip-flops (11 ₁ to
11. A counter circuit according to claim 1, wherein 11 _m ) is a D-type flip-flop (21 _{1 to} 21 ₄ ), which constitutes a down counter which counts down by "1" or "2" for each clock input. ..