JP2528196B2 - 電圧逓倍回路 - Google Patents
電圧逓倍回路Info
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
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- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、第1および第2のMOSトランジスタと、第
1および第2のコンデンサとからそれぞれなる複数の段
を有する電圧逓倍回路であって、前記第1のMOSトラン
ジスタのソース電極と直接接続された第1の加算点が、
第1のコンデンサを介して、第1のクロック信号を送出
する第1のクロック線路と接続されており、第1のMOS
トランジスタのゲート電極を第2のMOSトランジスタの
ドレイン電極と直接接続する第2の加算点が、第2のコ
ンデンサを介して、第2のクロック信号を送出する第2
のクロック線路と接続されており、 隣接する段は、一方の段の第1の加算点を介して、他
方の段の第1のMOSトランジスタのドレイン電極と接続
されている電圧逓倍回路に関する。
1および第2のコンデンサとからそれぞれなる複数の段
を有する電圧逓倍回路であって、前記第1のMOSトラン
ジスタのソース電極と直接接続された第1の加算点が、
第1のコンデンサを介して、第1のクロック信号を送出
する第1のクロック線路と接続されており、第1のMOS
トランジスタのゲート電極を第2のMOSトランジスタの
ドレイン電極と直接接続する第2の加算点が、第2のコ
ンデンサを介して、第2のクロック信号を送出する第2
のクロック線路と接続されており、 隣接する段は、一方の段の第1の加算点を介して、他
方の段の第1のMOSトランジスタのドレイン電極と接続
されている電圧逓倍回路に関する。
従来の技術 このような回路は刊行物“Electronic Design"、1
8、1983年8月、第189頁〜196頁、特に第3図aから公
知である。このような回路は、電気的消去可能不揮発性
記憶素子(EEPROM)のプログラミング−および消去電圧
の形成に用いる。この記憶素子には5Vの供給電圧から20
Vのオーダの電圧が印加される。第1図はこのような回
路を示す。回路は複数の電圧逓倍段HNから構成され、こ
こでは3つの段HN-1,HN,HN+1が示されている。この回路
はさらに別の他段を含むことができ、その数は形成すべ
き電圧の高さに依存している。
8、1983年8月、第189頁〜196頁、特に第3図aから公
知である。このような回路は、電気的消去可能不揮発性
記憶素子(EEPROM)のプログラミング−および消去電圧
の形成に用いる。この記憶素子には5Vの供給電圧から20
Vのオーダの電圧が印加される。第1図はこのような回
路を示す。回路は複数の電圧逓倍段HNから構成され、こ
こでは3つの段HN-1,HN,HN+1が示されている。この回路
はさらに別の他段を含むことができ、その数は形成すべ
き電圧の高さに依存している。
以下この回路を示し、定常状態での回路の作用を説明
する。
する。
全回路はMOS技術で実現され、ここでのMOS−電界効果
トランジスタ(MOS−FET)はpチャネル型として構成さ
れる。各電圧逓倍段HN-1,HNおよびHN+1は2つのMOS−ト
ランジスタと2つのMOSコンデンサから構成され、それ
らはT1,N−1とT2,N−1,T1,NとT2,N並びにT
1,N+1とT2,N+1ないしCN-1とCB,N−1,CNとCB,N
並びにCN+1とCB,N+1によつて示されている。これら
の素子の回路接続を段HNについて説明する。第1トラン
ジスタT1,Nのソース電極は第1加算点X1,Nを介して、
第1コンデンサCNの第1接続電極および第2トランジス
タT2,Nのソース電極と接続され、さらに付加的に、先
行する段HN-1の第1トランジスタT1,N−1のドレイン
電極と接続されている。一方第1トランジスタT1,Nの
ドレイン電極は後置接続された段HN+1の第1加算点X
1,N+1に接続されている。第1コンデンサCNの第2接
続電極は、第1クロツク信号φを送出する第1クロツク
線路L1,Nに接続されている。さらに、第2トランジス
タT2,Nのドレイン電極を第1トランジスタT1,Nのゲー
ト電極と接続する第2加算点X2,Nは、第2コンデンサ
CB,Nを介して第2クロツク信号φBを送出する第2ク
ロツク線路L2,Nと接続されている。さらに第2加算点
X2,Nは、後置された段HN+1の第2トランジスタT
2,N+1のゲート電極に接続されている。
トランジスタ(MOS−FET)はpチャネル型として構成さ
れる。各電圧逓倍段HN-1,HNおよびHN+1は2つのMOS−ト
ランジスタと2つのMOSコンデンサから構成され、それ
らはT1,N−1とT2,N−1,T1,NとT2,N並びにT
1,N+1とT2,N+1ないしCN-1とCB,N−1,CNとCB,N
並びにCN+1とCB,N+1によつて示されている。これら
の素子の回路接続を段HNについて説明する。第1トラン
ジスタT1,Nのソース電極は第1加算点X1,Nを介して、
第1コンデンサCNの第1接続電極および第2トランジス
タT2,Nのソース電極と接続され、さらに付加的に、先
行する段HN-1の第1トランジスタT1,N−1のドレイン
電極と接続されている。一方第1トランジスタT1,Nの
ドレイン電極は後置接続された段HN+1の第1加算点X
1,N+1に接続されている。第1コンデンサCNの第2接
続電極は、第1クロツク信号φを送出する第1クロツク
線路L1,Nに接続されている。さらに、第2トランジス
タT2,Nのドレイン電極を第1トランジスタT1,Nのゲー
ト電極と接続する第2加算点X2,Nは、第2コンデンサ
CB,Nを介して第2クロツク信号φBを送出する第2ク
ロツク線路L2,Nと接続されている。さらに第2加算点
X2,Nは、後置された段HN+1の第2トランジスタT
2,N+1のゲート電極に接続されている。
入力側1は入力トランジスタTOのソース電極と接続さ
れており、一方入力トランジスタTOのドレイン電極は、
第1段HN-1の第1加算点X1,N−1に接続されている。
このトランジスタTOのゲート電極には線路を介してクロ
ツク信号φが供給される。入力側1には逓倍すべき電
圧、有利には動作電圧VDDが供給される。逓倍された出
力電圧VHVは出力側2から取出される。
れており、一方入力トランジスタTOのドレイン電極は、
第1段HN-1の第1加算点X1,N−1に接続されている。
このトランジスタTOのゲート電極には線路を介してクロ
ツク信号φが供給される。入力側1には逓倍すべき電
圧、有利には動作電圧VDDが供給される。逓倍された出
力電圧VHVは出力側2から取出される。
順次連続する段HNとHN+1には第1クロツク信号φとΦ
が供給される。これらのクロツク信号は相互に逆相であ
る。同様に、相応する第2クロツク信号φBとΦBも逆
相である。第1クロツク信号φないしΦの電圧振幅は通
常、使用される供給電圧、例えば5Vと同じである。一方
第2クロツク信号φBないしΦBの供給電圧は数V、例
えば8.5Vだけ大きい。しかしすべての電圧は負であり、
基準電圧は零Vである。
が供給される。これらのクロツク信号は相互に逆相であ
る。同様に、相応する第2クロツク信号φBとΦBも逆
相である。第1クロツク信号φないしΦの電圧振幅は通
常、使用される供給電圧、例えば5Vと同じである。一方
第2クロツク信号φBないしΦBの供給電圧は数V、例
えば8.5Vだけ大きい。しかしすべての電圧は負であり、
基準電圧は零Vである。
既に上に述べたように、この電圧逓倍回路は、pチヤ
ネル電界効果トランジスタを有する集積MOS回路として
構成されている。そのため基板はこの電界効果トランジ
スタのソース電極の電位に接続される。それにより、こ
のトランジスタのソース領域ないしドレイン領域と基体
との間には寄生容量が発生する。この寄生容量は第1図
の回路図ではCPによつて示されている。
ネル電界効果トランジスタを有する集積MOS回路として
構成されている。そのため基板はこの電界効果トランジ
スタのソース電極の電位に接続される。それにより、こ
のトランジスタのソース領域ないしドレイン領域と基体
との間には寄生容量が発生する。この寄生容量は第1図
の回路図ではCPによつて示されている。
電圧の逓倍は次のようにして行われる。すなわち、1
つの段の電荷が次の段へ、第1コンデンサC1,C2,…CN,
…CN+m(m>0)によつて伝送されて行われる。従つて
これらのコンデンサをポンプコンデンサとも称すること
ができる。段HNのポンプコンデンサCNが、先行する段H
N-1のポンプコンデンサCN-1からその導通している第1
トランジスタT1,N−1を介して所定の電荷量を受取る
と考えることができる。その際、ポンプコンデンサCNに
はクロツク信号のハイレベル(Vφ=0V)が、先行する
段HN-1にはクロツク信号Φのローレベルが印加される。
段HNの第1トランジスタT1,Nは遮断されなければなら
ない。これはこの段HNの第2トランジスタが導通するこ
とによつて行われる。というのは、この段のゲート−ソ
ース電圧がトランジスタT1,N−1のゲート−ソース電
圧に相応するからである。従つて、トランジスタT1,N
のゲート−ソース電圧は0Vに相応する。つまりこのトラ
ンジスタは遮断状態にある。段HNの第2コンデンサC
R,Nにはこの時点でクロツク信号φBのハイレベル(V
φB=0V)が加わり、一方先行する段HN-1の第2コンデ
ンサにはローレベル(VΦB=−8.5V)が供給される。
つの段の電荷が次の段へ、第1コンデンサC1,C2,…CN,
…CN+m(m>0)によつて伝送されて行われる。従つて
これらのコンデンサをポンプコンデンサとも称すること
ができる。段HNのポンプコンデンサCNが、先行する段H
N-1のポンプコンデンサCN-1からその導通している第1
トランジスタT1,N−1を介して所定の電荷量を受取る
と考えることができる。その際、ポンプコンデンサCNに
はクロツク信号のハイレベル(Vφ=0V)が、先行する
段HN-1にはクロツク信号Φのローレベルが印加される。
段HNの第1トランジスタT1,Nは遮断されなければなら
ない。これはこの段HNの第2トランジスタが導通するこ
とによつて行われる。というのは、この段のゲート−ソ
ース電圧がトランジスタT1,N−1のゲート−ソース電
圧に相応するからである。従つて、トランジスタT1,N
のゲート−ソース電圧は0Vに相応する。つまりこのトラ
ンジスタは遮断状態にある。段HNの第2コンデンサC
R,Nにはこの時点でクロツク信号φBのハイレベル(V
φB=0V)が加わり、一方先行する段HN-1の第2コンデ
ンサにはローレベル(VΦB=−8.5V)が供給される。
−8.5Vの電圧レベルは電圧2倍化回路により形成され
る。コンデンサCN-1からCNへの充放電過程中に、例えば
段HNの第1加算点X1,Nには約−5Vの電位が(従つて先
行する段HN-1の第1加算点X1,N−1にも)、後続の段H
N+1の第1加算点X1,N+1には約−15Vが印加される。
る。コンデンサCN-1からCNへの充放電過程中に、例えば
段HNの第1加算点X1,Nには約−5Vの電位が(従つて先
行する段HN-1の第1加算点X1,N−1にも)、後続の段H
N+1の第1加算点X1,N+1には約−15Vが印加される。
クロツクが次の相へさらに切換わると、段HNの第2コ
ンデンサCB,Nにはクロツク信号ΦBのローレベル(V
ΦB=−8.5V)が印加され、それにより第1トランジス
タT1,Nは導通状態に移行する。ポンプコンデンサCNは
同様にクロツク信号φのローベベルを受取り、それによ
り段HNの第1加算点X1,Nは−5Vから約−10Vへ引下げら
れる。段HNの第2トランジスタT2,Nは反対に遮断され
る。というのは、先行する段HN-1の第2加算点X
2,N−1での電位が、第2コンデンサCB,N−1に印加さ
れるハイレベルに基づいて上昇し、それにより同時に、
先行する段HN-1の第1トランジスタT1,N−1も遮断状
態に移行するからである。従つて、ポンプコンデンサCN
の電荷は次段HN+1のポンプコンデンサCN+1に伝送され
る。すなわち、この次段の第1加算点X1,N+1には同
様に約−10Vが印加される。次にクロツクパルスΦはこ
の第1加算点X1,N+1での電圧レベルを約−15Vに引下
げ、一方段HNの第1加算点X1,Nの電圧レベルはこのク
ロツク交番により約−5Vに戻る。2つの段HN+1とHNのト
ランジスタは前の説明と同様に相応して切換わる。
ンデンサCB,Nにはクロツク信号ΦBのローレベル(V
ΦB=−8.5V)が印加され、それにより第1トランジス
タT1,Nは導通状態に移行する。ポンプコンデンサCNは
同様にクロツク信号φのローベベルを受取り、それによ
り段HNの第1加算点X1,Nは−5Vから約−10Vへ引下げら
れる。段HNの第2トランジスタT2,Nは反対に遮断され
る。というのは、先行する段HN-1の第2加算点X
2,N−1での電位が、第2コンデンサCB,N−1に印加さ
れるハイレベルに基づいて上昇し、それにより同時に、
先行する段HN-1の第1トランジスタT1,N−1も遮断状
態に移行するからである。従つて、ポンプコンデンサCN
の電荷は次段HN+1のポンプコンデンサCN+1に伝送され
る。すなわち、この次段の第1加算点X1,N+1には同
様に約−10Vが印加される。次にクロツクパルスΦはこ
の第1加算点X1,N+1での電圧レベルを約−15Vに引下
げ、一方段HNの第1加算点X1,Nの電圧レベルはこのク
ロツク交番により約−5Vに戻る。2つの段HN+1とHNのト
ランジスタは前の説明と同様に相応して切換わる。
コンデンサCNからコンデンサCN+1へ電荷輸送が行われ
る際に、段HNの第1トランジスタT1,Nでの電圧降下を
可能な限り僅かに保つために、第1加算点X1,Nと第2
加算点X2,Nとの間の電圧差ΔVは、閾値電圧と閾値電
圧変位との和よりも大きくなければならない。閾値電位
変位(シフト)は基板電位作用に基づいて発生する。第
1加算点と第2加算点での電圧レベルの絶対値は段から
段へ次第に大きくなるため、最終段の例えば−20Vの基
板バイアス電圧の際にも、第1トランジスタを介した電
圧降下が十分に小さなものであることを確実にするため
に、電圧差ΔVは十分に大きくなければならない。5Vの
供給電圧の際には、第2クロツク電圧VφBないしV
ΦBを形状するための集積電圧2倍化回路を使用して、
電圧差ΔVに対する十分な値が実現される。
る際に、段HNの第1トランジスタT1,Nでの電圧降下を
可能な限り僅かに保つために、第1加算点X1,Nと第2
加算点X2,Nとの間の電圧差ΔVは、閾値電圧と閾値電
圧変位との和よりも大きくなければならない。閾値電位
変位(シフト)は基板電位作用に基づいて発生する。第
1加算点と第2加算点での電圧レベルの絶対値は段から
段へ次第に大きくなるため、最終段の例えば−20Vの基
板バイアス電圧の際にも、第1トランジスタを介した電
圧降下が十分に小さなものであることを確実にするため
に、電圧差ΔVは十分に大きくなければならない。5Vの
供給電圧の際には、第2クロツク電圧VφBないしV
ΦBを形状するための集積電圧2倍化回路を使用して、
電圧差ΔVに対する十分な値が実現される。
しかし供給電圧が5Vよりも実質的に低いと、例えば2V
であると、適当なコストによつて十分な電圧差ΔVを形
成することができない。というのは電圧2倍化回路に大
きなポンプ容量が必要となるからである。しかし比較的
に高いクロツク電圧VφBないしVΦBを形成するため
に、電圧2倍化回路の代わりに電圧3倍化回路を使用す
るようにしてこの問題を解決することはできない。この
ような解決策には同様に一連の欠点がある。なぜなら、
電圧3倍化回路は実質的により多くの構成部を必要と
し、さらに集積された大きなポンプコンデサが必要とな
るからである。そして、比較的に高い電圧から寄生容量
の不可避の充放電損失によつてクロツク電圧VφBおよ
びVΦBを形成することによつて電流消費も高められ
る。
であると、適当なコストによつて十分な電圧差ΔVを形
成することができない。というのは電圧2倍化回路に大
きなポンプ容量が必要となるからである。しかし比較的
に高いクロツク電圧VφBないしVΦBを形成するため
に、電圧2倍化回路の代わりに電圧3倍化回路を使用す
るようにしてこの問題を解決することはできない。この
ような解決策には同様に一連の欠点がある。なぜなら、
電圧3倍化回路は実質的により多くの構成部を必要と
し、さらに集積された大きなポンプコンデサが必要とな
るからである。そして、比較的に高い電圧から寄生容量
の不可避の充放電損失によつてクロツク電圧VφBおよ
びVΦBを形成することによつて電流消費も高められ
る。
発明が解決しようとする課題 本発明の課題は、実質的に5V以下の動作電圧で動作
し、エネルギー消費が最小であり、回路コストの高くな
らない、冒頭に述べた形式の電圧逓倍回路を提供するこ
とである。
し、エネルギー消費が最小であり、回路コストの高くな
らない、冒頭に述べた形式の電圧逓倍回路を提供するこ
とである。
課題を解決するための手段 上記課題は本発明により、一方の段の第2のMOSトラ
ンジスタのゲート電極は、他方の段の第1のMOSトラン
ジスタのゲート電極と接続されており、 前記各段は、第1のMOSトランジスタを遮断するため
に第3のMOSトランジスタと第3のMOSコンデンサを有
し、 当該第3のMOSトランジスタのゲート電極とソース電
極はそれぞれ、第1のMOSトランジスタのゲート電極お
よびソース電極と同じ電位にあり、 前記第3のMOSコンデンサは次のように接続されてお
り、すなわち前記第3のMOSコンデンサに蓄積された電
荷が第3のMOSトランジスタを介して流れ、これにより
前記第3のMOSトランジスタのソース−ドレイン区間の
電圧差の値が、第1のMOSトランジスタの閾値電圧とこ
の閾値電圧変位分との和に等しいかまたはこの和を下回
るよう接続されている構成によって解決される。
ンジスタのゲート電極は、他方の段の第1のMOSトラン
ジスタのゲート電極と接続されており、 前記各段は、第1のMOSトランジスタを遮断するため
に第3のMOSトランジスタと第3のMOSコンデンサを有
し、 当該第3のMOSトランジスタのゲート電極とソース電
極はそれぞれ、第1のMOSトランジスタのゲート電極お
よびソース電極と同じ電位にあり、 前記第3のMOSコンデンサは次のように接続されてお
り、すなわち前記第3のMOSコンデンサに蓄積された電
荷が第3のMOSトランジスタを介して流れ、これにより
前記第3のMOSトランジスタのソース−ドレイン区間の
電圧差の値が、第1のMOSトランジスタの閾値電圧とこ
の閾値電圧変位分との和に等しいかまたはこの和を下回
るよう接続されている構成によって解決される。
本発明による電圧逓倍回路では、(第2のトランジス
タT2の導通フェーズ時に)第1のトランジスタのゲート
−ソース区間の電圧差に相当する第3のトランジスタの
ソース−ドレイン区間の電圧差が、第1のトランジスタ
を遮断するために(第1図の場合のように)値ゼロまで
制御されるのではなく、このトランジスタの閾値電圧と
この閾値電圧変位分との和に和しいかまたはこの和を下
回るように調整される。ここで閾値電圧とは、第1のト
ランジスタをスイッチングするのに必要なゲート−ソー
ス区間の電圧差であり、閾値電圧変位分とは基板電位作
用により生じる閾値電圧の変化分を意味する。閾値電圧
は、ドレインとソースの電位が基板と同じであることを
前提とすれば変化しないが、実際には寄生容量のためこ
の前提が満たされることはない。一般的には、ドレイン
ないしソースは基板に対して電位差を有しており、この
電位差の作用(基板電位作用)によって閾値電圧の値は
変化するのである。本発明では、この基板電圧作用によ
る閾値電圧変位分も考慮するのである。
タT2の導通フェーズ時に)第1のトランジスタのゲート
−ソース区間の電圧差に相当する第3のトランジスタの
ソース−ドレイン区間の電圧差が、第1のトランジスタ
を遮断するために(第1図の場合のように)値ゼロまで
制御されるのではなく、このトランジスタの閾値電圧と
この閾値電圧変位分との和に和しいかまたはこの和を下
回るように調整される。ここで閾値電圧とは、第1のト
ランジスタをスイッチングするのに必要なゲート−ソー
ス区間の電圧差であり、閾値電圧変位分とは基板電位作
用により生じる閾値電圧の変化分を意味する。閾値電圧
は、ドレインとソースの電位が基板と同じであることを
前提とすれば変化しないが、実際には寄生容量のためこ
の前提が満たされることはない。一般的には、ドレイン
ないしソースは基板に対して電位差を有しており、この
電位差の作用(基板電位作用)によって閾値電圧の値は
変化するのである。本発明では、この基板電圧作用によ
る閾値電圧変位分も考慮するのである。
それによりクロツク信号φBないしΦBに対して僅か
な信号変化幅(量)が必要なだけであり、従つてクロツ
ク信号の形成には電圧2倍化回路で十分である。この電
圧2倍化回路は大きな回路コストおよび大きな集積ポン
プコンデンサを必要としない。
な信号変化幅(量)が必要なだけであり、従つてクロツ
ク信号の形成には電圧2倍化回路で十分である。この電
圧2倍化回路は大きな回路コストおよび大きな集積ポン
プコンデンサを必要としない。
本発明のとくに有利な点は、製造工程によって変動す
る閾値電圧と、基板電位作用によって生じる閾値電圧変
位が補償されることである。
る閾値電圧と、基板電位作用によって生じる閾値電圧変
位が補償されることである。
本発明の有利な実施例では、補正信号線路に一定の動
作電圧電位が印加される。これにより、閾値電圧および
閾値電圧変位の最大達成可能補償量が、各段の第1コン
デンサでの電圧変化幅と同じになる。
作電圧電位が印加される。これにより、閾値電圧および
閾値電圧変位の最大達成可能補償量が、各段の第1コン
デンサでの電圧変化幅と同じになる。
補正信号線路は、本発明の別の実施例のように、第1
クロツク信号線路と接続することもできる。それによ
り、段の第3コンデンサに第1クロツク信号が印加され
る。第1クロツク信号はこの段の第1コンデンサを制御
するクロツク信号に対して逆相である。それにより閾値
電圧と閾値電圧変位の補償を、段の第1コンデンサにお
ける電圧変動の2倍の値に相応する値まで行うことがで
きる。
クロツク信号線路と接続することもできる。それによ
り、段の第3コンデンサに第1クロツク信号が印加され
る。第1クロツク信号はこの段の第1コンデンサを制御
するクロツク信号に対して逆相である。それにより閾値
電圧と閾値電圧変位の補償を、段の第1コンデンサにお
ける電圧変動の2倍の値に相応する値まで行うことがで
きる。
本発明の別の実施例によれば、電圧逓倍回路に沿つて
中間電圧を取出すために、相応の段に第4のMOS−トラ
ンジスタが設けられている。この第4MOS−トランジスタ
のソース電極は第1加算点に、およびそのゲート電極は
第2加算点に接続されており、この第4MOS−トランジス
タのドレイン電極にて中間電圧を取出すことができる。
中間電圧を取出すために、相応の段に第4のMOS−トラ
ンジスタが設けられている。この第4MOS−トランジスタ
のソース電極は第1加算点に、およびそのゲート電極は
第2加算点に接続されており、この第4MOS−トランジス
タのドレイン電極にて中間電圧を取出すことができる。
実施例 電圧逓倍回路の実施例を用い本発明を以下詳細に説明
する。
する。
第2図の電圧逓倍回路において、HN-1,HNおよびHN+1
は第1図の回路の相応の段を示す。個々の段の第1およ
び第2トランジスタ並びに第1および第2コンデンサの
作用は既に第1図の回路の説明の際に述べた。
は第1図の回路の相応の段を示す。個々の段の第1およ
び第2トランジスタ並びに第1および第2コンデンサの
作用は既に第1図の回路の説明の際に述べた。
そこでは、段の第1トランジスタ、例えば段HNのトラ
ンジスタT1,Nを遮断するために、トランジスタのゲー
ト−ソース電圧を零にすることを述べた。しかし、この
トランジスタの閾値電圧は、基板電位作用により4Vにま
ですることができるので、この第1トランジスタT1,N
を確実に遮断するためには、ゲート−ソース電圧を次の
ような値にすれば十分である。すなわち、閾値電圧と閾
値電圧変位の和に達する値か、または僅かに下回る値に
すれば十分である。そのために各段HN-1,HN,HN+1で付加
的第3トランジスタと付加的第3コンデンサを用いる。
これは第2図にトランジスタT3,N−1,T3,N,T3,N+1
並びにコンデンサCK,N−1,CK,N,CK,N+1で示されて
いる。従つて第2図による回路はこの付加的素子を除い
て、第1図の公知回路に相応する。
ンジスタT1,Nを遮断するために、トランジスタのゲー
ト−ソース電圧を零にすることを述べた。しかし、この
トランジスタの閾値電圧は、基板電位作用により4Vにま
ですることができるので、この第1トランジスタT1,N
を確実に遮断するためには、ゲート−ソース電圧を次の
ような値にすれば十分である。すなわち、閾値電圧と閾
値電圧変位の和に達する値か、または僅かに下回る値に
すれば十分である。そのために各段HN-1,HN,HN+1で付加
的第3トランジスタと付加的第3コンデンサを用いる。
これは第2図にトランジスタT3,N−1,T3,N,T3,N+1
並びにコンデンサCK,N−1,CK,N,CK,N+1で示されて
いる。従つて第2図による回路はこの付加的素子を除い
て、第1図の公知回路に相応する。
この付加的素子の回路接続の説明を、第2図の回路の
段HNを例に行う。これによれば、第3トランジスタT
3,Nはそのソース−ドレイン区間によつて、第1加算点
X1,Nを段HNの第2トランジスタT2,Nのソース電極に接
続し、一方そのゲート電極は同じ段の第1トランジスタ
T1,Nのゲート電極に接続されている。段HNにおいて、
新たな第3トランジスタT3,Nのドレイン電極と第2ト
ランジスタT2,Nのソース電極との間の加算点は第3加
算点であり、X3,Nにより示してある。第3コンデンサ
CK,Nはその第1接続電極により、この第3加算点X3,N
と接続され、その第2接続電極には補正信号線路LK,N
を介して動作電位VDDが印加される。別の2つの段HN-1
とHN+1も相応に構成される。回路に示した3つの段の他
に、電圧逓倍回路はさらに複数の段を含むことができ
る。
段HNを例に行う。これによれば、第3トランジスタT
3,Nはそのソース−ドレイン区間によつて、第1加算点
X1,Nを段HNの第2トランジスタT2,Nのソース電極に接
続し、一方そのゲート電極は同じ段の第1トランジスタ
T1,Nのゲート電極に接続されている。段HNにおいて、
新たな第3トランジスタT3,Nのドレイン電極と第2ト
ランジスタT2,Nのソース電極との間の加算点は第3加
算点であり、X3,Nにより示してある。第3コンデンサ
CK,Nはその第1接続電極により、この第3加算点X3,N
と接続され、その第2接続電極には補正信号線路LK,N
を介して動作電位VDDが印加される。別の2つの段HN-1
とHN+1も相応に構成される。回路に示した3つの段の他
に、電圧逓倍回路はさらに複数の段を含むことができ
る。
以下本発明の回路の作用を第2図に基づいて説明す
る。ここでクロック信号φのハイレベルは0Vであり、ロ
ーレベルは−2Vである。またクロック信号φBのハイレ
ベルは0V、ローレベルは−3.5Vである。段HNのコンデン
サCNから段HN+1のコンデンサCN+1へ電荷が輸送される
際、クロック信号φとクロック信号φBは共にローレベ
ルである。一方このときクロック信号ΦBはハイレベル
である。このようなクロックフェーズではトランジスタ
T1,Nはスイッチオンする。したがって、第1の加算点
X1,Nと第2の加算点X2,Nとの間の電圧差ΔVは、この
トランジスタの閾値電圧と基板電位作用による閾値電圧
変位分との和よりも大きい。トランジスタT1,Nが導通
しているとき、トランジスタT3,Nも導通する。なぜな
ら、この2つのトランジスタに同じゲート−ソース電圧
が印加されるからである。したがって第3の加算点X
3,Nの電位は第1の加算点X1,Nの電位と同じである。第
1図の回路の説明の際に仮定したように、段HNの第1の
加算点X1,Nおよび段HN+1の第1の加算点X1,N+1の電
位はここでも約−10Vである。したがってコンデンサC
K,Nは約−10Vの電位に充電される。トランジスタT2,N
は、コンデンサCK,Nが充電された時点で遮断する。そ
して第2の加算点X2,Nには約−12.5Vの電位が印加され
る。
る。ここでクロック信号φのハイレベルは0Vであり、ロ
ーレベルは−2Vである。またクロック信号φBのハイレ
ベルは0V、ローレベルは−3.5Vである。段HNのコンデン
サCNから段HN+1のコンデンサCN+1へ電荷が輸送される
際、クロック信号φとクロック信号φBは共にローレベ
ルである。一方このときクロック信号ΦBはハイレベル
である。このようなクロックフェーズではトランジスタ
T1,Nはスイッチオンする。したがって、第1の加算点
X1,Nと第2の加算点X2,Nとの間の電圧差ΔVは、この
トランジスタの閾値電圧と基板電位作用による閾値電圧
変位分との和よりも大きい。トランジスタT1,Nが導通
しているとき、トランジスタT3,Nも導通する。なぜな
ら、この2つのトランジスタに同じゲート−ソース電圧
が印加されるからである。したがって第3の加算点X
3,Nの電位は第1の加算点X1,Nの電位と同じである。第
1図の回路の説明の際に仮定したように、段HNの第1の
加算点X1,Nおよび段HN+1の第1の加算点X1,N+1の電
位はここでも約−10Vである。したがってコンデンサC
K,Nは約−10Vの電位に充電される。トランジスタT2,N
は、コンデンサCK,Nが充電された時点で遮断する。そ
して第2の加算点X2,Nには約−12.5Vの電位が印加され
る。
次のクロックフェーズでは、クロック信号φとφBが
ハイレベルであり、クロック信号Φはローレベルであ
る。このクロックフェーズでは第2のトランジスタT
2,Nがスイッチオンに制御される。このクロックフェー
ズに移行する際、コンデンサCK,Nは第3のトランジス
タT3,Nを介して第1の加算点X1,Nの方向へ放電する。
この放電は、第1の加算点X1,Nと第3の加算点X3,Nと
の電位差、すなわち第3のトランジスタのソース−ドレ
イン区間の電圧差が、第1のトランジスタの閾値電圧と
閾値電圧変位分との和に相当するか、またはこれを下回
るようになるまで行われる。なぜなら第3のトランジス
タのソース−ドレイン区間の電圧差が第1のトランジス
タの閾値電圧と閾値電圧変位分との和に相当するかまた
はこれを下回るようになれば、トランジスタT3,Nがス
イッチオフに移行し、したがってコンデンサCK,Nの放
電は停止するからである。このときトランジスタT1,N
もスイッチオフに移行する。次に段HN-1のコンデンサC
N-1から段HNのコンデンサCNへ電荷が輸送され、その際
加算点X1,N−1とX1,Nには−8Vの電圧が印加される。
この時点で第2のトランジスタT2,Nがスイッチオン
し、第2の加算点X2,Nおよび第3の加算点X3,Nには約
−9Vの同じ電位が印加される。この場合、閾値電圧と閾
値電圧変位分との和は約1Vになる。
ハイレベルであり、クロック信号Φはローレベルであ
る。このクロックフェーズでは第2のトランジスタT
2,Nがスイッチオンに制御される。このクロックフェー
ズに移行する際、コンデンサCK,Nは第3のトランジス
タT3,Nを介して第1の加算点X1,Nの方向へ放電する。
この放電は、第1の加算点X1,Nと第3の加算点X3,Nと
の電位差、すなわち第3のトランジスタのソース−ドレ
イン区間の電圧差が、第1のトランジスタの閾値電圧と
閾値電圧変位分との和に相当するか、またはこれを下回
るようになるまで行われる。なぜなら第3のトランジス
タのソース−ドレイン区間の電圧差が第1のトランジス
タの閾値電圧と閾値電圧変位分との和に相当するかまた
はこれを下回るようになれば、トランジスタT3,Nがス
イッチオフに移行し、したがってコンデンサCK,Nの放
電は停止するからである。このときトランジスタT1,N
もスイッチオフに移行する。次に段HN-1のコンデンサC
N-1から段HNのコンデンサCNへ電荷が輸送され、その際
加算点X1,N−1とX1,Nには−8Vの電圧が印加される。
この時点で第2のトランジスタT2,Nがスイッチオン
し、第2の加算点X2,Nおよび第3の加算点X3,Nには約
−9Vの同じ電位が印加される。この場合、閾値電圧と閾
値電圧変位分との和は約1Vになる。
コンデンサCK,Nの放電によってトランジスタT1,Nが
スイッチオフに移行する際、このトランジスタのゲート
−ソース電圧はこのトランジスタがちょうどスイッチオ
フされるだけの程度に低減される。これによって製造工
程でのばらつきによる閾値電圧の変動や、基板電位作用
による閾値電圧変位が補償される。しかしそのための回
路コストは非常に小さい。最小の設計仕様では付加的
に、MOSトランジスタT3,Nと小容量のコンデンサ(例え
ば0.2pF)CK,Nが必要なだけである。
スイッチオフに移行する際、このトランジスタのゲート
−ソース電圧はこのトランジスタがちょうどスイッチオ
フされるだけの程度に低減される。これによって製造工
程でのばらつきによる閾値電圧の変動や、基板電位作用
による閾値電圧変位が補償される。しかしそのための回
路コストは非常に小さい。最小の設計仕様では付加的
に、MOSトランジスタT3,Nと小容量のコンデンサ(例え
ば0.2pF)CK,Nが必要なだけである。
コンデンサCK,Nに対するこの値はポンプコンデンサC
Nの値(有利には5PF)に比較して非常に小さいから、欠
点となるような作用が回路機能に及ぶことはない。さら
にクロツク信号φBに対しては僅かな信号振幅が、トラ
ンジスタT1,Nを再導通制御するのに必要なだけであ
る。クロツク信号φBのレベルが約1Vだけクロツク信号
φのレベルよりも低ければ十分である。第3図は−2Vの
動作電圧VDDの際のクロツク信号φとφBの電圧レベル
に対する例を示す。その際、クロツク信号φに対するロ
ーレベルは−2Vであり、クロツク信号φBに対しては−
3.5Vである。この約1.5Vの電圧上昇は大きな回路コスト
なしに集積電圧2倍化回路により実現される。この集積
電圧2倍化回路も大きな集積ポンプコンデンサを必要と
しない。
Nの値(有利には5PF)に比較して非常に小さいから、欠
点となるような作用が回路機能に及ぶことはない。さら
にクロツク信号φBに対しては僅かな信号振幅が、トラ
ンジスタT1,Nを再導通制御するのに必要なだけであ
る。クロツク信号φBのレベルが約1Vだけクロツク信号
φのレベルよりも低ければ十分である。第3図は−2Vの
動作電圧VDDの際のクロツク信号φとφBの電圧レベル
に対する例を示す。その際、クロツク信号φに対するロ
ーレベルは−2Vであり、クロツク信号φBに対しては−
3.5Vである。この約1.5Vの電圧上昇は大きな回路コスト
なしに集積電圧2倍化回路により実現される。この集積
電圧2倍化回路も大きな集積ポンプコンデンサを必要と
しない。
第2図によれば、段HN-1,HN,HN+1の付加的コンデンサ
CK,N−1,CK,N,CK,N+1はそれぞれ補正信号線路L
K,N−1,LK,N,LK,N+1と接続されており、補正信号線
路も動作電圧VDDに接続されている。これにより、閾値
電圧と閾値電圧シフトの最大達成可能補償量は、ポンプ
コンデンサCN-1,CN,CN+1での電圧振幅の高さと同じであ
る。例えば閾値電圧と閾値電圧変位(シフト)の和の値
が2Vよりも大きければ、例えば段HNのコンデンサKK,N
は放電せず、第3加算点X3,Nは約−10Vの電位に留まる
こととなる。従つてこの場合、付加的コンデンサCK,N
は充放電されず、そのため電圧逓倍回路はこのコンデン
サCK,Nによつて付加的に負荷されない。必要な閾値電
圧補償量が、段HNのコンデンサCNでの信号変化幅よりも
小さい場合(従つて例えば1.5V)、コンデンサCK,Nは
各クロツクサイクルで、差電圧により充放電される。そ
の際これに必要な電荷は段HN-1の先行するポンプコンデ
ンサCN-1から供給される。これにより、電圧損失が小さ
くなり、コンデンサCK,Nの容量がポンプコンデンサCN
の容量よりも格段に小さいと仮定すれば、この電圧損失
は無視することができる。しかしこのような場合は、回
路が理想特性を有するとき、すなわち、閾値電圧が低
く、基体作用が僅かであるときにのみ発生する。このよ
うな場合は実際上、通常は殆んど生じない。
CK,N−1,CK,N,CK,N+1はそれぞれ補正信号線路L
K,N−1,LK,N,LK,N+1と接続されており、補正信号線
路も動作電圧VDDに接続されている。これにより、閾値
電圧と閾値電圧シフトの最大達成可能補償量は、ポンプ
コンデンサCN-1,CN,CN+1での電圧振幅の高さと同じであ
る。例えば閾値電圧と閾値電圧変位(シフト)の和の値
が2Vよりも大きければ、例えば段HNのコンデンサKK,N
は放電せず、第3加算点X3,Nは約−10Vの電位に留まる
こととなる。従つてこの場合、付加的コンデンサCK,N
は充放電されず、そのため電圧逓倍回路はこのコンデン
サCK,Nによつて付加的に負荷されない。必要な閾値電
圧補償量が、段HNのコンデンサCNでの信号変化幅よりも
小さい場合(従つて例えば1.5V)、コンデンサCK,Nは
各クロツクサイクルで、差電圧により充放電される。そ
の際これに必要な電荷は段HN-1の先行するポンプコンデ
ンサCN-1から供給される。これにより、電圧損失が小さ
くなり、コンデンサCK,Nの容量がポンプコンデンサCN
の容量よりも格段に小さいと仮定すれば、この電圧損失
は無視することができる。しかしこのような場合は、回
路が理想特性を有するとき、すなわち、閾値電圧が低
く、基体作用が僅かであるときにのみ発生する。このよ
うな場合は実際上、通常は殆んど生じない。
第2図による閾値電圧と閾値電圧変位の補償が十分で
ない場合、段HNのコンデンサCK,Nを固定電位ではな
く、加算点X1,Nに対して逆相の信号によつても制御す
ることができる。例えば段HNのコンデンサCNがクロツク
信号φで制御されるならば、コンデンサCK,Nは逆相の
クロツク信号Φにより制御されなければならない。この
ようにして、閾値電圧と閾値電圧変位の和の補償が、コ
ンデンサCNでの電圧変化量(幅)の2倍の高さにまで達
することができる。この種の制御は、最大基板電位作用
の発生する出力電圧側近傍の電圧逓倍回路段に対して有
利である。
ない場合、段HNのコンデンサCK,Nを固定電位ではな
く、加算点X1,Nに対して逆相の信号によつても制御す
ることができる。例えば段HNのコンデンサCNがクロツク
信号φで制御されるならば、コンデンサCK,Nは逆相の
クロツク信号Φにより制御されなければならない。この
ようにして、閾値電圧と閾値電圧変位の和の補償が、コ
ンデンサCNでの電圧変化量(幅)の2倍の高さにまで達
することができる。この種の制御は、最大基板電位作用
の発生する出力電圧側近傍の電圧逓倍回路段に対して有
利である。
第2図の電圧逓倍回路が、例えばpチヤネル形式の導
電型トランジスタから構成される場合、電圧逓倍回路の
最終段の第2トランジスタにおいて、高い出力電圧を形
成すべき場合、ドレイン−基体ダイオードの破壊電圧に
達し得る。例えば約−20Vの出力電圧の場合、電圧逓倍
回路の最終段の第1トランジスタのゲート電極は、電圧
損失を回避するためにさらに3.5〜4V低く引下げられな
ければならない。しかしその際既に上に述べた破壊電圧
を上回り得る。
電型トランジスタから構成される場合、電圧逓倍回路の
最終段の第2トランジスタにおいて、高い出力電圧を形
成すべき場合、ドレイン−基体ダイオードの破壊電圧に
達し得る。例えば約−20Vの出力電圧の場合、電圧逓倍
回路の最終段の第1トランジスタのゲート電極は、電圧
損失を回避するためにさらに3.5〜4V低く引下げられな
ければならない。しかしその際既に上に述べた破壊電圧
を上回り得る。
このような絶縁破壊を回避するために、第2図による
電圧逓倍回路の終りの2つまたは3つの段のトランジス
タは、先行する段がpチヤネル形のトランジスタを含む
場合、反対の導電型式、すなわちnチヤネル形のものに
より構成される。第5図はこのような電圧逓倍段を示
す。これによれば第1段HN-1はpチヤネル形トランジス
タを有し、終りの2つの段HNとHN+1はnチヤネル形トラ
ンジスタを有する。しかしここでは、これら終りの2つ
の段HNとHN+1は第1段HN-1とその構成において異なつて
いる。これらの段はそれぞれ2つのnチヤネル形MOSト
ランジスタT1,N,T2,NないしT1,N+1,T2,N+1、並び
にそれぞれ1つの第1および第2コンデンサCN,CB,Nな
いしCN+1,CB,N+1を有するのみである。これらの構成
素子は第1段HN-1に相応して構成されているが、2つの
終段HN,HN+1の第1トランジスタT1,N,T2,Nのソース電
極とドレイン電極が逆になつている。そのため第1トラ
ンジスタT1,NないしT2,Nのドレイン電極がそれぞれ第
1加算点X1,NないしX2,Nを形成し、段HNの第1トラン
ジスタT1,Nのソース電極が、段HN+1の第1トランジス
タT1,N+1のドレイン電極と接続され、該第1トラン
ジスタのソース電極が段HN+1の出力側を形成している。
第1段HN-1と第2段HNとの接続は、第1段HN-1の第1ト
ランジスタT1,N−1のドレイン電極と第2段HNの第1
トランジスタT1,Nのドレイン電極との接続を介して行
われる。第2、第3段HN,HN+1の第2トランジスタ
T2,N,T2,N+1のゲート電極はそれぞれ、これらの段HN
ないしHN+1の第1加算点X1,NないしX1,N+1と接続さ
れている。一方このトランジスタのドレイン電極はそれ
ぞれ、第2加算点X2,NないしX2,N+1と、またソース
電極はそれぞれ第1トランジスタT1,NないしT1,N+1
のソース電極と接続している。
電圧逓倍回路の終りの2つまたは3つの段のトランジス
タは、先行する段がpチヤネル形のトランジスタを含む
場合、反対の導電型式、すなわちnチヤネル形のものに
より構成される。第5図はこのような電圧逓倍段を示
す。これによれば第1段HN-1はpチヤネル形トランジス
タを有し、終りの2つの段HNとHN+1はnチヤネル形トラ
ンジスタを有する。しかしここでは、これら終りの2つ
の段HNとHN+1は第1段HN-1とその構成において異なつて
いる。これらの段はそれぞれ2つのnチヤネル形MOSト
ランジスタT1,N,T2,NないしT1,N+1,T2,N+1、並び
にそれぞれ1つの第1および第2コンデンサCN,CB,Nな
いしCN+1,CB,N+1を有するのみである。これらの構成
素子は第1段HN-1に相応して構成されているが、2つの
終段HN,HN+1の第1トランジスタT1,N,T2,Nのソース電
極とドレイン電極が逆になつている。そのため第1トラ
ンジスタT1,NないしT2,Nのドレイン電極がそれぞれ第
1加算点X1,NないしX2,Nを形成し、段HNの第1トラン
ジスタT1,Nのソース電極が、段HN+1の第1トランジス
タT1,N+1のドレイン電極と接続され、該第1トラン
ジスタのソース電極が段HN+1の出力側を形成している。
第1段HN-1と第2段HNとの接続は、第1段HN-1の第1ト
ランジスタT1,N−1のドレイン電極と第2段HNの第1
トランジスタT1,Nのドレイン電極との接続を介して行
われる。第2、第3段HN,HN+1の第2トランジスタ
T2,N,T2,N+1のゲート電極はそれぞれ、これらの段HN
ないしHN+1の第1加算点X1,NないしX1,N+1と接続さ
れている。一方このトランジスタのドレイン電極はそれ
ぞれ、第2加算点X2,NないしX2,N+1と、またソース
電極はそれぞれ第1トランジスタT1,NないしT1,N+1
のソース電極と接続している。
以下第5図の回路の作用を説明する。ここでは、クロ
ツク信号φとφBがローレベル(−2Vないし−3.5V)で
あり、クロツク信号ΦとΦBがハイレベルであり、電荷
輸送は第1段HN-1のポンプコンデンサCN-1から第2段HN
のポンプコンデンサへ行われるものであり、従つて第1
段HN-1の第1トランジスタT1,N−1は導通していると
仮定する。従つて必然的に、第1および第2段HN-1,HN
の第1加算点X1,N−1,X1,Nには同じ電位、例えば−16
Vが印加される。それに従い、最終段HN+1の第1加算点
X1,N+1の電位は−20Vである。これにより第2段HNの
第2トランジスタT2,Nは導通する。従つて第2段HNの
第1トランジスタT1,Nのゲート−ソース電圧は0Vとな
り、第1トランジスタは遮断する。
ツク信号φとφBがローレベル(−2Vないし−3.5V)で
あり、クロツク信号ΦとΦBがハイレベルであり、電荷
輸送は第1段HN-1のポンプコンデンサCN-1から第2段HN
のポンプコンデンサへ行われるものであり、従つて第1
段HN-1の第1トランジスタT1,N−1は導通していると
仮定する。従つて必然的に、第1および第2段HN-1,HN
の第1加算点X1,N−1,X1,Nには同じ電位、例えば−16
Vが印加される。それに従い、最終段HN+1の第1加算点
X1,N+1の電位は−20Vである。これにより第2段HNの
第2トランジスタT2,Nは導通する。従つて第2段HNの
第1トランジスタT1,Nのゲート−ソース電圧は0Vとな
り、第1トランジスタは遮断する。
次のクロツクフエーズに移行する際にクロツク信号φ
とφBはハイレベルへ、クロツク信号ΦとΦBはローレ
ベルへ交番する。それにより、第2段HNの第1加算点も
最終段HN+1の第1加算点も共に−18Vの電位に引下げら
れ、従つて第2段HNの第2トランジスタT2,Nは遮断状
態へ移行し、同時にクロツク交番により、第2段HNの第
2加算点X2,Nは−16.5Vの電圧に上昇する。従つて第2
段HNの第1トランジスタT1,Nは1.5Vのゲート−ソース
電圧を有し、この電圧により第1トランジスタは導通状
態へ制御される。次いで電荷輸送がポンプコンデンサCN
からポンプコンデンサCN+1へ行われる。その際、最終段
HN+1の第1トランジスタT1,N+1は遮断されている。
なぜなら、この段HN+1の第2トランジスタT2,N+1は
導通しており、従つて0Vのゲート−ソース電圧をこの第
1トランジスタT1,N+1に対して形成するからであ
る。
とφBはハイレベルへ、クロツク信号ΦとΦBはローレ
ベルへ交番する。それにより、第2段HNの第1加算点も
最終段HN+1の第1加算点も共に−18Vの電位に引下げら
れ、従つて第2段HNの第2トランジスタT2,Nは遮断状
態へ移行し、同時にクロツク交番により、第2段HNの第
2加算点X2,Nは−16.5Vの電圧に上昇する。従つて第2
段HNの第1トランジスタT1,Nは1.5Vのゲート−ソース
電圧を有し、この電圧により第1トランジスタは導通状
態へ制御される。次いで電荷輸送がポンプコンデンサCN
からポンプコンデンサCN+1へ行われる。その際、最終段
HN+1の第1トランジスタT1,N+1は遮断されている。
なぜなら、この段HN+1の第2トランジスタT2,N+1は
導通しており、従つて0Vのゲート−ソース電圧をこの第
1トランジスタT1,N+1に対して形成するからであ
る。
次のクロツクフエーズ後、クロツク信号φとφBは再
びローレベルとなり、クロツク信号ΦとΦBは再びハイ
レベルとなる。これにより第2段HNの第1加算点X1,N
は−16Vの電位に引込まれ、最終段HN+1の電位は−20Vと
なる。この電位は第2段HNのトランジスタT2,Nに対し4
Vのゲート−ソース電圧を形成する。それにより第2ト
ランジスタは導通状態に切換わる。これによつて、第1
トランジスタT1,Nのソース電極での−20Vの電位が、第
2段HNの第2加算点X2,Nへ伝送される。それによりこ
の第1トランジスタは0Vのゲート−ソース電圧を有し、
従つて遮断状態へ移行する。一方第1加算点X1,N+1
の−20Vの電位は、同じ段の導通している第1トランジ
スタX1,N+1を介して出力側VHVへ、または次の段へ伝
送される。
びローレベルとなり、クロツク信号ΦとΦBは再びハイ
レベルとなる。これにより第2段HNの第1加算点X1,N
は−16Vの電位に引込まれ、最終段HN+1の電位は−20Vと
なる。この電位は第2段HNのトランジスタT2,Nに対し4
Vのゲート−ソース電圧を形成する。それにより第2ト
ランジスタは導通状態に切換わる。これによつて、第1
トランジスタT1,Nのソース電極での−20Vの電位が、第
2段HNの第2加算点X2,Nへ伝送される。それによりこ
の第1トランジスタは0Vのゲート−ソース電圧を有し、
従つて遮断状態へ移行する。一方第1加算点X1,N+1
の−20Vの電位は、同じ段の導通している第1トランジ
スタX1,N+1を介して出力側VHVへ、または次の段へ伝
送される。
電圧逓倍回路に沿つて、出力電圧VHVよりも小さい電
圧を取出すべき場合は第4図のように構成することがで
きる。そこでは第2図の電圧逓倍回路のN段のみが図示
されており、この段にて中間電圧が取出されるものであ
る。これは第4トランジスタT4,Nにより行われる。こ
の第4トランジスタのソース電極は第1加算点X1,Nと
接続されており、そのゲート電極は第1トランジスタT
1,Nのゲート電極と接続されている。第4トランジスタ
T4,Nのドレイン電極にて中間電圧が取出し可能であ
る。この第4トランジスタT4,Nは、第1トランジスタ
T1,Nが導通するときに正確に導通する。
圧を取出すべき場合は第4図のように構成することがで
きる。そこでは第2図の電圧逓倍回路のN段のみが図示
されており、この段にて中間電圧が取出されるものであ
る。これは第4トランジスタT4,Nにより行われる。こ
の第4トランジスタのソース電極は第1加算点X1,Nと
接続されており、そのゲート電極は第1トランジスタT
1,Nのゲート電極と接続されている。第4トランジスタ
T4,Nのドレイン電極にて中間電圧が取出し可能であ
る。この第4トランジスタT4,Nは、第1トランジスタ
T1,Nが導通するときに正確に導通する。
今まで述べた、本発明の電圧逓倍回路の実施例は有利
には例えば、EEPROMセルを有するチツプに集積化するこ
とができる。
には例えば、EEPROMセルを有するチツプに集積化するこ
とができる。
発明の効果 本発明により、実質的に5V以下の動作電圧で動作し、
エネルギー消費が最小であり、回路コストの廉価な電圧
逓倍回路が得られる。
エネルギー消費が最小であり、回路コストの廉価な電圧
逓倍回路が得られる。
第1図は公知の回路の回路図、第2図及び第5図は本発
明の電圧逓便回路の実施例の回路図、第3図はクロツク
信号φとφBの線図、第4図は中間電圧を取出すための
回路の実施例の回路図である。
明の電圧逓便回路の実施例の回路図、第3図はクロツク
信号φとφBの線図、第4図は中間電圧を取出すための
回路の実施例の回路図である。
Claims (9)
- 【請求項1】第1および第2のMOSトランジスタ
(T1,N,T2,N)と、第1および第2のコンデンサ(CN,C
B,N)とからそれぞれなる複数の段(HN)を有する電圧
逓倍回路であって、 前記第1のMOSトランジスタ(T1,N)のソース電極と直
接接続された第1の加算点(X1,N)が、第1のコンデ
ンサ(CN)を介して、第1のクロック信号(φ、Φ)を
送出する第1のクロック線路(L1,N)と接続されてお
り、 第1のMOSトランジスタ(T1,N)のゲート電極を第2の
MOSトランジスタ(T2,N)のドレイン電極と直接接続す
る第2の加算点(X2,N)が、第2のコンデンサ
(CB,N)を介して、第2のクロック信号(φB,ΦB)
を送出する第2のクロック線路(L2,N)と接続されて
おり、 隣接する段(HN,HN+1)は、一方の段(HN+1)の第1の
加算点(X1,N+1)を介して、他方の段(HN)の第1
のMOSトランジスタ(T1,N)のドレイン電極と接続され
ている電圧逓倍回路において、 一方の段(HN+1)の第2のMOSトランジスタ
(T2,N+1)のゲート電極は、他方の段(HN)の第1
のMOSトランジスタ(T1,N)のゲート電極と接続されて
おり、 前記各段(HN)は、第1のMOSトランジスタ(T1,N)を
遮断するために第3のMOSトランジスタ(T3,N)と第3
のMOSコンデンサ(CK,N)を有し、 当該第3のMOSトランジスタ(T3,N)のゲート電極とソ
ース電極はそれぞれ、第1のMOSトランジスタ(T1,N)
のゲート電極およびソース電極と同じ電位にあり、 前記第3のMOSコンデンサ(CK,N)は次のように接続さ
れており、すなわち前記第3のMOSコンデンサに蓄積さ
れた電荷が第3のMOSトランジスタ(T3,N)を介して流
れ、これにより前記第3のMOSトランジスタ(T3,N)の
ソース−ドレイン区間の電圧差の値が、第1のMOSトラ
ンジスタ(T1,N)の閾値電圧とこの閾値電圧変位分と
の和に等しいかまたはこの和を下回るように接続されて
いることを特徴とする電圧逓倍回路。 - 【請求項2】前記第3のMOSトランジスタ(T3,N)のソ
ース電極は第1の加算点(X1,N)と、そのゲート電極
は第2の加算点(X2,N)と、そのドレイン電極は第3
の加算点(X3,N)を介して第2のMOSトランジスタ(T
2,N)のソース電極と接続されており、 第3の加算点(X3,N)は第3のコンデンサ(CK,N)を
介して補正信号線路(LK,N)と接続されている請求項
1記載の回路。 - 【請求項3】補正信号線路(LK,N)には一定の動作電
圧電位(VDD)が印加される請求項2記載の回路。 - 【請求項4】補正信号線路(LK,N)は第1のクロック
信号線路(L1,N)と接続されており、第1のクロック
信号(φ)が印加され、 該第1のクロック信号は、第1のコンデンサ(CN)を制
御するクロック信号(Φ)に対して逆相である請求項2
記載の回路。 - 【請求項5】電圧逓倍回路に沿って中間電圧を取り出す
ために、相応する段は第4のMOSトランジスタ(T4,N)
を有しており、 該第4のMOSトランジスタ(T4,N)のソース電極は第1
の加算点(X1,N)と、そのゲート電極は第2の加算点
(X2,N)と接続されており、 第4のMOSトランジスタ(T4,N)のドレイン電極にて中
間電圧が取り出される請求項2から4までのいずれか1
項記載の回路。 - 【請求項6】MOSトランジスタ(T1,N,T2,N,T3,N)はP
チャネル型である請求項1から5までのいずれか1項記
載の回路。 - 【請求項7】MOSトランジスタ(T1,N,T2,N,T3,N)はN
チャネル型である請求項1から5までのいずれか1項記
載の回路。 - 【請求項8】第1および第2のMOSトランジスタ
(T1,N,T2,N)と、第1および第2のコンデンサ(CN,C
B,N)とからそれぞれなる複数の段(HN)を有する電圧
逓倍回路であって、 前記第1のMOSトランジスタ(T1,N)のドレイン電極と
直接接続された第1の加算点(X1,N)が、第1のコン
デンサ(CN)を介して、第1のクロック信号(φ、Φ)
を送出する第1のクロック線路(L1,N)と接続されて
おり、 第1のMOSトランジスタ(T1,N)ゲート電極を第2のMO
Sトランジスタ(T2,N)のドレイン電極と直接接続する
第2の加算点(X2,N)が、第2のコンデンサ(CB,N)
を介して、第2のクロック信号(φB,ΦB)を送出する
第2のクロック線路(L2,N)と接続されており、 隣接する段(HN,HN+1)は、一方の段(HN+1)の第1の
加算点(N1,N+1)を介して、他方の段(HN)の第1
のMOSトランジスタ(T1,N)のドレイン電極と接続され
ている電圧逓倍回路において、 第n番目の段(HN,HN+1)のMOSトランジスタ(T1,N,T
2,N;T1,N+1,T2,N+1)(n≧2)は第1の導電形式
であり、 第2のMOSトランジスタ(T2,N,T2,N+1)のゲート電
極はそれぞれ、所属の第1の加算点(X1,N,X1,N+1)
と接続されており、 前記第2のMOSトランジスタのソース電極はそれぞれ、
所属の第1のMOSトランジスタ(T1,N,T1,N+1)のド
レイン電極と接続されており、 前記n番目の段(HN,HN+1)に前置接続された段
(HN-1)のMOSトランジスタ(T1,N−1,T2,N−1)は
第2の導電形式であり、 前記前置接続された段(HN-1)の第2のMOSトランジス
タ(T2,N−1)のゲート電極は別の前置接続された段
(HN-2)の第1のMOSトランジスタ(T1,N−2)のゲー
ト電極、または入力トランジスタ(TO)のゲート電極と
接続されており、 各段(HN-1)は、第1のMOSトランジスタ(T1,N−1)
を遮断するために第3のMOSトランジスタ(T3,N−1)
と第3のMOSコンデンサ(CK,N−1)とを有し、 当該第3のMOSトランジスタ(T3,N−1)のゲート電極
とソース電極はそれぞれ、第1のMOSトランジスタ(T
1,N−1)のゲート電極およびソース電極と同じ電位に
あり、 前記第3のMOSコンデンサ(CK,N−1)は次のように接
続されており、すなわち前記第3のMOSコンデンサに蓄
積された電荷が第3のMOSトランジスタ(T3,N−1)を
介して、該第3のMOSトランジスタ(T3,N−1)のソー
ス−ドレイン区間の電圧差の値が、第1のMOSトランジ
スタ(T1,N−1)の閾値電圧とこの閾値電圧変位分と
の和に等しいかまたはこの和を下回るまで流れるように
接続されており、 前記前置接続された段(HN-1)の出力側(VHV)は、後
置接続された段(HN)の第1の加算点(X1,N)に接続
されていることを特徴とする電圧逓倍回路。 - 【請求項9】第1の導電型式のトランジスタはnチャネ
ル型であり、第2の導電型式のトランジスタはpチャネ
ル型である請求項8記載の回路。
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DE3909945.8 | 1989-03-25 | ||
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DE3931596.7 | 1989-09-22 | ||
DE3931596A DE3931596A1 (de) | 1989-03-25 | 1989-09-22 | Spannungsvervielfacherschaltung |
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Application Number | Title | Priority Date | Filing Date |
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Families Citing this family (73)
Publication number | Priority date | Publication date | Assignee | Title |
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US5059815A (en) * | 1990-04-05 | 1991-10-22 | Advanced Micro Devices, Inc. | High voltage charge pumps with series capacitors |
DE69226627T2 (de) * | 1992-05-15 | 1998-12-24 | Sgs-Thomson Microelectronics S.R.L., Agrate Brianza, Mailand/Milano | Generator für Signale mit höher Frequenz und nicht-überlappenden Phasen |
US5280420A (en) * | 1992-10-02 | 1994-01-18 | National Semiconductor Corporation | Charge pump which operates on a low voltage power supply |
US5347171A (en) * | 1992-10-15 | 1994-09-13 | United Memories, Inc. | Efficient negative charge pump |
US5412257A (en) * | 1992-10-20 | 1995-05-02 | United Memories, Inc. | High efficiency N-channel charge pump having a primary pump and a non-cascaded secondary pump |
US5335200A (en) * | 1993-01-05 | 1994-08-02 | Texas Instruments Incorporated | High voltage negative charge pump with low voltage CMOS transistors |
US7102422B1 (en) * | 1994-04-20 | 2006-09-05 | Nippon Steel Corporation | Semiconductor booster circuit having cascaded MOS transistors |
KR0149220B1 (ko) * | 1994-12-27 | 1998-12-01 | 김주용 | 챠지 펌프 회로 |
US5606491A (en) * | 1995-06-05 | 1997-02-25 | Analog Devices, Inc. | Multiplying and inverting charge pump |
US5587680A (en) * | 1995-06-30 | 1996-12-24 | Mts Systems Corporation | Pulse generator with charge pump |
US5856918A (en) * | 1995-11-08 | 1999-01-05 | Sony Corporation | Internal power supply circuit |
JP2830807B2 (ja) * | 1995-11-29 | 1998-12-02 | 日本電気株式会社 | 半導体メモリ装置 |
US6218882B1 (en) * | 1995-12-23 | 2001-04-17 | Nec Corporation | Diode circuit for clamping the signals on a transmission line to a predetermined potential |
JP3488587B2 (ja) * | 1997-01-09 | 2004-01-19 | 株式会社東芝 | 昇圧回路及びこれを備えたicカード |
US6768165B1 (en) | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
US6078212A (en) * | 1997-08-18 | 2000-06-20 | Micron Technology, Inc. | VT cancellation in output stage of charge pump |
US5886566A (en) * | 1997-08-21 | 1999-03-23 | Integrated Silicon Solution, Inc. | High voltage charge transfer stage |
DE19748577C1 (de) * | 1997-11-04 | 1999-01-21 | Bosch Gmbh Robert | Ladungspumpe |
KR100268887B1 (ko) * | 1998-06-17 | 2000-10-16 | 김영환 | 차아지 펌프 회로 |
JP3554497B2 (ja) * | 1998-12-08 | 2004-08-18 | シャープ株式会社 | チャージポンプ回路 |
US6320797B1 (en) | 1999-02-24 | 2001-11-20 | Micron Technology, Inc. | Method and circuit for regulating the output voltage from a charge pump circuit, and memory device using same |
US6160723A (en) * | 1999-03-01 | 2000-12-12 | Micron Technology, Inc. | Charge pump circuit including level shifters for threshold voltage cancellation and clock signal boosting, and memory device using same |
US6570435B1 (en) * | 1999-11-18 | 2003-05-27 | Texas Instruments Incorporated | Integrated circuit with current limited charge pump and method |
KR100377698B1 (ko) * | 1999-12-08 | 2003-03-29 | 산요 덴키 가부시키가이샤 | 차지펌프 회로 |
TW494631B (en) * | 2000-01-26 | 2002-07-11 | Sanyo Electric Co | Charge pump circuit |
JP3991568B2 (ja) * | 2000-09-07 | 2007-10-17 | セイコーエプソン株式会社 | 昇圧回路 |
US6275395B1 (en) | 2000-12-21 | 2001-08-14 | Micrel, Incorporated | Accelerated turn-off of MOS transistors by bootstrapping |
US7023259B1 (en) * | 2001-02-26 | 2006-04-04 | Cypress Semiconductor Corp. | High voltage switch with no latch-up hazards |
US6584017B2 (en) | 2001-04-05 | 2003-06-24 | Saifun Semiconductors Ltd. | Method for programming a reference cell |
US6791396B2 (en) * | 2001-10-24 | 2004-09-14 | Saifun Semiconductors Ltd. | Stack element circuit |
US6700818B2 (en) | 2002-01-31 | 2004-03-02 | Saifun Semiconductors Ltd. | Method for operating a memory device |
US6661278B1 (en) | 2002-07-08 | 2003-12-09 | Impinj, Inc. | High voltage charge pump circuit |
US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
US7187237B1 (en) * | 2002-10-08 | 2007-03-06 | Impinj, Inc. | Use of analog-valued floating-gate transistors for parallel and serial signal processing |
WO2004034404A2 (en) * | 2002-10-08 | 2004-04-22 | Impinj, Inc. | Use of analog-valued floating-gate transistors to match the electrical characteristics of interleaved and pipelined |
US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
US7148739B2 (en) * | 2002-12-19 | 2006-12-12 | Saifun Semiconductors Ltd. | Charge pump element with body effect cancellation for early charge pump stages |
US20040151032A1 (en) * | 2003-01-30 | 2004-08-05 | Yan Polansky | High speed and low noise output buffer |
US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
US6885244B2 (en) | 2003-03-24 | 2005-04-26 | Saifun Semiconductors Ltd. | Operational amplifier with fast rise time |
US7142464B2 (en) | 2003-04-29 | 2006-11-28 | Saifun Semiconductors Ltd. | Apparatus and methods for multi-level sensing in a memory array |
US6906966B2 (en) | 2003-06-16 | 2005-06-14 | Saifun Semiconductors Ltd. | Fast discharge for program and verification |
US7123532B2 (en) | 2003-09-16 | 2006-10-17 | Saifun Semiconductors Ltd. | Operating array cells with matched reference cells |
WO2005043733A1 (en) * | 2003-11-03 | 2005-05-12 | Koninklijke Philips Electronics N.V. | Apparatus serving as high voltage charge pump and circuit based thereon |
US7050319B2 (en) * | 2003-12-03 | 2006-05-23 | Micron Technology, Inc. | Memory architecture and method of manufacture and operation thereof |
US8339102B2 (en) * | 2004-02-10 | 2012-12-25 | Spansion Israel Ltd | System and method for regulating loading on an integrated circuit power supply |
US7176728B2 (en) * | 2004-02-10 | 2007-02-13 | Saifun Semiconductors Ltd | High voltage low power driver |
WO2005094178A2 (en) | 2004-04-01 | 2005-10-13 | Saifun Semiconductors Ltd. | Method, circuit and systems for erasing one or more non-volatile memory cells |
US7256438B2 (en) * | 2004-06-08 | 2007-08-14 | Saifun Semiconductors Ltd | MOS capacitor with reduced parasitic capacitance |
US7190212B2 (en) * | 2004-06-08 | 2007-03-13 | Saifun Semiconductors Ltd | Power-up and BGREF circuitry |
US7187595B2 (en) * | 2004-06-08 | 2007-03-06 | Saifun Semiconductors Ltd. | Replenishment for internal voltage |
US7317633B2 (en) | 2004-07-06 | 2008-01-08 | Saifun Semiconductors Ltd | Protection of NROM devices from charge damage |
US7095655B2 (en) | 2004-08-12 | 2006-08-22 | Saifun Semiconductors Ltd. | Dynamic matching of signal path and reference path for sensing |
US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
CN1838328A (zh) | 2005-01-19 | 2006-09-27 | 赛芬半导体有限公司 | 擦除存储器阵列上存储单元的方法 |
US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
US8400841B2 (en) | 2005-06-15 | 2013-03-19 | Spansion Israel Ltd. | Device to program adjacent storage cells of different NROM cells |
US7184313B2 (en) | 2005-06-17 | 2007-02-27 | Saifun Semiconductors Ltd. | Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells |
US7804126B2 (en) | 2005-07-18 | 2010-09-28 | Saifun Semiconductors Ltd. | Dense non-volatile memory array and method of fabrication |
US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
US7221138B2 (en) | 2005-09-27 | 2007-05-22 | Saifun Semiconductors Ltd | Method and apparatus for measuring charge pump output current |
US7233274B1 (en) | 2005-12-20 | 2007-06-19 | Impinj, Inc. | Capacitive level shifting for analog signal processing |
US7352627B2 (en) | 2006-01-03 | 2008-04-01 | Saifon Semiconductors Ltd. | Method, system, and circuit for operating a non-volatile memory array |
US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
US7638835B2 (en) | 2006-02-28 | 2009-12-29 | Saifun Semiconductors Ltd. | Double density NROM with nitride strips (DDNS) |
US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
US7605579B2 (en) | 2006-09-18 | 2009-10-20 | Saifun Semiconductors Ltd. | Measuring and controlling current consumption and output current of charge pumps |
US20080068068A1 (en) * | 2006-09-19 | 2008-03-20 | Sridhar Yadala | Method and system for charge pumps |
US7936023B1 (en) | 2006-09-26 | 2011-05-03 | Cypress Semiconductor Corporation | High voltage diode |
US20110101938A1 (en) * | 2007-11-21 | 2011-05-05 | The Arizona Board Of Regents On Behalf Of The University Of Arizona | Adaptive-gain step-up/down switched-capacitor dc/dc converters |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1593863A (en) * | 1977-03-25 | 1981-07-22 | Plessey Co Ltd | Circuit arrangements |
DE2821418A1 (de) * | 1978-05-16 | 1979-11-22 | Siemens Ag | Taktgesteuerter gleichspannungswandler |
US4208595A (en) * | 1978-10-24 | 1980-06-17 | International Business Machines Corporation | Substrate generator |
US4734599A (en) * | 1985-04-30 | 1988-03-29 | Hughes Aircraft Company | Circuit for multiplying a pump clock voltage |
US4628214A (en) * | 1985-05-22 | 1986-12-09 | Sgs Semiconductor Corporation | Back bias generator |
US4621315A (en) * | 1985-09-03 | 1986-11-04 | Motorola, Inc. | Recirculating MOS charge pump |
JP2501590B2 (ja) * | 1987-07-29 | 1996-05-29 | 沖電気工業株式会社 | 半導体装置の駆動回路 |
-
1989
- 1989-09-22 DE DE3931596A patent/DE3931596A1/de active Granted
-
1990
- 1990-02-07 US US07/476,336 patent/US5029063A/en not_active Expired - Lifetime
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EP0389846B1 (de) | 1994-06-01 |
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