JP2528196B2 - 電圧逓倍回路 - Google Patents
電圧逓倍回路Info
- Publication number
- JP2528196B2 JP2528196B2 JP2073592A JP7359290A JP2528196B2 JP 2528196 B2 JP2528196 B2 JP 2528196B2 JP 2073592 A JP2073592 A JP 2073592A JP 7359290 A JP7359290 A JP 7359290A JP 2528196 B2 JP2528196 B2 JP 2528196B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- stage
- voltage
- transistor
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Manipulation Of Pulses (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、第１および第２のMOSトランジスタと、第
１および第２のコンデンサとからそれぞれなる複数の段
を有する電圧逓倍回路であって、前記第１のMOSトラン
ジスタのソース電極と直接接続された第１の加算点が、
第１のコンデンサを介して、第１のクロック信号を送出
する第１のクロック線路と接続されており、第１のMOS
トランジスタのゲート電極を第２のMOSトランジスタの
ドレイン電極と直接接続する第２の加算点が、第２のコ
ンデンサを介して、第２のクロック信号を送出する第２
のクロック線路と接続されており、 隣接する段は、一方の段の第１の加算点を介して、他
方の段の第１のMOSトランジスタのドレイン電極と接続
されている電圧逓倍回路に関する。
１および第２のコンデンサとからそれぞれなる複数の段
を有する電圧逓倍回路であって、前記第１のMOSトラン
ジスタのソース電極と直接接続された第１の加算点が、
第１のコンデンサを介して、第１のクロック信号を送出
する第１のクロック線路と接続されており、第１のMOS
トランジスタのゲート電極を第２のMOSトランジスタの
ドレイン電極と直接接続する第２の加算点が、第２のコ
ンデンサを介して、第２のクロック信号を送出する第２
のクロック線路と接続されており、 隣接する段は、一方の段の第１の加算点を介して、他
方の段の第１のMOSトランジスタのドレイン電極と接続
されている電圧逓倍回路に関する。
従来の技術 このような回路は刊行物“Electronic Design"、1
8、1983年８月、第189頁〜196頁、特に第３図ａから公
知である。このような回路は、電気的消去可能不揮発性
記憶素子（EEPROM）のプログラミング−および消去電圧
の形成に用いる。この記憶素子には5Vの供給電圧から20
Vのオーダの電圧が印加される。第１図はこのような回
路を示す。回路は複数の電圧逓倍段HNから構成され、こ
こでは３つの段HN-1,HN,HN+1が示されている。この回路
はさらに別の他段を含むことができ、その数は形成すべ
き電圧の高さに依存している。
8、1983年８月、第189頁〜196頁、特に第３図ａから公
知である。このような回路は、電気的消去可能不揮発性
記憶素子（EEPROM）のプログラミング−および消去電圧
の形成に用いる。この記憶素子には5Vの供給電圧から20
Vのオーダの電圧が印加される。第１図はこのような回
路を示す。回路は複数の電圧逓倍段HNから構成され、こ
こでは３つの段HN-1,HN,HN+1が示されている。この回路
はさらに別の他段を含むことができ、その数は形成すべ
き電圧の高さに依存している。
以下この回路を示し、定常状態での回路の作用を説明
する。
する。
全回路はMOS技術で実現され、ここでのMOS−電界効果
トランジスタ（MOS−FET）はｐチャネル型として構成さ
れる。各電圧逓倍段HN-1,HNおよびHN+1は２つのMOS−ト
ランジスタと２つのMOSコンデンサから構成され、それ
らはＴ1,N−１とＴ2,N−１,T1,NとＴ2,N並びにＴ
1,N＋１とＴ2,N＋１ないしCN-1とＣB,N−１,CNとＣB,N
並びにCN+1とＣB,N＋１によつて示されている。これら
の素子の回路接続を段HNについて説明する。第１トラン
ジスタＴ1,Nのソース電極は第１加算点Ｘ1,Nを介して、
第１コンデンサCNの第１接続電極および第２トランジス
タＴ2,Nのソース電極と接続され、さらに付加的に、先
行する段HN-1の第１トランジスタＴ1,N−１のドレイン
電極と接続されている。一方第１トランジスタＴ1,Nの
ドレイン電極は後置接続された段HN+1の第１加算点Ｘ
1,N＋１に接続されている。第１コンデンサCNの第２接
続電極は、第１クロツク信号φを送出する第１クロツク
線路Ｌ1,Nに接続されている。さらに、第２トランジス
タＴ2,Nのドレイン電極を第１トランジスタＴ1,Nのゲー
ト電極と接続する第２加算点Ｘ2,Nは、第２コンデンサ
ＣB,Nを介して第２クロツク信号φＢを送出する第２ク
ロツク線路Ｌ2,Nと接続されている。さらに第２加算点
Ｘ2,Nは、後置された段HN+1の第２トランジスタＴ
2,N＋１のゲート電極に接続されている。
トランジスタ（MOS−FET）はｐチャネル型として構成さ
れる。各電圧逓倍段HN-1,HNおよびHN+1は２つのMOS−ト
ランジスタと２つのMOSコンデンサから構成され、それ
らはＴ1,N−１とＴ2,N−１,T1,NとＴ2,N並びにＴ
1,N＋１とＴ2,N＋１ないしCN-1とＣB,N−１,CNとＣB,N
並びにCN+1とＣB,N＋１によつて示されている。これら
の素子の回路接続を段HNについて説明する。第１トラン
ジスタＴ1,Nのソース電極は第１加算点Ｘ1,Nを介して、
第１コンデンサCNの第１接続電極および第２トランジス
タＴ2,Nのソース電極と接続され、さらに付加的に、先
行する段HN-1の第１トランジスタＴ1,N−１のドレイン
電極と接続されている。一方第１トランジスタＴ1,Nの
ドレイン電極は後置接続された段HN+1の第１加算点Ｘ
1,N＋１に接続されている。第１コンデンサCNの第２接
続電極は、第１クロツク信号φを送出する第１クロツク
線路Ｌ1,Nに接続されている。さらに、第２トランジス
タＴ2,Nのドレイン電極を第１トランジスタＴ1,Nのゲー
ト電極と接続する第２加算点Ｘ2,Nは、第２コンデンサ
ＣB,Nを介して第２クロツク信号φＢを送出する第２ク
ロツク線路Ｌ2,Nと接続されている。さらに第２加算点
Ｘ2,Nは、後置された段HN+1の第２トランジスタＴ
2,N＋１のゲート電極に接続されている。
入力側１は入力トランジスタTOのソース電極と接続さ
れており、一方入力トランジスタTOのドレイン電極は、
第１段HN-1の第１加算点Ｘ1,N−１に接続されている。
このトランジスタTOのゲート電極には線路を介してクロ
ツク信号φが供給される。入力側１には逓倍すべき電
圧、有利には動作電圧VDDが供給される。逓倍された出
力電圧VHVは出力側２から取出される。
れており、一方入力トランジスタTOのドレイン電極は、
第１段HN-1の第１加算点Ｘ1,N−１に接続されている。
このトランジスタTOのゲート電極には線路を介してクロ
ツク信号φが供給される。入力側１には逓倍すべき電
圧、有利には動作電圧VDDが供給される。逓倍された出
力電圧VHVは出力側２から取出される。
順次連続する段HNとHN+1には第１クロツク信号φとΦ
が供給される。これらのクロツク信号は相互に逆相であ
る。同様に、相応する第２クロツク信号φＢとΦＢも逆
相である。第１クロツク信号φないしΦの電圧振幅は通
常、使用される供給電圧、例えば5Vと同じである。一方
第２クロツク信号φＢないしΦＢの供給電圧は数Ｖ、例
えば8.5Vだけ大きい。しかしすべての電圧は負であり、
基準電圧は零Ｖである。
が供給される。これらのクロツク信号は相互に逆相であ
る。同様に、相応する第２クロツク信号φＢとΦＢも逆
相である。第１クロツク信号φないしΦの電圧振幅は通
常、使用される供給電圧、例えば5Vと同じである。一方
第２クロツク信号φＢないしΦＢの供給電圧は数Ｖ、例
えば8.5Vだけ大きい。しかしすべての電圧は負であり、
基準電圧は零Ｖである。
既に上に述べたように、この電圧逓倍回路は、ｐチヤ
ネル電界効果トランジスタを有する集積MOS回路として
構成されている。そのため基板はこの電界効果トランジ
スタのソース電極の電位に接続される。それにより、こ
のトランジスタのソース領域ないしドレイン領域と基体
との間には寄生容量が発生する。この寄生容量は第１図
の回路図ではCPによつて示されている。
ネル電界効果トランジスタを有する集積MOS回路として
構成されている。そのため基板はこの電界効果トランジ
スタのソース電極の電位に接続される。それにより、こ
のトランジスタのソース領域ないしドレイン領域と基体
との間には寄生容量が発生する。この寄生容量は第１図
の回路図ではCPによつて示されている。
電圧の逓倍は次のようにして行われる。すなわち、１
つの段の電荷が次の段へ、第１コンデンサC1,C2,…CN,
…CN+m（ｍ＞０）によつて伝送されて行われる。従つて
これらのコンデンサをポンプコンデンサとも称すること
ができる。段HNのポンプコンデンサCNが、先行する段H
N-1のポンプコンデンサCN-1からその導通している第１
トランジスタＴ1,N−１を介して所定の電荷量を受取る
と考えることができる。その際、ポンプコンデンサCNに
はクロツク信号のハイレベル（Ｖφ＝0V）が、先行する
段HN-1にはクロツク信号Φのローレベルが印加される。
段HNの第１トランジスタＴ1,Nは遮断されなければなら
ない。これはこの段HNの第２トランジスタが導通するこ
とによつて行われる。というのは、この段のゲート−ソ
ース電圧がトランジスタＴ1,N−１のゲート−ソース電
圧に相応するからである。従つて、トランジスタＴ1,N
のゲート−ソース電圧は0Vに相応する。つまりこのトラ
ンジスタは遮断状態にある。段HNの第２コンデンサＣ
R,Nにはこの時点でクロツク信号φＢのハイレベル（Ｖ
φＢ＝0V）が加わり、一方先行する段HN-1の第２コンデ
ンサにはローレベル（ＶΦＢ＝−8.5V）が供給される。
つの段の電荷が次の段へ、第１コンデンサC1,C2,…CN,
…CN+m（ｍ＞０）によつて伝送されて行われる。従つて
これらのコンデンサをポンプコンデンサとも称すること
ができる。段HNのポンプコンデンサCNが、先行する段H
N-1のポンプコンデンサCN-1からその導通している第１
トランジスタＴ1,N−１を介して所定の電荷量を受取る
と考えることができる。その際、ポンプコンデンサCNに
はクロツク信号のハイレベル（Ｖφ＝0V）が、先行する
段HN-1にはクロツク信号Φのローレベルが印加される。
段HNの第１トランジスタＴ1,Nは遮断されなければなら
ない。これはこの段HNの第２トランジスタが導通するこ
とによつて行われる。というのは、この段のゲート−ソ
ース電圧がトランジスタＴ1,N−１のゲート−ソース電
圧に相応するからである。従つて、トランジスタＴ1,N
のゲート−ソース電圧は0Vに相応する。つまりこのトラ
ンジスタは遮断状態にある。段HNの第２コンデンサＣ
R,Nにはこの時点でクロツク信号φＢのハイレベル（Ｖ
φＢ＝0V）が加わり、一方先行する段HN-1の第２コンデ
ンサにはローレベル（ＶΦＢ＝−8.5V）が供給される。
−8.5Vの電圧レベルは電圧２倍化回路により形成され
る。コンデンサCN-1からCNへの充放電過程中に、例えば
段HNの第１加算点Ｘ1,Nには約−5Vの電位が（従つて先
行する段HN-1の第１加算点Ｘ1,N−１にも）、後続の段H
N+1の第１加算点Ｘ1,N＋１には約−15Vが印加される。
る。コンデンサCN-1からCNへの充放電過程中に、例えば
段HNの第１加算点Ｘ1,Nには約−5Vの電位が（従つて先
行する段HN-1の第１加算点Ｘ1,N−１にも）、後続の段H
N+1の第１加算点Ｘ1,N＋１には約−15Vが印加される。
クロツクが次の相へさらに切換わると、段HNの第２コ
ンデンサＣB,Nにはクロツク信号ΦＢのローレベル（Ｖ
ΦＢ＝−8.5V）が印加され、それにより第１トランジス
タＴ1,Nは導通状態に移行する。ポンプコンデンサCNは
同様にクロツク信号φのローベベルを受取り、それによ
り段HNの第１加算点Ｘ1,Nは−5Vから約−10Vへ引下げら
れる。段HNの第２トランジスタＴ2,Nは反対に遮断され
る。というのは、先行する段HN-1の第２加算点Ｘ
2,N−１での電位が、第２コンデンサＣB,N−１に印加さ
れるハイレベルに基づいて上昇し、それにより同時に、
先行する段HN-1の第１トランジスタＴ1,N−１も遮断状
態に移行するからである。従つて、ポンプコンデンサCN
の電荷は次段HN+1のポンプコンデンサCN+1に伝送され
る。すなわち、この次段の第１加算点Ｘ1,N＋１には同
様に約−10Vが印加される。次にクロツクパルスΦはこ
の第１加算点Ｘ1,N＋１での電圧レベルを約−15Vに引下
げ、一方段HNの第１加算点Ｘ1,Nの電圧レベルはこのク
ロツク交番により約−5Vに戻る。２つの段HN+1とHNのト
ランジスタは前の説明と同様に相応して切換わる。
ンデンサＣB,Nにはクロツク信号ΦＢのローレベル（Ｖ
ΦＢ＝−8.5V）が印加され、それにより第１トランジス
タＴ1,Nは導通状態に移行する。ポンプコンデンサCNは
同様にクロツク信号φのローベベルを受取り、それによ
り段HNの第１加算点Ｘ1,Nは−5Vから約−10Vへ引下げら
れる。段HNの第２トランジスタＴ2,Nは反対に遮断され
る。というのは、先行する段HN-1の第２加算点Ｘ
2,N−１での電位が、第２コンデンサＣB,N−１に印加さ
れるハイレベルに基づいて上昇し、それにより同時に、
先行する段HN-1の第１トランジスタＴ1,N−１も遮断状
態に移行するからである。従つて、ポンプコンデンサCN
の電荷は次段HN+1のポンプコンデンサCN+1に伝送され
る。すなわち、この次段の第１加算点Ｘ1,N＋１には同
様に約−10Vが印加される。次にクロツクパルスΦはこ
の第１加算点Ｘ1,N＋１での電圧レベルを約−15Vに引下
げ、一方段HNの第１加算点Ｘ1,Nの電圧レベルはこのク
ロツク交番により約−5Vに戻る。２つの段HN+1とHNのト
ランジスタは前の説明と同様に相応して切換わる。
コンデンサCNからコンデンサCN+1へ電荷輸送が行われ
る際に、段HNの第１トランジスタＴ1,Nでの電圧降下を
可能な限り僅かに保つために、第１加算点Ｘ1,Nと第２
加算点Ｘ2,Nとの間の電圧差ΔＶは、閾値電圧と閾値電
圧変位との和よりも大きくなければならない。閾値電位
変位（シフト）は基板電位作用に基づいて発生する。第
１加算点と第２加算点での電圧レベルの絶対値は段から
段へ次第に大きくなるため、最終段の例えば−20Vの基
板バイアス電圧の際にも、第１トランジスタを介した電
圧降下が十分に小さなものであることを確実にするため
に、電圧差ΔＶは十分に大きくなければならない。5Vの
供給電圧の際には、第２クロツク電圧ＶφＢないしＶ
ΦＢを形状するための集積電圧２倍化回路を使用して、
電圧差ΔＶに対する十分な値が実現される。
る際に、段HNの第１トランジスタＴ1,Nでの電圧降下を
可能な限り僅かに保つために、第１加算点Ｘ1,Nと第２
加算点Ｘ2,Nとの間の電圧差ΔＶは、閾値電圧と閾値電
圧変位との和よりも大きくなければならない。閾値電位
変位（シフト）は基板電位作用に基づいて発生する。第
１加算点と第２加算点での電圧レベルの絶対値は段から
段へ次第に大きくなるため、最終段の例えば−20Vの基
板バイアス電圧の際にも、第１トランジスタを介した電
圧降下が十分に小さなものであることを確実にするため
に、電圧差ΔＶは十分に大きくなければならない。5Vの
供給電圧の際には、第２クロツク電圧ＶφＢないしＶ
ΦＢを形状するための集積電圧２倍化回路を使用して、
電圧差ΔＶに対する十分な値が実現される。
しかし供給電圧が5Vよりも実質的に低いと、例えば2V
であると、適当なコストによつて十分な電圧差ΔＶを形
成することができない。というのは電圧２倍化回路に大
きなポンプ容量が必要となるからである。しかし比較的
に高いクロツク電圧ＶφＢないしＶΦＢを形成するため
に、電圧２倍化回路の代わりに電圧３倍化回路を使用す
るようにしてこの問題を解決することはできない。この
ような解決策には同様に一連の欠点がある。なぜなら、
電圧３倍化回路は実質的により多くの構成部を必要と
し、さらに集積された大きなポンプコンデサが必要とな
るからである。そして、比較的に高い電圧から寄生容量
の不可避の充放電損失によつてクロツク電圧ＶφＢおよ
びＶΦＢを形成することによつて電流消費も高められ
る。
であると、適当なコストによつて十分な電圧差ΔＶを形
成することができない。というのは電圧２倍化回路に大
きなポンプ容量が必要となるからである。しかし比較的
に高いクロツク電圧ＶφＢないしＶΦＢを形成するため
に、電圧２倍化回路の代わりに電圧３倍化回路を使用す
るようにしてこの問題を解決することはできない。この
ような解決策には同様に一連の欠点がある。なぜなら、
電圧３倍化回路は実質的により多くの構成部を必要と
し、さらに集積された大きなポンプコンデサが必要とな
るからである。そして、比較的に高い電圧から寄生容量
の不可避の充放電損失によつてクロツク電圧ＶφＢおよ
びＶΦＢを形成することによつて電流消費も高められ
る。
発明が解決しようとする課題 本発明の課題は、実質的に5V以下の動作電圧で動作
し、エネルギー消費が最小であり、回路コストの高くな
らない、冒頭に述べた形式の電圧逓倍回路を提供するこ
とである。
し、エネルギー消費が最小であり、回路コストの高くな
らない、冒頭に述べた形式の電圧逓倍回路を提供するこ
とである。
課題を解決するための手段 上記課題は本発明により、一方の段の第２のMOSトラ
ンジスタのゲート電極は、他方の段の第１のMOSトラン
ジスタのゲート電極と接続されており、 前記各段は、第１のMOSトランジスタを遮断するため
に第３のMOSトランジスタと第３のMOSコンデンサを有
し、 当該第３のMOSトランジスタのゲート電極とソース電
極はそれぞれ、第１のMOSトランジスタのゲート電極お
よびソース電極と同じ電位にあり、 前記第３のMOSコンデンサは次のように接続されてお
り、すなわち前記第３のMOSコンデンサに蓄積された電
荷が第３のMOSトランジスタを介して流れ、これにより
前記第３のMOSトランジスタのソース−ドレイン区間の
電圧差の値が、第１のMOSトランジスタの閾値電圧とこ
の閾値電圧変位分との和に等しいかまたはこの和を下回
るよう接続されている構成によって解決される。
ンジスタのゲート電極は、他方の段の第１のMOSトラン
ジスタのゲート電極と接続されており、 前記各段は、第１のMOSトランジスタを遮断するため
に第３のMOSトランジスタと第３のMOSコンデンサを有
し、 当該第３のMOSトランジスタのゲート電極とソース電
極はそれぞれ、第１のMOSトランジスタのゲート電極お
よびソース電極と同じ電位にあり、 前記第３のMOSコンデンサは次のように接続されてお
り、すなわち前記第３のMOSコンデンサに蓄積された電
荷が第３のMOSトランジスタを介して流れ、これにより
前記第３のMOSトランジスタのソース−ドレイン区間の
電圧差の値が、第１のMOSトランジスタの閾値電圧とこ
の閾値電圧変位分との和に等しいかまたはこの和を下回
るよう接続されている構成によって解決される。
本発明による電圧逓倍回路では、（第２のトランジス
タT2の導通フェーズ時に）第１のトランジスタのゲート
−ソース区間の電圧差に相当する第３のトランジスタの
ソース−ドレイン区間の電圧差が、第１のトランジスタ
を遮断するために（第１図の場合のように）値ゼロまで
制御されるのではなく、このトランジスタの閾値電圧と
この閾値電圧変位分との和に和しいかまたはこの和を下
回るように調整される。ここで閾値電圧とは、第１のト
ランジスタをスイッチングするのに必要なゲート−ソー
ス区間の電圧差であり、閾値電圧変位分とは基板電位作
用により生じる閾値電圧の変化分を意味する。閾値電圧
は、ドレインとソースの電位が基板と同じであることを
前提とすれば変化しないが、実際には寄生容量のためこ
の前提が満たされることはない。一般的には、ドレイン
ないしソースは基板に対して電位差を有しており、この
電位差の作用（基板電位作用）によって閾値電圧の値は
変化するのである。本発明では、この基板電圧作用によ
る閾値電圧変位分も考慮するのである。
タT2の導通フェーズ時に）第１のトランジスタのゲート
−ソース区間の電圧差に相当する第３のトランジスタの
ソース−ドレイン区間の電圧差が、第１のトランジスタ
を遮断するために（第１図の場合のように）値ゼロまで
制御されるのではなく、このトランジスタの閾値電圧と
この閾値電圧変位分との和に和しいかまたはこの和を下
回るように調整される。ここで閾値電圧とは、第１のト
ランジスタをスイッチングするのに必要なゲート−ソー
ス区間の電圧差であり、閾値電圧変位分とは基板電位作
用により生じる閾値電圧の変化分を意味する。閾値電圧
は、ドレインとソースの電位が基板と同じであることを
前提とすれば変化しないが、実際には寄生容量のためこ
の前提が満たされることはない。一般的には、ドレイン
ないしソースは基板に対して電位差を有しており、この
電位差の作用（基板電位作用）によって閾値電圧の値は
変化するのである。本発明では、この基板電圧作用によ
る閾値電圧変位分も考慮するのである。
それによりクロツク信号φＢないしΦＢに対して僅か
な信号変化幅（量）が必要なだけであり、従つてクロツ
ク信号の形成には電圧２倍化回路で十分である。この電
圧２倍化回路は大きな回路コストおよび大きな集積ポン
プコンデンサを必要としない。
な信号変化幅（量）が必要なだけであり、従つてクロツ
ク信号の形成には電圧２倍化回路で十分である。この電
圧２倍化回路は大きな回路コストおよび大きな集積ポン
プコンデンサを必要としない。
本発明のとくに有利な点は、製造工程によって変動す
る閾値電圧と、基板電位作用によって生じる閾値電圧変
位が補償されることである。
る閾値電圧と、基板電位作用によって生じる閾値電圧変
位が補償されることである。
本発明の有利な実施例では、補正信号線路に一定の動
作電圧電位が印加される。これにより、閾値電圧および
閾値電圧変位の最大達成可能補償量が、各段の第１コン
デンサでの電圧変化幅と同じになる。
作電圧電位が印加される。これにより、閾値電圧および
閾値電圧変位の最大達成可能補償量が、各段の第１コン
デンサでの電圧変化幅と同じになる。
補正信号線路は、本発明の別の実施例のように、第１
クロツク信号線路と接続することもできる。それによ
り、段の第３コンデンサに第１クロツク信号が印加され
る。第１クロツク信号はこの段の第１コンデンサを制御
するクロツク信号に対して逆相である。それにより閾値
電圧と閾値電圧変位の補償を、段の第１コンデンサにお
ける電圧変動の２倍の値に相応する値まで行うことがで
きる。
クロツク信号線路と接続することもできる。それによ
り、段の第３コンデンサに第１クロツク信号が印加され
る。第１クロツク信号はこの段の第１コンデンサを制御
するクロツク信号に対して逆相である。それにより閾値
電圧と閾値電圧変位の補償を、段の第１コンデンサにお
ける電圧変動の２倍の値に相応する値まで行うことがで
きる。
本発明の別の実施例によれば、電圧逓倍回路に沿つて
中間電圧を取出すために、相応の段に第４のMOS−トラ
ンジスタが設けられている。この第4MOS−トランジスタ
のソース電極は第１加算点に、およびそのゲート電極は
第２加算点に接続されており、この第4MOS−トランジス
タのドレイン電極にて中間電圧を取出すことができる。
中間電圧を取出すために、相応の段に第４のMOS−トラ
ンジスタが設けられている。この第4MOS−トランジスタ
のソース電極は第１加算点に、およびそのゲート電極は
第２加算点に接続されており、この第4MOS−トランジス
タのドレイン電極にて中間電圧を取出すことができる。
実施例 電圧逓倍回路の実施例を用い本発明を以下詳細に説明
する。
する。
第２図の電圧逓倍回路において、HN-1,HNおよびHN+1
は第１図の回路の相応の段を示す。個々の段の第１およ
び第２トランジスタ並びに第１および第２コンデンサの
作用は既に第１図の回路の説明の際に述べた。
は第１図の回路の相応の段を示す。個々の段の第１およ
び第２トランジスタ並びに第１および第２コンデンサの
作用は既に第１図の回路の説明の際に述べた。
そこでは、段の第１トランジスタ、例えば段HNのトラ
ンジスタＴ1,Nを遮断するために、トランジスタのゲー
ト−ソース電圧を零にすることを述べた。しかし、この
トランジスタの閾値電圧は、基板電位作用により4Vにま
ですることができるので、この第１トランジスタＴ1,N
を確実に遮断するためには、ゲート−ソース電圧を次の
ような値にすれば十分である。すなわち、閾値電圧と閾
値電圧変位の和に達する値か、または僅かに下回る値に
すれば十分である。そのために各段HN-1,HN,HN+1で付加
的第３トランジスタと付加的第３コンデンサを用いる。
これは第２図にトランジスタＴ3,N−１,T3,N,T3,N＋１
並びにコンデンサＣK,N−１,CK,N,CK,N＋１で示されて
いる。従つて第２図による回路はこの付加的素子を除い
て、第１図の公知回路に相応する。
ンジスタＴ1,Nを遮断するために、トランジスタのゲー
ト−ソース電圧を零にすることを述べた。しかし、この
トランジスタの閾値電圧は、基板電位作用により4Vにま
ですることができるので、この第１トランジスタＴ1,N
を確実に遮断するためには、ゲート−ソース電圧を次の
ような値にすれば十分である。すなわち、閾値電圧と閾
値電圧変位の和に達する値か、または僅かに下回る値に
すれば十分である。そのために各段HN-1,HN,HN+1で付加
的第３トランジスタと付加的第３コンデンサを用いる。
これは第２図にトランジスタＴ3,N−１,T3,N,T3,N＋１
並びにコンデンサＣK,N−１,CK,N,CK,N＋１で示されて
いる。従つて第２図による回路はこの付加的素子を除い
て、第１図の公知回路に相応する。
この付加的素子の回路接続の説明を、第２図の回路の
段HNを例に行う。これによれば、第３トランジスタＴ
3,Nはそのソース−ドレイン区間によつて、第１加算点
Ｘ1,Nを段HNの第２トランジスタＴ2,Nのソース電極に接
続し、一方そのゲート電極は同じ段の第１トランジスタ
Ｔ1,Nのゲート電極に接続されている。段HNにおいて、
新たな第３トランジスタＴ3,Nのドレイン電極と第２ト
ランジスタＴ2,Nのソース電極との間の加算点は第３加
算点であり、Ｘ3,Nにより示してある。第３コンデンサ
ＣK,Nはその第１接続電極により、この第３加算点Ｘ3,N
と接続され、その第２接続電極には補正信号線路ＬK,N
を介して動作電位VDDが印加される。別の２つの段HN-1
とHN+1も相応に構成される。回路に示した３つの段の他
に、電圧逓倍回路はさらに複数の段を含むことができ
る。
段HNを例に行う。これによれば、第３トランジスタＴ
3,Nはそのソース−ドレイン区間によつて、第１加算点
Ｘ1,Nを段HNの第２トランジスタＴ2,Nのソース電極に接
続し、一方そのゲート電極は同じ段の第１トランジスタ
Ｔ1,Nのゲート電極に接続されている。段HNにおいて、
新たな第３トランジスタＴ3,Nのドレイン電極と第２ト
ランジスタＴ2,Nのソース電極との間の加算点は第３加
算点であり、Ｘ3,Nにより示してある。第３コンデンサ
ＣK,Nはその第１接続電極により、この第３加算点Ｘ3,N
と接続され、その第２接続電極には補正信号線路ＬK,N
を介して動作電位VDDが印加される。別の２つの段HN-1
とHN+1も相応に構成される。回路に示した３つの段の他
に、電圧逓倍回路はさらに複数の段を含むことができ
る。
以下本発明の回路の作用を第２図に基づいて説明す
る。ここでクロック信号φのハイレベルは0Vであり、ロ
ーレベルは−2Vである。またクロック信号φＢのハイレ
ベルは0V、ローレベルは−3.5Vである。段HNのコンデン
サCNから段HN+1のコンデンサCN+1へ電荷が輸送される
際、クロック信号φとクロック信号φＢは共にローレベ
ルである。一方このときクロック信号ΦＢはハイレベル
である。このようなクロックフェーズではトランジスタ
Ｔ1,Nはスイッチオンする。したがって、第１の加算点
Ｘ1,Nと第２の加算点Ｘ2,Nとの間の電圧差ΔＶは、この
トランジスタの閾値電圧と基板電位作用による閾値電圧
変位分との和よりも大きい。トランジスタＴ1,Nが導通
しているとき、トランジスタＴ3,Nも導通する。なぜな
ら、この２つのトランジスタに同じゲート−ソース電圧
が印加されるからである。したがって第３の加算点Ｘ
3,Nの電位は第１の加算点Ｘ1,Nの電位と同じである。第
１図の回路の説明の際に仮定したように、段HNの第１の
加算点Ｘ1,Nおよび段HN+1の第１の加算点Ｘ1,N＋１の電
位はここでも約−10Vである。したがってコンデンサＣ
K,Nは約−10Vの電位に充電される。トランジスタＴ2,N
は、コンデンサＣK,Nが充電された時点で遮断する。そ
して第２の加算点Ｘ2,Nには約−12.5Vの電位が印加され
る。
る。ここでクロック信号φのハイレベルは0Vであり、ロ
ーレベルは−2Vである。またクロック信号φＢのハイレ
ベルは0V、ローレベルは−3.5Vである。段HNのコンデン
サCNから段HN+1のコンデンサCN+1へ電荷が輸送される
際、クロック信号φとクロック信号φＢは共にローレベ
ルである。一方このときクロック信号ΦＢはハイレベル
である。このようなクロックフェーズではトランジスタ
Ｔ1,Nはスイッチオンする。したがって、第１の加算点
Ｘ1,Nと第２の加算点Ｘ2,Nとの間の電圧差ΔＶは、この
トランジスタの閾値電圧と基板電位作用による閾値電圧
変位分との和よりも大きい。トランジスタＴ1,Nが導通
しているとき、トランジスタＴ3,Nも導通する。なぜな
ら、この２つのトランジスタに同じゲート−ソース電圧
が印加されるからである。したがって第３の加算点Ｘ
3,Nの電位は第１の加算点Ｘ1,Nの電位と同じである。第
１図の回路の説明の際に仮定したように、段HNの第１の
加算点Ｘ1,Nおよび段HN+1の第１の加算点Ｘ1,N＋１の電
位はここでも約−10Vである。したがってコンデンサＣ
K,Nは約−10Vの電位に充電される。トランジスタＴ2,N
は、コンデンサＣK,Nが充電された時点で遮断する。そ
して第２の加算点Ｘ2,Nには約−12.5Vの電位が印加され
る。
次のクロックフェーズでは、クロック信号φとφＢが
ハイレベルであり、クロック信号Φはローレベルであ
る。このクロックフェーズでは第２のトランジスタＴ
2,Nがスイッチオンに制御される。このクロックフェー
ズに移行する際、コンデンサＣK,Nは第３のトランジス
タＴ3,Nを介して第１の加算点Ｘ1,Nの方向へ放電する。
この放電は、第１の加算点Ｘ1,Nと第３の加算点Ｘ3,Nと
の電位差、すなわち第３のトランジスタのソース−ドレ
イン区間の電圧差が、第１のトランジスタの閾値電圧と
閾値電圧変位分との和に相当するか、またはこれを下回
るようになるまで行われる。なぜなら第３のトランジス
タのソース−ドレイン区間の電圧差が第１のトランジス
タの閾値電圧と閾値電圧変位分との和に相当するかまた
はこれを下回るようになれば、トランジスタＴ3,Nがス
イッチオフに移行し、したがってコンデンサＣK,Nの放
電は停止するからである。このときトランジスタＴ1,N
もスイッチオフに移行する。次に段HN-1のコンデンサC
N-1から段HNのコンデンサCNへ電荷が輸送され、その際
加算点Ｘ1,N−１とＸ1,Nには−8Vの電圧が印加される。
この時点で第２のトランジスタＴ2,Nがスイッチオン
し、第２の加算点Ｘ2,Nおよび第３の加算点Ｘ3,Nには約
−9Vの同じ電位が印加される。この場合、閾値電圧と閾
値電圧変位分との和は約1Vになる。
ハイレベルであり、クロック信号Φはローレベルであ
る。このクロックフェーズでは第２のトランジスタＴ
2,Nがスイッチオンに制御される。このクロックフェー
ズに移行する際、コンデンサＣK,Nは第３のトランジス
タＴ3,Nを介して第１の加算点Ｘ1,Nの方向へ放電する。
この放電は、第１の加算点Ｘ1,Nと第３の加算点Ｘ3,Nと
の電位差、すなわち第３のトランジスタのソース−ドレ
イン区間の電圧差が、第１のトランジスタの閾値電圧と
閾値電圧変位分との和に相当するか、またはこれを下回
るようになるまで行われる。なぜなら第３のトランジス
タのソース−ドレイン区間の電圧差が第１のトランジス
タの閾値電圧と閾値電圧変位分との和に相当するかまた
はこれを下回るようになれば、トランジスタＴ3,Nがス
イッチオフに移行し、したがってコンデンサＣK,Nの放
電は停止するからである。このときトランジスタＴ1,N
もスイッチオフに移行する。次に段HN-1のコンデンサC
N-1から段HNのコンデンサCNへ電荷が輸送され、その際
加算点Ｘ1,N−１とＸ1,Nには−8Vの電圧が印加される。
この時点で第２のトランジスタＴ2,Nがスイッチオン
し、第２の加算点Ｘ2,Nおよび第３の加算点Ｘ3,Nには約
−9Vの同じ電位が印加される。この場合、閾値電圧と閾
値電圧変位分との和は約1Vになる。
コンデンサＣK,Nの放電によってトランジスタＴ1,Nが
スイッチオフに移行する際、このトランジスタのゲート
−ソース電圧はこのトランジスタがちょうどスイッチオ
フされるだけの程度に低減される。これによって製造工
程でのばらつきによる閾値電圧の変動や、基板電位作用
による閾値電圧変位が補償される。しかしそのための回
路コストは非常に小さい。最小の設計仕様では付加的
に、MOSトランジスタＴ3,Nと小容量のコンデンサ（例え
ば0.2pF）ＣK,Nが必要なだけである。
スイッチオフに移行する際、このトランジスタのゲート
−ソース電圧はこのトランジスタがちょうどスイッチオ
フされるだけの程度に低減される。これによって製造工
程でのばらつきによる閾値電圧の変動や、基板電位作用
による閾値電圧変位が補償される。しかしそのための回
路コストは非常に小さい。最小の設計仕様では付加的
に、MOSトランジスタＴ3,Nと小容量のコンデンサ（例え
ば0.2pF）ＣK,Nが必要なだけである。
コンデンサＣK,Nに対するこの値はポンプコンデンサC
Nの値（有利には5PF）に比較して非常に小さいから、欠
点となるような作用が回路機能に及ぶことはない。さら
にクロツク信号φＢに対しては僅かな信号振幅が、トラ
ンジスタＴ1,Nを再導通制御するのに必要なだけであ
る。クロツク信号φＢのレベルが約1Vだけクロツク信号
φのレベルよりも低ければ十分である。第３図は−2Vの
動作電圧VDDの際のクロツク信号φとφＢの電圧レベル
に対する例を示す。その際、クロツク信号φに対するロ
ーレベルは−2Vであり、クロツク信号φＢに対しては−
3.5Vである。この約1.5Vの電圧上昇は大きな回路コスト
なしに集積電圧２倍化回路により実現される。この集積
電圧２倍化回路も大きな集積ポンプコンデンサを必要と
しない。
Nの値（有利には5PF）に比較して非常に小さいから、欠
点となるような作用が回路機能に及ぶことはない。さら
にクロツク信号φＢに対しては僅かな信号振幅が、トラ
ンジスタＴ1,Nを再導通制御するのに必要なだけであ
る。クロツク信号φＢのレベルが約1Vだけクロツク信号
φのレベルよりも低ければ十分である。第３図は−2Vの
動作電圧VDDの際のクロツク信号φとφＢの電圧レベル
に対する例を示す。その際、クロツク信号φに対するロ
ーレベルは−2Vであり、クロツク信号φＢに対しては−
3.5Vである。この約1.5Vの電圧上昇は大きな回路コスト
なしに集積電圧２倍化回路により実現される。この集積
電圧２倍化回路も大きな集積ポンプコンデンサを必要と
しない。
第２図によれば、段HN-1,HN,HN+1の付加的コンデンサ
ＣK,N−１,CK,N,CK,N＋１はそれぞれ補正信号線路Ｌ
K,N−１,LK,N,LK,N＋１と接続されており、補正信号線
路も動作電圧VDDに接続されている。これにより、閾値
電圧と閾値電圧シフトの最大達成可能補償量は、ポンプ
コンデンサCN-1,CN,CN+1での電圧振幅の高さと同じであ
る。例えば閾値電圧と閾値電圧変位（シフト）の和の値
が2Vよりも大きければ、例えば段HNのコンデンサＫK,N
は放電せず、第３加算点Ｘ3,Nは約−10Vの電位に留まる
こととなる。従つてこの場合、付加的コンデンサＣK,N
は充放電されず、そのため電圧逓倍回路はこのコンデン
サＣK,Nによつて付加的に負荷されない。必要な閾値電
圧補償量が、段HNのコンデンサCNでの信号変化幅よりも
小さい場合（従つて例えば1.5V）、コンデンサＣK,Nは
各クロツクサイクルで、差電圧により充放電される。そ
の際これに必要な電荷は段HN-1の先行するポンプコンデ
ンサCN-1から供給される。これにより、電圧損失が小さ
くなり、コンデンサＣK,Nの容量がポンプコンデンサCN
の容量よりも格段に小さいと仮定すれば、この電圧損失
は無視することができる。しかしこのような場合は、回
路が理想特性を有するとき、すなわち、閾値電圧が低
く、基体作用が僅かであるときにのみ発生する。このよ
うな場合は実際上、通常は殆んど生じない。
ＣK,N−１,CK,N,CK,N＋１はそれぞれ補正信号線路Ｌ
K,N−１,LK,N,LK,N＋１と接続されており、補正信号線
路も動作電圧VDDに接続されている。これにより、閾値
電圧と閾値電圧シフトの最大達成可能補償量は、ポンプ
コンデンサCN-1,CN,CN+1での電圧振幅の高さと同じであ
る。例えば閾値電圧と閾値電圧変位（シフト）の和の値
が2Vよりも大きければ、例えば段HNのコンデンサＫK,N
は放電せず、第３加算点Ｘ3,Nは約−10Vの電位に留まる
こととなる。従つてこの場合、付加的コンデンサＣK,N
は充放電されず、そのため電圧逓倍回路はこのコンデン
サＣK,Nによつて付加的に負荷されない。必要な閾値電
圧補償量が、段HNのコンデンサCNでの信号変化幅よりも
小さい場合（従つて例えば1.5V）、コンデンサＣK,Nは
各クロツクサイクルで、差電圧により充放電される。そ
の際これに必要な電荷は段HN-1の先行するポンプコンデ
ンサCN-1から供給される。これにより、電圧損失が小さ
くなり、コンデンサＣK,Nの容量がポンプコンデンサCN
の容量よりも格段に小さいと仮定すれば、この電圧損失
は無視することができる。しかしこのような場合は、回
路が理想特性を有するとき、すなわち、閾値電圧が低
く、基体作用が僅かであるときにのみ発生する。このよ
うな場合は実際上、通常は殆んど生じない。
第２図による閾値電圧と閾値電圧変位の補償が十分で
ない場合、段HNのコンデンサＣK,Nを固定電位ではな
く、加算点Ｘ1,Nに対して逆相の信号によつても制御す
ることができる。例えば段HNのコンデンサCNがクロツク
信号φで制御されるならば、コンデンサＣK,Nは逆相の
クロツク信号Φにより制御されなければならない。この
ようにして、閾値電圧と閾値電圧変位の和の補償が、コ
ンデンサCNでの電圧変化量（幅）の２倍の高さにまで達
することができる。この種の制御は、最大基板電位作用
の発生する出力電圧側近傍の電圧逓倍回路段に対して有
利である。
ない場合、段HNのコンデンサＣK,Nを固定電位ではな
く、加算点Ｘ1,Nに対して逆相の信号によつても制御す
ることができる。例えば段HNのコンデンサCNがクロツク
信号φで制御されるならば、コンデンサＣK,Nは逆相の
クロツク信号Φにより制御されなければならない。この
ようにして、閾値電圧と閾値電圧変位の和の補償が、コ
ンデンサCNでの電圧変化量（幅）の２倍の高さにまで達
することができる。この種の制御は、最大基板電位作用
の発生する出力電圧側近傍の電圧逓倍回路段に対して有
利である。
第２図の電圧逓倍回路が、例えばｐチヤネル形式の導
電型トランジスタから構成される場合、電圧逓倍回路の
最終段の第２トランジスタにおいて、高い出力電圧を形
成すべき場合、ドレイン−基体ダイオードの破壊電圧に
達し得る。例えば約−20Vの出力電圧の場合、電圧逓倍
回路の最終段の第１トランジスタのゲート電極は、電圧
損失を回避するためにさらに3.5〜4V低く引下げられな
ければならない。しかしその際既に上に述べた破壊電圧
を上回り得る。
電型トランジスタから構成される場合、電圧逓倍回路の
最終段の第２トランジスタにおいて、高い出力電圧を形
成すべき場合、ドレイン−基体ダイオードの破壊電圧に
達し得る。例えば約−20Vの出力電圧の場合、電圧逓倍
回路の最終段の第１トランジスタのゲート電極は、電圧
損失を回避するためにさらに3.5〜4V低く引下げられな
ければならない。しかしその際既に上に述べた破壊電圧
を上回り得る。
このような絶縁破壊を回避するために、第２図による
電圧逓倍回路の終りの２つまたは３つの段のトランジス
タは、先行する段がｐチヤネル形のトランジスタを含む
場合、反対の導電型式、すなわちｎチヤネル形のものに
より構成される。第５図はこのような電圧逓倍段を示
す。これによれば第１段HN-1はｐチヤネル形トランジス
タを有し、終りの２つの段HNとHN+1はｎチヤネル形トラ
ンジスタを有する。しかしここでは、これら終りの２つ
の段HNとHN+1は第１段HN-1とその構成において異なつて
いる。これらの段はそれぞれ２つのｎチヤネル形MOSト
ランジスタＴ1,N,T2,NないしＴ1,N＋１,T2,N＋１、並び
にそれぞれ１つの第１および第２コンデンサCN,CB,Nな
いしCN+1,CB,N＋１を有するのみである。これらの構成
素子は第１段HN-1に相応して構成されているが、２つの
終段HN,HN+1の第１トランジスタＴ1,N,T2,Nのソース電
極とドレイン電極が逆になつている。そのため第１トラ
ンジスタＴ1,NないしＴ2,Nのドレイン電極がそれぞれ第
１加算点Ｘ1,NないしＸ2,Nを形成し、段HNの第１トラン
ジスタＴ1,Nのソース電極が、段HN+1の第１トランジス
タＴ1,N＋１のドレイン電極と接続され、該第１トラン
ジスタのソース電極が段HN+1の出力側を形成している。
第１段HN-1と第２段HNとの接続は、第１段HN-1の第１ト
ランジスタＴ1,N−１のドレイン電極と第２段HNの第１
トランジスタＴ1,Nのドレイン電極との接続を介して行
われる。第２、第３段HN,HN+1の第２トランジスタ
Ｔ2,N,T2,N＋１のゲート電極はそれぞれ、これらの段HN
ないしHN+1の第１加算点Ｘ1,NないしＸ1,N＋１と接続さ
れている。一方このトランジスタのドレイン電極はそれ
ぞれ、第２加算点Ｘ2,NないしＸ2,N＋１と、またソース
電極はそれぞれ第１トランジスタＴ1,NないしＴ1,N＋１
のソース電極と接続している。
電圧逓倍回路の終りの２つまたは３つの段のトランジス
タは、先行する段がｐチヤネル形のトランジスタを含む
場合、反対の導電型式、すなわちｎチヤネル形のものに
より構成される。第５図はこのような電圧逓倍段を示
す。これによれば第１段HN-1はｐチヤネル形トランジス
タを有し、終りの２つの段HNとHN+1はｎチヤネル形トラ
ンジスタを有する。しかしここでは、これら終りの２つ
の段HNとHN+1は第１段HN-1とその構成において異なつて
いる。これらの段はそれぞれ２つのｎチヤネル形MOSト
ランジスタＴ1,N,T2,NないしＴ1,N＋１,T2,N＋１、並び
にそれぞれ１つの第１および第２コンデンサCN,CB,Nな
いしCN+1,CB,N＋１を有するのみである。これらの構成
素子は第１段HN-1に相応して構成されているが、２つの
終段HN,HN+1の第１トランジスタＴ1,N,T2,Nのソース電
極とドレイン電極が逆になつている。そのため第１トラ
ンジスタＴ1,NないしＴ2,Nのドレイン電極がそれぞれ第
１加算点Ｘ1,NないしＸ2,Nを形成し、段HNの第１トラン
ジスタＴ1,Nのソース電極が、段HN+1の第１トランジス
タＴ1,N＋１のドレイン電極と接続され、該第１トラン
ジスタのソース電極が段HN+1の出力側を形成している。
第１段HN-1と第２段HNとの接続は、第１段HN-1の第１ト
ランジスタＴ1,N−１のドレイン電極と第２段HNの第１
トランジスタＴ1,Nのドレイン電極との接続を介して行
われる。第２、第３段HN,HN+1の第２トランジスタ
Ｔ2,N,T2,N＋１のゲート電極はそれぞれ、これらの段HN
ないしHN+1の第１加算点Ｘ1,NないしＸ1,N＋１と接続さ
れている。一方このトランジスタのドレイン電極はそれ
ぞれ、第２加算点Ｘ2,NないしＸ2,N＋１と、またソース
電極はそれぞれ第１トランジスタＴ1,NないしＴ1,N＋１
のソース電極と接続している。
以下第５図の回路の作用を説明する。ここでは、クロ
ツク信号φとφＢがローレベル（−2Vないし−3.5V）で
あり、クロツク信号ΦとΦＢがハイレベルであり、電荷
輸送は第１段HN-1のポンプコンデンサCN-1から第２段HN
のポンプコンデンサへ行われるものであり、従つて第１
段HN-1の第１トランジスタＴ1,N−１は導通していると
仮定する。従つて必然的に、第１および第２段HN-1,HN
の第１加算点Ｘ1,N−１,X1,Nには同じ電位、例えば−16
Vが印加される。それに従い、最終段HN+1の第１加算点
Ｘ1,N＋１の電位は−20Vである。これにより第２段HNの
第２トランジスタＴ2,Nは導通する。従つて第２段HNの
第１トランジスタＴ1,Nのゲート−ソース電圧は0Vとな
り、第１トランジスタは遮断する。
ツク信号φとφＢがローレベル（−2Vないし−3.5V）で
あり、クロツク信号ΦとΦＢがハイレベルであり、電荷
輸送は第１段HN-1のポンプコンデンサCN-1から第２段HN
のポンプコンデンサへ行われるものであり、従つて第１
段HN-1の第１トランジスタＴ1,N−１は導通していると
仮定する。従つて必然的に、第１および第２段HN-1,HN
の第１加算点Ｘ1,N−１,X1,Nには同じ電位、例えば−16
Vが印加される。それに従い、最終段HN+1の第１加算点
Ｘ1,N＋１の電位は−20Vである。これにより第２段HNの
第２トランジスタＴ2,Nは導通する。従つて第２段HNの
第１トランジスタＴ1,Nのゲート−ソース電圧は0Vとな
り、第１トランジスタは遮断する。
次のクロツクフエーズに移行する際にクロツク信号φ
とφＢはハイレベルへ、クロツク信号ΦとΦＢはローレ
ベルへ交番する。それにより、第２段HNの第１加算点も
最終段HN+1の第１加算点も共に−18Vの電位に引下げら
れ、従つて第２段HNの第２トランジスタＴ2,Nは遮断状
態へ移行し、同時にクロツク交番により、第２段HNの第
２加算点Ｘ2,Nは−16.5Vの電圧に上昇する。従つて第２
段HNの第１トランジスタＴ1,Nは1.5Vのゲート−ソース
電圧を有し、この電圧により第１トランジスタは導通状
態へ制御される。次いで電荷輸送がポンプコンデンサCN
からポンプコンデンサCN+1へ行われる。その際、最終段
HN+1の第１トランジスタＴ1,N＋１は遮断されている。
なぜなら、この段HN+1の第２トランジスタＴ2,N＋１は
導通しており、従つて0Vのゲート−ソース電圧をこの第
１トランジスタＴ1,N＋１に対して形成するからであ
る。
とφＢはハイレベルへ、クロツク信号ΦとΦＢはローレ
ベルへ交番する。それにより、第２段HNの第１加算点も
最終段HN+1の第１加算点も共に−18Vの電位に引下げら
れ、従つて第２段HNの第２トランジスタＴ2,Nは遮断状
態へ移行し、同時にクロツク交番により、第２段HNの第
２加算点Ｘ2,Nは−16.5Vの電圧に上昇する。従つて第２
段HNの第１トランジスタＴ1,Nは1.5Vのゲート−ソース
電圧を有し、この電圧により第１トランジスタは導通状
態へ制御される。次いで電荷輸送がポンプコンデンサCN
からポンプコンデンサCN+1へ行われる。その際、最終段
HN+1の第１トランジスタＴ1,N＋１は遮断されている。
なぜなら、この段HN+1の第２トランジスタＴ2,N＋１は
導通しており、従つて0Vのゲート−ソース電圧をこの第
１トランジスタＴ1,N＋１に対して形成するからであ
る。
次のクロツクフエーズ後、クロツク信号φとφＢは再
びローレベルとなり、クロツク信号ΦとΦＢは再びハイ
レベルとなる。これにより第２段HNの第１加算点Ｘ1,N
は−16Vの電位に引込まれ、最終段HN+1の電位は−20Vと
なる。この電位は第２段HNのトランジスタＴ2,Nに対し4
Vのゲート−ソース電圧を形成する。それにより第２ト
ランジスタは導通状態に切換わる。これによつて、第１
トランジスタＴ1,Nのソース電極での−20Vの電位が、第
２段HNの第２加算点Ｘ2,Nへ伝送される。それによりこ
の第１トランジスタは0Vのゲート−ソース電圧を有し、
従つて遮断状態へ移行する。一方第１加算点Ｘ1,N＋１
の−20Vの電位は、同じ段の導通している第１トランジ
スタＸ1,N＋１を介して出力側VHVへ、または次の段へ伝
送される。
びローレベルとなり、クロツク信号ΦとΦＢは再びハイ
レベルとなる。これにより第２段HNの第１加算点Ｘ1,N
は−16Vの電位に引込まれ、最終段HN+1の電位は−20Vと
なる。この電位は第２段HNのトランジスタＴ2,Nに対し4
Vのゲート−ソース電圧を形成する。それにより第２ト
ランジスタは導通状態に切換わる。これによつて、第１
トランジスタＴ1,Nのソース電極での−20Vの電位が、第
２段HNの第２加算点Ｘ2,Nへ伝送される。それによりこ
の第１トランジスタは0Vのゲート−ソース電圧を有し、
従つて遮断状態へ移行する。一方第１加算点Ｘ1,N＋１
の−20Vの電位は、同じ段の導通している第１トランジ
スタＸ1,N＋１を介して出力側VHVへ、または次の段へ伝
送される。
電圧逓倍回路に沿つて、出力電圧VHVよりも小さい電
圧を取出すべき場合は第４図のように構成することがで
きる。そこでは第２図の電圧逓倍回路のＮ段のみが図示
されており、この段にて中間電圧が取出されるものであ
る。これは第４トランジスタＴ4,Nにより行われる。こ
の第４トランジスタのソース電極は第１加算点Ｘ1,Nと
接続されており、そのゲート電極は第１トランジスタＴ
1,Nのゲート電極と接続されている。第４トランジスタ
Ｔ4,Nのドレイン電極にて中間電圧が取出し可能であ
る。この第４トランジスタＴ4,Nは、第１トランジスタ
Ｔ1,Nが導通するときに正確に導通する。
圧を取出すべき場合は第４図のように構成することがで
きる。そこでは第２図の電圧逓倍回路のＮ段のみが図示
されており、この段にて中間電圧が取出されるものであ
る。これは第４トランジスタＴ4,Nにより行われる。こ
の第４トランジスタのソース電極は第１加算点Ｘ1,Nと
接続されており、そのゲート電極は第１トランジスタＴ
1,Nのゲート電極と接続されている。第４トランジスタ
Ｔ4,Nのドレイン電極にて中間電圧が取出し可能であ
る。この第４トランジスタＴ4,Nは、第１トランジスタ
Ｔ1,Nが導通するときに正確に導通する。
今まで述べた、本発明の電圧逓倍回路の実施例は有利
には例えば、EEPROMセルを有するチツプに集積化するこ
とができる。
には例えば、EEPROMセルを有するチツプに集積化するこ
とができる。
発明の効果 本発明により、実質的に5V以下の動作電圧で動作し、
エネルギー消費が最小であり、回路コストの廉価な電圧
逓倍回路が得られる。
エネルギー消費が最小であり、回路コストの廉価な電圧
逓倍回路が得られる。
第１図は公知の回路の回路図、第２図及び第５図は本発
明の電圧逓便回路の実施例の回路図、第３図はクロツク
信号φとφＢの線図、第４図は中間電圧を取出すための
回路の実施例の回路図である。
明の電圧逓便回路の実施例の回路図、第３図はクロツク
信号φとφＢの線図、第４図は中間電圧を取出すための
回路の実施例の回路図である。
Claims (9)
- 【請求項１】第１および第２のMOSトランジスタ
（Ｔ1,N,T2,N）と、第１および第２のコンデンサ（CN,C
B,N）とからそれぞれなる複数の段（HN）を有する電圧
逓倍回路であって、 前記第１のMOSトランジスタ（Ｔ1,N）のソース電極と直
接接続された第１の加算点（Ｘ1,N）が、第１のコンデ
ンサ（CN）を介して、第１のクロック信号（φ、Φ）を
送出する第１のクロック線路（Ｌ1,N）と接続されてお
り、 第１のMOSトランジスタ（Ｔ1,N）のゲート電極を第２の
MOSトランジスタ（Ｔ2,N）のドレイン電極と直接接続す
る第２の加算点（Ｘ2,N）が、第２のコンデンサ
（ＣB,N）を介して、第２のクロック信号（φB,ΦＢ）
を送出する第２のクロック線路（Ｌ2,N）と接続されて
おり、 隣接する段（HN,HN+1）は、一方の段（HN+1）の第１の
加算点（Ｘ1,N＋１）を介して、他方の段（HN）の第１
のMOSトランジスタ（Ｔ1,N）のドレイン電極と接続され
ている電圧逓倍回路において、 一方の段（HN+1）の第２のMOSトランジスタ
（Ｔ2,N＋１）のゲート電極は、他方の段（HN）の第１
のMOSトランジスタ（Ｔ1,N）のゲート電極と接続されて
おり、 前記各段（HN）は、第１のMOSトランジスタ（Ｔ1,N）を
遮断するために第３のMOSトランジスタ（Ｔ3,N）と第３
のMOSコンデンサ（ＣK,N）を有し、 当該第３のMOSトランジスタ（Ｔ3,N）のゲート電極とソ
ース電極はそれぞれ、第１のMOSトランジスタ（Ｔ1,N）
のゲート電極およびソース電極と同じ電位にあり、 前記第３のMOSコンデンサ（ＣK,N）は次のように接続さ
れており、すなわち前記第３のMOSコンデンサに蓄積さ
れた電荷が第３のMOSトランジスタ（Ｔ3,N）を介して流
れ、これにより前記第３のMOSトランジスタ（Ｔ3,N）の
ソース−ドレイン区間の電圧差の値が、第１のMOSトラ
ンジスタ（Ｔ1,N）の閾値電圧とこの閾値電圧変位分と
の和に等しいかまたはこの和を下回るように接続されて
いることを特徴とする電圧逓倍回路。 - 【請求項２】前記第３のMOSトランジスタ（Ｔ3,N）のソ
ース電極は第１の加算点（Ｘ1,N）と、そのゲート電極
は第２の加算点（Ｘ2,N）と、そのドレイン電極は第３
の加算点（Ｘ3,N）を介して第２のMOSトランジスタ（Ｔ
2,N）のソース電極と接続されており、 第３の加算点（Ｘ3,N）は第３のコンデンサ（ＣK,N）を
介して補正信号線路（ＬK,N）と接続されている請求項
１記載の回路。 - 【請求項３】補正信号線路（ＬK,N）には一定の動作電
圧電位（VDD）が印加される請求項２記載の回路。 - 【請求項４】補正信号線路（ＬK,N）は第１のクロック
信号線路（Ｌ1,N）と接続されており、第１のクロック
信号（φ）が印加され、 該第１のクロック信号は、第１のコンデンサ（CN）を制
御するクロック信号（Φ）に対して逆相である請求項２
記載の回路。 - 【請求項５】電圧逓倍回路に沿って中間電圧を取り出す
ために、相応する段は第４のMOSトランジスタ（Ｔ4,N）
を有しており、 該第４のMOSトランジスタ（Ｔ4,N）のソース電極は第１
の加算点（Ｘ1,N）と、そのゲート電極は第２の加算点
（Ｘ2,N）と接続されており、 第４のMOSトランジスタ（Ｔ4,N）のドレイン電極にて中
間電圧が取り出される請求項２から４までのいずれか１
項記載の回路。 - 【請求項６】MOSトランジスタ（Ｔ1,N,T2,N,T3,N）はＰ
チャネル型である請求項１から５までのいずれか１項記
載の回路。 - 【請求項７】MOSトランジスタ（Ｔ1,N,T2,N,T3,N）はＮ
チャネル型である請求項１から５までのいずれか１項記
載の回路。 - 【請求項８】第１および第２のMOSトランジスタ
（Ｔ1,N,T2,N）と、第１および第２のコンデンサ（CN,C
B,N）とからそれぞれなる複数の段（HN）を有する電圧
逓倍回路であって、 前記第１のMOSトランジスタ（Ｔ1,N）のドレイン電極と
直接接続された第１の加算点（Ｘ1,N）が、第１のコン
デンサ（CN）を介して、第１のクロック信号（φ、Φ）
を送出する第１のクロック線路（Ｌ1,N）と接続されて
おり、 第１のMOSトランジスタ（Ｔ1,N）ゲート電極を第２のMO
Sトランジスタ（Ｔ2,N）のドレイン電極と直接接続する
第２の加算点（Ｘ2,N）が、第２のコンデンサ（ＣB,N）
を介して、第２のクロック信号（φB,ΦＢ）を送出する
第２のクロック線路（Ｌ2,N）と接続されており、 隣接する段（HN,HN+1）は、一方の段（HN+1）の第１の
加算点（Ｎ1,N＋１）を介して、他方の段（HN）の第１
のMOSトランジスタ（Ｔ1,N）のドレイン電極と接続され
ている電圧逓倍回路において、 第ｎ番目の段（HN,HN+1）のMOSトランジスタ（Ｔ1,N,T
2,N;T1,N＋１,T2,N＋１）（ｎ≧２）は第１の導電形式
であり、 第２のMOSトランジスタ（Ｔ2,N,T2,N＋１）のゲート電
極はそれぞれ、所属の第１の加算点（Ｘ1,N,X1,N＋１）
と接続されており、 前記第２のMOSトランジスタのソース電極はそれぞれ、
所属の第１のMOSトランジスタ（Ｔ1,N,T1,N＋１）のド
レイン電極と接続されており、 前記ｎ番目の段（HN,HN+1）に前置接続された段
（HN-1）のMOSトランジスタ（Ｔ1,N−１,T2,N−１）は
第２の導電形式であり、 前記前置接続された段（HN-1）の第２のMOSトランジス
タ（Ｔ2,N−１）のゲート電極は別の前置接続された段
（HN-2）の第１のMOSトランジスタ（Ｔ1,N−２）のゲー
ト電極、または入力トランジスタ（TO）のゲート電極と
接続されており、 各段（HN-1）は、第１のMOSトランジスタ（Ｔ1,N−１）
を遮断するために第３のMOSトランジスタ（Ｔ3,N−１）
と第３のMOSコンデンサ（ＣK,N−１）とを有し、 当該第３のMOSトランジスタ（Ｔ3,N−１）のゲート電極
とソース電極はそれぞれ、第１のMOSトランジスタ（Ｔ
1,N−１）のゲート電極およびソース電極と同じ電位に
あり、 前記第３のMOSコンデンサ（ＣK,N−１）は次のように接
続されており、すなわち前記第３のMOSコンデンサに蓄
積された電荷が第３のMOSトランジスタ（Ｔ3,N−１）を
介して、該第３のMOSトランジスタ（Ｔ3,N−１）のソー
ス−ドレイン区間の電圧差の値が、第１のMOSトランジ
スタ（Ｔ1,N−１）の閾値電圧とこの閾値電圧変位分と
の和に等しいかまたはこの和を下回るまで流れるように
接続されており、 前記前置接続された段（HN-1）の出力側（VHV）は、後
置接続された段（HN）の第１の加算点（Ｘ1,N）に接続
されていることを特徴とする電圧逓倍回路。 - 【請求項９】第１の導電型式のトランジスタはｎチャネ
ル型であり、第２の導電型式のトランジスタはｐチャネ
ル型である請求項８記載の回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3909945.8 | 1989-03-25 | ||
| DE3909945 | 1989-03-25 | ||
| DE3931596.7 | 1989-09-22 | ||
| DE3931596A DE3931596A1 (de) | 1989-03-25 | 1989-09-22 | Spannungsvervielfacherschaltung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02285959A JPH02285959A (ja) | 1990-11-26 |
| JP2528196B2 true JP2528196B2 (ja) | 1996-08-28 |
Family
ID=25879247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2073592A Expired - Lifetime JP2528196B2 (ja) | 1989-03-25 | 1990-03-26 | 電圧逓倍回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5029063A (ja) |
| EP (1) | EP0389846B1 (ja) |
| JP (1) | JP2528196B2 (ja) |
| KR (1) | KR0133061B1 (ja) |
| DE (2) | DE3931596A1 (ja) |
Families Citing this family (73)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5059815A (en) * | 1990-04-05 | 1991-10-22 | Advanced Micro Devices, Inc. | High voltage charge pumps with series capacitors |
| DE69226627T2 (de) * | 1992-05-15 | 1998-12-24 | Sgs-Thomson Microelectronics S.R.L., Agrate Brianza, Mailand/Milano | Generator für Signale mit höher Frequenz und nicht-überlappenden Phasen |
| US5280420A (en) * | 1992-10-02 | 1994-01-18 | National Semiconductor Corporation | Charge pump which operates on a low voltage power supply |
| US5347171A (en) * | 1992-10-15 | 1994-09-13 | United Memories, Inc. | Efficient negative charge pump |
| US5412257A (en) * | 1992-10-20 | 1995-05-02 | United Memories, Inc. | High efficiency N-channel charge pump having a primary pump and a non-cascaded secondary pump |
| US5335200A (en) * | 1993-01-05 | 1994-08-02 | Texas Instruments Incorporated | High voltage negative charge pump with low voltage CMOS transistors |
| US7102422B1 (en) * | 1994-04-20 | 2006-09-05 | Nippon Steel Corporation | Semiconductor booster circuit having cascaded MOS transistors |
| KR0149220B1 (ko) * | 1994-12-27 | 1998-12-01 | 김주용 | 챠지 펌프 회로 |
| US5606491A (en) * | 1995-06-05 | 1997-02-25 | Analog Devices, Inc. | Multiplying and inverting charge pump |
| US5587680A (en) * | 1995-06-30 | 1996-12-24 | Mts Systems Corporation | Pulse generator with charge pump |
| US5856918A (en) * | 1995-11-08 | 1999-01-05 | Sony Corporation | Internal power supply circuit |
| JP2830807B2 (ja) * | 1995-11-29 | 1998-12-02 | 日本電気株式会社 | 半導体メモリ装置 |
| US6218882B1 (en) * | 1995-12-23 | 2001-04-17 | Nec Corporation | Diode circuit for clamping the signals on a transmission line to a predetermined potential |
| JP3488587B2 (ja) * | 1997-01-09 | 2004-01-19 | 株式会社東芝 | 昇圧回路及びこれを備えたｉｃカード |
| US6768165B1 (en) | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US6078212A (en) * | 1997-08-18 | 2000-06-20 | Micron Technology, Inc. | VT cancellation in output stage of charge pump |
| US5886566A (en) * | 1997-08-21 | 1999-03-23 | Integrated Silicon Solution, Inc. | High voltage charge transfer stage |
| DE19748577C1 (de) * | 1997-11-04 | 1999-01-21 | Bosch Gmbh Robert | Ladungspumpe |
| KR100268887B1 (ko) * | 1998-06-17 | 2000-10-16 | 김영환 | 차아지 펌프 회로 |
| JP3554497B2 (ja) * | 1998-12-08 | 2004-08-18 | シャープ株式会社 | チャージポンプ回路 |
| US6320797B1 (en) | 1999-02-24 | 2001-11-20 | Micron Technology, Inc. | Method and circuit for regulating the output voltage from a charge pump circuit, and memory device using same |
| US6160723A (en) * | 1999-03-01 | 2000-12-12 | Micron Technology, Inc. | Charge pump circuit including level shifters for threshold voltage cancellation and clock signal boosting, and memory device using same |
| US6570435B1 (en) * | 1999-11-18 | 2003-05-27 | Texas Instruments Incorporated | Integrated circuit with current limited charge pump and method |
| KR100377698B1 (ko) * | 1999-12-08 | 2003-03-29 | 산요 덴키 가부시키가이샤 | 차지펌프 회로 |
| TW494631B (en) * | 2000-01-26 | 2002-07-11 | Sanyo Electric Co | Charge pump circuit |
| JP3991568B2 (ja) * | 2000-09-07 | 2007-10-17 | セイコーエプソン株式会社 | 昇圧回路 |
| US6275395B1 (en) | 2000-12-21 | 2001-08-14 | Micrel, Incorporated | Accelerated turn-off of MOS transistors by bootstrapping |
| US7023259B1 (en) * | 2001-02-26 | 2006-04-04 | Cypress Semiconductor Corp. | High voltage switch with no latch-up hazards |
| US6584017B2 (en) | 2001-04-05 | 2003-06-24 | Saifun Semiconductors Ltd. | Method for programming a reference cell |
| US6791396B2 (en) * | 2001-10-24 | 2004-09-14 | Saifun Semiconductors Ltd. | Stack element circuit |
| US6700818B2 (en) | 2002-01-31 | 2004-03-02 | Saifun Semiconductors Ltd. | Method for operating a memory device |
| US6661278B1 (en) | 2002-07-08 | 2003-12-09 | Impinj, Inc. | High voltage charge pump circuit |
| US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US7187237B1 (en) * | 2002-10-08 | 2007-03-06 | Impinj, Inc. | Use of analog-valued floating-gate transistors for parallel and serial signal processing |
| WO2004034404A2 (en) * | 2002-10-08 | 2004-04-22 | Impinj, Inc. | Use of analog-valued floating-gate transistors to match the electrical characteristics of interleaved and pipelined |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| US7148739B2 (en) * | 2002-12-19 | 2006-12-12 | Saifun Semiconductors Ltd. | Charge pump element with body effect cancellation for early charge pump stages |
| US20040151032A1 (en) * | 2003-01-30 | 2004-08-05 | Yan Polansky | High speed and low noise output buffer |
| US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| US6885244B2 (en) | 2003-03-24 | 2005-04-26 | Saifun Semiconductors Ltd. | Operational amplifier with fast rise time |
| US7142464B2 (en) | 2003-04-29 | 2006-11-28 | Saifun Semiconductors Ltd. | Apparatus and methods for multi-level sensing in a memory array |
| US6906966B2 (en) | 2003-06-16 | 2005-06-14 | Saifun Semiconductors Ltd. | Fast discharge for program and verification |
| US7123532B2 (en) | 2003-09-16 | 2006-10-17 | Saifun Semiconductors Ltd. | Operating array cells with matched reference cells |
| WO2005043733A1 (en) * | 2003-11-03 | 2005-05-12 | Koninklijke Philips Electronics N.V. | Apparatus serving as high voltage charge pump and circuit based thereon |
| US7050319B2 (en) * | 2003-12-03 | 2006-05-23 | Micron Technology, Inc. | Memory architecture and method of manufacture and operation thereof |
| US8339102B2 (en) * | 2004-02-10 | 2012-12-25 | Spansion Israel Ltd | System and method for regulating loading on an integrated circuit power supply |
| US7176728B2 (en) * | 2004-02-10 | 2007-02-13 | Saifun Semiconductors Ltd | High voltage low power driver |
| WO2005094178A2 (en) | 2004-04-01 | 2005-10-13 | Saifun Semiconductors Ltd. | Method, circuit and systems for erasing one or more non-volatile memory cells |
| US7256438B2 (en) * | 2004-06-08 | 2007-08-14 | Saifun Semiconductors Ltd | MOS capacitor with reduced parasitic capacitance |
| US7190212B2 (en) * | 2004-06-08 | 2007-03-13 | Saifun Semiconductors Ltd | Power-up and BGREF circuitry |
| US7187595B2 (en) * | 2004-06-08 | 2007-03-06 | Saifun Semiconductors Ltd. | Replenishment for internal voltage |
| US7317633B2 (en) | 2004-07-06 | 2008-01-08 | Saifun Semiconductors Ltd | Protection of NROM devices from charge damage |
| US7095655B2 (en) | 2004-08-12 | 2006-08-22 | Saifun Semiconductors Ltd. | Dynamic matching of signal path and reference path for sensing |
| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| CN1838328A (zh) | 2005-01-19 | 2006-09-27 | 赛芬半导体有限公司 | 擦除存储器阵列上存储单元的方法 |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| US8400841B2 (en) | 2005-06-15 | 2013-03-19 | Spansion Israel Ltd. | Device to program adjacent storage cells of different NROM cells |
| US7184313B2 (en) | 2005-06-17 | 2007-02-27 | Saifun Semiconductors Ltd. | Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells |
| US7804126B2 (en) | 2005-07-18 | 2010-09-28 | Saifun Semiconductors Ltd. | Dense non-volatile memory array and method of fabrication |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| US7221138B2 (en) | 2005-09-27 | 2007-05-22 | Saifun Semiconductors Ltd | Method and apparatus for measuring charge pump output current |
| US7233274B1 (en) | 2005-12-20 | 2007-06-19 | Impinj, Inc. | Capacitive level shifting for analog signal processing |
| US7352627B2 (en) | 2006-01-03 | 2008-04-01 | Saifon Semiconductors Ltd. | Method, system, and circuit for operating a non-volatile memory array |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US7638835B2 (en) | 2006-02-28 | 2009-12-29 | Saifun Semiconductors Ltd. | Double density NROM with nitride strips (DDNS) |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| US7605579B2 (en) | 2006-09-18 | 2009-10-20 | Saifun Semiconductors Ltd. | Measuring and controlling current consumption and output current of charge pumps |
| US20080068068A1 (en) * | 2006-09-19 | 2008-03-20 | Sridhar Yadala | Method and system for charge pumps |
| US7936023B1 (en) | 2006-09-26 | 2011-05-03 | Cypress Semiconductor Corporation | High voltage diode |
| US20110101938A1 (en) * | 2007-11-21 | 2011-05-05 | The Arizona Board Of Regents On Behalf Of The University Of Arizona | Adaptive-gain step-up/down switched-capacitor dc/dc converters |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1593863A (en) * | 1977-03-25 | 1981-07-22 | Plessey Co Ltd | Circuit arrangements |
| DE2821418A1 (de) * | 1978-05-16 | 1979-11-22 | Siemens Ag | Taktgesteuerter gleichspannungswandler |
| US4208595A (en) * | 1978-10-24 | 1980-06-17 | International Business Machines Corporation | Substrate generator |
| US4734599A (en) * | 1985-04-30 | 1988-03-29 | Hughes Aircraft Company | Circuit for multiplying a pump clock voltage |
| US4628214A (en) * | 1985-05-22 | 1986-12-09 | Sgs Semiconductor Corporation | Back bias generator |
| US4621315A (en) * | 1985-09-03 | 1986-11-04 | Motorola, Inc. | Recirculating MOS charge pump |
| JP2501590B2 (ja) * | 1987-07-29 | 1996-05-29 | 沖電気工業株式会社 | 半導体装置の駆動回路 |
-
1989
- 1989-09-22 DE DE3931596A patent/DE3931596A1/de active Granted
-
1990
- 1990-02-07 US US07/476,336 patent/US5029063A/en not_active Expired - Lifetime
- 1990-03-09 DE DE59005864T patent/DE59005864D1/de not_active Expired - Fee Related
- 1990-03-09 EP EP90104501A patent/EP0389846B1/de not_active Expired - Lifetime
- 1990-03-23 KR KR1019900003936A patent/KR0133061B1/ko not_active IP Right Cessation
- 1990-03-26 JP JP2073592A patent/JP2528196B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3931596A1 (de) | 1990-10-04 |
| US5029063A (en) | 1991-07-02 |
| JPH02285959A (ja) | 1990-11-26 |
| EP0389846A3 (de) | 1991-01-23 |
| KR0133061B1 (ko) | 1998-04-20 |
| DE3931596C2 (ja) | 1991-05-02 |
| KR910007223A (ko) | 1991-04-30 |
| DE59005864D1 (de) | 1994-07-07 |
| EP0389846A2 (de) | 1990-10-03 |
| EP0389846B1 (de) | 1994-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2528196B2 (ja) | 電圧逓倍回路 | |
| US4935644A (en) | Charge pump circuit having a boosted output signal | |
| US7102422B1 (en) | Semiconductor booster circuit having cascaded MOS transistors | |
| JP2718375B2 (ja) | チャージポンプ回路 | |
| US7208996B2 (en) | Charge pump circuit | |
| EP0836268B1 (en) | Improved positive charge pump | |
| US7145382B2 (en) | Charge pump circuit suitable for low-voltage process | |
| US5748032A (en) | Charge pumping circuit for generating a high output voltage | |
| US6026002A (en) | Circuit configuration for supplying an electronic load circuit | |
| US7920018B2 (en) | Booster circuit | |
| GB2343067A (en) | A shift register for driving an LCD pixel row | |
| KR900008187B1 (ko) | 전압 체배기 회로 | |
| JPH09198887A (ja) | 高電圧発生回路 | |
| KR0128512B1 (ko) | 승압회로 | |
| US11356018B2 (en) | Charge pump circuit configured for positive and negative voltage generation | |
| JPH083765B2 (ja) | 基板バイアス発生回路 | |
| US5943271A (en) | Semiconductor integrated circuit device | |
| JPH08287687A (ja) | 半導体メモリ用オンチップ電圧倍増器回路 | |
| US6191642B1 (en) | Charge pump circuit | |
| JP3154727B2 (ja) | 電圧増倍のための装置 | |
| US4275437A (en) | Semiconductor circuit for voltage conversion | |
| US11522446B2 (en) | Low input supply and low output impedance charge pump circuit configured for positive and negative voltage generation | |
| JP2001211637A (ja) | チャージポンプ回路 | |
| JPH0430207B2 (ja) | ||
| CN112470383A (zh) | 电荷泵电路装置 |