JP2716274B2 - インサーキット・エミュレータ - Google Patents
インサーキット・エミュレータInfo
- Publication number
- JP2716274B2 JP2716274B2 JP3014130A JP1413091A JP2716274B2 JP 2716274 B2 JP2716274 B2 JP 2716274B2 JP 3014130 A JP3014130 A JP 3014130A JP 1413091 A JP1413091 A JP 1413091A JP 2716274 B2 JP2716274 B2 JP 2716274B2
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- power supply
- emulator
- initialization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Test And Diagnosis Of Digital Computers (AREA)
Description
【0001】
【産業上の利用分野】本発明はインサーキット・エミュ
レータに関し、特に、疑似マイクロコンピュータ(以
下、エミュレータCPUと云う)を備え、開発対象の外
部装置(以下、ターゲットと云う)における、回路およ
びプログラム等の開発支援用として利用されるインサー
キット・エミュレータに関する。
レータに関し、特に、疑似マイクロコンピュータ(以
下、エミュレータCPUと云う)を備え、開発対象の外
部装置(以下、ターゲットと云う)における、回路およ
びプログラム等の開発支援用として利用されるインサー
キット・エミュレータに関する。
【0002】
【従来の技術】従来のインサーキット・エミュレータ
は、その標準的構成例が図3に示されるように、電源端
子54、初期化端子55および信号群端子56に対応し
て、電源異常検出回路11、初期化回路12、制御部1
3、エミュレータCPU14および信号制御回路15を
備えて構成されている。
は、その標準的構成例が図3に示されるように、電源端
子54、初期化端子55および信号群端子56に対応し
て、電源異常検出回路11、初期化回路12、制御部1
3、エミュレータCPU14および信号制御回路15を
備えて構成されている。
【0003】信号群端子56から入力される信号群は、
信号制御回路15を介してエミュレータCPU14にお
いて対応する信号群に接続されており、制御部13は、
制御信号群112と、実行中断状態信号113を信号制
御回路15に送出することにより、プログラムの実行中
断および実行再開の制御作用を含む制御機能を有してい
る。
信号制御回路15を介してエミュレータCPU14にお
いて対応する信号群に接続されており、制御部13は、
制御信号群112と、実行中断状態信号113を信号制
御回路15に送出することにより、プログラムの実行中
断および実行再開の制御作用を含む制御機能を有してい
る。
【0004】電源端子54からは電源電圧信号108が
電源異常検出回路11に入力されており、電源電圧に異
常が生じた場合には、電源異常検出回路11より電源異
常信号110が出力され、制御部13に入力される。ま
た、初期化回路12においては、接続器(以下、プロー
ブと云う)の初期化端子55から入力される初期化信号
109と、制御部13から送られてくる内部初期化信号
111の入力に対応して、その何れかの初期化信号が要
求状態になると、CPU初期化信号114が出力されて
エミュレータCPU14に送出される。なお、実行中断
中にプローブからの初期化信号109が、不用意に入力
されるような事態においては、制御部13より出力され
る実行中断状態信号113を介して、CPU初期化信号
114が、エミュレータCPU14に送られないように
制御される。
電源異常検出回路11に入力されており、電源電圧に異
常が生じた場合には、電源異常検出回路11より電源異
常信号110が出力され、制御部13に入力される。ま
た、初期化回路12においては、接続器(以下、プロー
ブと云う)の初期化端子55から入力される初期化信号
109と、制御部13から送られてくる内部初期化信号
111の入力に対応して、その何れかの初期化信号が要
求状態になると、CPU初期化信号114が出力されて
エミュレータCPU14に送出される。なお、実行中断
中にプローブからの初期化信号109が、不用意に入力
されるような事態においては、制御部13より出力され
る実行中断状態信号113を介して、CPU初期化信号
114が、エミュレータCPU14に送られないように
制御される。
【0005】即ち、従来のインサーキット・エミュレー
タにおいては、図3に示される構成により、制御部13
において電源異常信号110が検出され異常状態となっ
た場合には、通常の制御作用は行わずに、操作者に通知
する等の簡易処理により、電源異常に対処しているのが
実情である。
タにおいては、図3に示される構成により、制御部13
において電源異常信号110が検出され異常状態となっ
た場合には、通常の制御作用は行わずに、操作者に通知
する等の簡易処理により、電源異常に対処しているのが
実情である。
【0006】
【発明が解決しようとする課題】上述した従来のインサ
ーキット・エミュレータにおいては、プログラムの実行
中においては、電源異常が発生しても、ターゲットにお
ける回路の電源が遮断した状態と同じ状態であるものと
考えられ、電源を再投入することにより、ターゲットか
らの初期化信号により、マイクロコンピュータ自身が再
起動するので問題は生じない。しかしながら、プログラ
ムの実行中断中の場合に電源異常が発生すると、その他
の外部からの全ての信号が異常になるものと考えられ、
エミュレータCPUが暴走する可能性が高くなる。しか
し、この状態においては、エミュレータCPUは、実行
中断中の内部処理用プログラムを実行している最中であ
るため、インサーキット・エミュレータ自体に対する制
御が全く不能なるという欠点がある。
ーキット・エミュレータにおいては、プログラムの実行
中においては、電源異常が発生しても、ターゲットにお
ける回路の電源が遮断した状態と同じ状態であるものと
考えられ、電源を再投入することにより、ターゲットか
らの初期化信号により、マイクロコンピュータ自身が再
起動するので問題は生じない。しかしながら、プログラ
ムの実行中断中の場合に電源異常が発生すると、その他
の外部からの全ての信号が異常になるものと考えられ、
エミュレータCPUが暴走する可能性が高くなる。しか
し、この状態においては、エミュレータCPUは、実行
中断中の内部処理用プログラムを実行している最中であ
るため、インサーキット・エミュレータ自体に対する制
御が全く不能なるという欠点がある。
【0007】
【課題を解決するための手段】本発明のインサーキット
・エミュレータは、内部に、対象とするマイクロコンピ
ュータLSIの疑似的実行を行う疑似マイクロコンピュ
ータを備え、プログラムの実行中断および実行再開の機
能を有するとともに、前記マイクロコンピュータLSI
の端子形状と同一の形状の接続器を開発対象の外部装置
に挿入することにより、前記外部装置の回路およびプロ
グラムの開発を支援する形式のインサーキット・エミュ
レータにおいて、前記マイクロコンピュータLSIの電
源端子に相当する前記接続器の端子における信号の電圧
値の異常を検出して、異常信号を出力する電源異常検出
回路と、前記電源異常検出回路から出力される異常信
号、ならびにプログラムの実行中断中を示す信号が、共
に有効な時点において、前記疑似マイクロコンピュータ
の初期化を強制する初期化回路と、を備えて構成され
る。
・エミュレータは、内部に、対象とするマイクロコンピ
ュータLSIの疑似的実行を行う疑似マイクロコンピュ
ータを備え、プログラムの実行中断および実行再開の機
能を有するとともに、前記マイクロコンピュータLSI
の端子形状と同一の形状の接続器を開発対象の外部装置
に挿入することにより、前記外部装置の回路およびプロ
グラムの開発を支援する形式のインサーキット・エミュ
レータにおいて、前記マイクロコンピュータLSIの電
源端子に相当する前記接続器の端子における信号の電圧
値の異常を検出して、異常信号を出力する電源異常検出
回路と、前記電源異常検出回路から出力される異常信
号、ならびにプログラムの実行中断中を示す信号が、共
に有効な時点において、前記疑似マイクロコンピュータ
の初期化を強制する初期化回路と、を備えて構成され
る。
【0008】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0009】図1は本発明の一実施例の構成を示すブロ
ック図である。図1に示されるように、本実施例は、電
源端子51、初期化端子52および信号群端子53に対
応して、電源異常検出回路1と、初期化回路2と、制御
部3と、エミュレータCPU4と、信号制御回路5とを
備えて構成される。また、図2に示されるのは、初期化
回路2の内部構成を示す論理回路図である。
ック図である。図1に示されるように、本実施例は、電
源端子51、初期化端子52および信号群端子53に対
応して、電源異常検出回路1と、初期化回路2と、制御
部3と、エミュレータCPU4と、信号制御回路5とを
備えて構成される。また、図2に示されるのは、初期化
回路2の内部構成を示す論理回路図である。
【0010】図1により明らかなように、本実施例にお
いては、前述の従来例の場合と異なり、電源異常検出回
路1から出力される電源異常信号103が、初期化回路
2に入力されている。本発明の特徴とするところは、こ
の点にあり、このことにかかわる以外の動作について
は、大要において従来例の場合と同様である。
いては、前述の従来例の場合と異なり、電源異常検出回
路1から出力される電源異常信号103が、初期化回路
2に入力されている。本発明の特徴とするところは、こ
の点にあり、このことにかかわる以外の動作について
は、大要において従来例の場合と同様である。
【0011】図1において、プログラム実行中の動作に
ついては、従来例の場合と同様である。また、プログラ
ムの実行中断中においても、電源端子51から入力され
る電源電圧信号101が正常な状態においては、従来例
の場合と同様な動作をする。しかしながら、プログラム
の実行中断中において、電源端子51から入力される電
源電圧信号101として電源異常を示す信号が供給され
た場合には、電源異常検出回路1から電源異常信号10
3が出力されて、制御部3および初期化回路2に入力さ
れる。初期化回路2においては、制御部3より実行中断
状態信号106が入力されている限り、前記電源異常信
号103が入力された場合には、CPU初期化信号10
7をエミュレータCPU4に供給する。このことによ
り、電源端子51から入力される電源電圧信号101に
より、ターゲットにおける電源が異常状態であることを
予想される場合には、電源異常検出回路1より出力され
る電源異常信号103と初期化回路2を介して、エミュ
レータCPU4を強制的に初期化させることにより、イ
ンサーキット・エミュレータの暴走を防止することがで
きる。
ついては、従来例の場合と同様である。また、プログラ
ムの実行中断中においても、電源端子51から入力され
る電源電圧信号101が正常な状態においては、従来例
の場合と同様な動作をする。しかしながら、プログラム
の実行中断中において、電源端子51から入力される電
源電圧信号101として電源異常を示す信号が供給され
た場合には、電源異常検出回路1から電源異常信号10
3が出力されて、制御部3および初期化回路2に入力さ
れる。初期化回路2においては、制御部3より実行中断
状態信号106が入力されている限り、前記電源異常信
号103が入力された場合には、CPU初期化信号10
7をエミュレータCPU4に供給する。このことによ
り、電源端子51から入力される電源電圧信号101に
より、ターゲットにおける電源が異常状態であることを
予想される場合には、電源異常検出回路1より出力され
る電源異常信号103と初期化回路2を介して、エミュ
レータCPU4を強制的に初期化させることにより、イ
ンサーキット・エミュレータの暴走を防止することがで
きる。
【0012】図2は、前述のように、初期化回路2の内
部構成を示す論理回路図であるが、AND回路6は、実
行中断状態信号106を介して、プログラムの実行中断
中においてのみ電源異常信号103を有効にするための
ゲート機能を有しており、その出力信号は遅延回路7に
入力される。この遅延回路7は、電源異常信号103が
正常に戻った後に、エミュレータCPU4を初期化する
ために必要な時間を確保するためのものである。反転回
路8とAND回路9は、プローブよりの初期化端子52
から入力される初期化信号102を、インサーキット・
エミュレータがプログラムの実行中においてのみ有効に
させるための論理構成である。OR回路10は、遅延回
路7から出力される初期化要求信号と、AND回路9か
ら出力される初期化要求信号との論理和をとり、CPU
初期化信号107を出力する。このCPU初期化信号1
07がエミュレータCPU4に入力されて、電源異常時
において、エミュレータCPU4の暴走を防止すること
は既に説明したとうりである。
部構成を示す論理回路図であるが、AND回路6は、実
行中断状態信号106を介して、プログラムの実行中断
中においてのみ電源異常信号103を有効にするための
ゲート機能を有しており、その出力信号は遅延回路7に
入力される。この遅延回路7は、電源異常信号103が
正常に戻った後に、エミュレータCPU4を初期化する
ために必要な時間を確保するためのものである。反転回
路8とAND回路9は、プローブよりの初期化端子52
から入力される初期化信号102を、インサーキット・
エミュレータがプログラムの実行中においてのみ有効に
させるための論理構成である。OR回路10は、遅延回
路7から出力される初期化要求信号と、AND回路9か
ら出力される初期化要求信号との論理和をとり、CPU
初期化信号107を出力する。このCPU初期化信号1
07がエミュレータCPU4に入力されて、電源異常時
において、エミュレータCPU4の暴走を防止すること
は既に説明したとうりである。
【0013】
【発明の効果】以上説明したように、本発明は、インサ
ーキット・エミュレータにおいて、プログラムの実行中
断中にターゲットに電源異常が発生した場合、当該電源
異常を検出してエミュレータCPUを強制的に初期化さ
せることにより、エミュレータCPUの暴走を未然に防
止することができるという効果がある。
ーキット・エミュレータにおいて、プログラムの実行中
断中にターゲットに電源異常が発生した場合、当該電源
異常を検出してエミュレータCPUを強制的に初期化さ
せることにより、エミュレータCPUの暴走を未然に防
止することができるという効果がある。
【図1】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図2】本実施例における初期化回路の構成を示す論理
回路図である。
回路図である。
【図3】従来例の構成を示すブロック図である。
1,11 電源異常検出回路 2,12 初期化回路 3,13 制御部 4,14 エミュレータCPU 5,15 信号制御回路 6,9 AND回路 7 遅延回路 8 反転回路 10 OR回路
Claims (1)
- 【請求項1】 内部に、対象とするマイクロコンピュー
タLSIの疑似的実行を行う疑似マイクロコンピュータ
を備え、プログラムの実行中断および実行再開の機能を
有するとともに、前記マイクロコンピュータLSIの端
子形状と同一の形状の接続器を開発対象の外部装置に挿
入することにより、前記外部装置の回路およびプログラ
ムの開発を支援する形式のインサーキット・エミュレー
タにおいて、 前記マイクロコンピュータLSIの電源端子に相当する
前記接続器の端子における信号の電圧値の異常を検出し
て、異常信号を出力する電源異常検出回路と、 前記電源異常検出回路から出力される異常信号、ならび
にプログラムの実行中断中を示す信号が、共に有効な時
点において、前記疑似マイクロコンピュータの初期化を
強制する初期化回路と、 を備えることを特徴とするインサーキット・エミュレー
タ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3014130A JP2716274B2 (ja) | 1991-02-05 | 1991-02-05 | インサーキット・エミュレータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3014130A JP2716274B2 (ja) | 1991-02-05 | 1991-02-05 | インサーキット・エミュレータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0644096A JPH0644096A (ja) | 1994-02-18 |
JP2716274B2 true JP2716274B2 (ja) | 1998-02-18 |
Family
ID=11852554
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3014130A Expired - Fee Related JP2716274B2 (ja) | 1991-02-05 | 1991-02-05 | インサーキット・エミュレータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2716274B2 (ja) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60173639A (ja) * | 1984-02-20 | 1985-09-07 | Oki Electric Ind Co Ltd | インタ−フエ−ス回路 |
JPS62106524A (ja) * | 1985-11-01 | 1987-05-18 | Clarion Co Ltd | 車載用の機器のマイクロコンピユ−タリセツト回路 |
-
1991
- 1991-02-05 JP JP3014130A patent/JP2716274B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0644096A (ja) | 1994-02-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971007 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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S111 | Request for change of ownership or part of ownership |
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