JP3006584B2 - 薄膜トランジスタアレイ - Google Patents
薄膜トランジスタアレイInfo
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136204—Arrangements to prevent high voltage or static electricity failures
-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
アレイに関する。
アレイに関する。
【０００２】
【従来の技術】本発明の属する薄膜トランジスタアレイ
では、ＴＦＴ（薄膜トランジスタ）工程中の帯電や成膜
装置中等での異常放電等に起因する配線や絶縁膜の破壊
等の静電破壊、ＴＦＴの特性異常等を低減することが重
要な課題の一つとなっている。
では、ＴＦＴ（薄膜トランジスタ）工程中の帯電や成膜
装置中等での異常放電等に起因する配線や絶縁膜の破壊
等の静電破壊、ＴＦＴの特性異常等を低減することが重
要な課題の一つとなっている。
【０００３】従来は、この目的のために、薄膜トランジ
スタアレイを構成する全てのゲート線及び信号線を同電
位にすることにより、全てのゲート線及び信号線を低抵
抗で共通線に接続し、静電破壊の発生を低減するという
手法が採用されていた。
スタアレイを構成する全てのゲート線及び信号線を同電
位にすることにより、全てのゲート線及び信号線を低抵
抗で共通線に接続し、静電破壊の発生を低減するという
手法が採用されていた。
【０００４】しかしながらこの手法では、全てのゲート
線及び信号線が同電位となっているため、ＴＦＴ工程完
了時の欠陥検出検査が行えない、という問題があった。
線及び信号線が同電位となっているため、ＴＦＴ工程完
了時の欠陥検出検査が行えない、という問題があった。
【０００５】すなわち、欠陥検出検査においては、ま
ず、所定の電圧を順次ゲート配線及び信号線に印加し、
表示用ＴＦＴをオンにして画素電極に電荷を蓄積する。
次に、再び所定の電圧を印加し、表示用ＴＦＴをオフに
して、一定時間画素電極に蓄積された電荷を保持し、そ
の後、再度所定の電圧を印加し、表示用ＴＦＴをオンに
して画素電極に蓄積された電荷を信号線にリークさせ、
その電荷の量を測定することにより表示用ＴＦＴの欠陥
や配線の断線やショートを検出する。
ず、所定の電圧を順次ゲート配線及び信号線に印加し、
表示用ＴＦＴをオンにして画素電極に電荷を蓄積する。
次に、再び所定の電圧を印加し、表示用ＴＦＴをオフに
して、一定時間画素電極に蓄積された電荷を保持し、そ
の後、再度所定の電圧を印加し、表示用ＴＦＴをオンに
して画素電極に蓄積された電荷を信号線にリークさせ、
その電荷の量を測定することにより表示用ＴＦＴの欠陥
や配線の断線やショートを検出する。
【０００６】ところが、この欠陥検出検査で順次所定の
ゲート線や信号線に数Ｖから数十Ｖの所定の電圧を印加
する際に、全てのゲート線及び信号線が低抵抗で共通線
に接続されていると、ゲート線間や信号線間で電流がリ
ークするため、十分な精度で検査を行うことができなく
なるという問題があった。このため、不良の表示用ＴＦ
Ｔを含んだ薄膜トランジスタアレイが次工程に流出する
などし、不良の低減を図ることができなかった。
ゲート線や信号線に数Ｖから数十Ｖの所定の電圧を印加
する際に、全てのゲート線及び信号線が低抵抗で共通線
に接続されていると、ゲート線間や信号線間で電流がリ
ークするため、十分な精度で検査を行うことができなく
なるという問題があった。このため、不良の表示用ＴＦ
Ｔを含んだ薄膜トランジスタアレイが次工程に流出する
などし、不良の低減を図ることができなかった。
【０００７】この問題に対して、特開平３−２９６７２
５号公報等には、ゲート配線及び信号線と、ゲート配線
側共通線及び信号線側共通線の間に一対のＴＦＴからな
る非線形素子を形成するという技術が開示されている。
５号公報等には、ゲート配線及び信号線と、ゲート配線
側共通線及び信号線側共通線の間に一対のＴＦＴからな
る非線形素子を形成するという技術が開示されている。
【０００８】この技術は、ゲート配線及び信号線とゲー
ト線側共通線及び信号線側共通線の間に非線形素子を形
成することで、ＴＦＴ工程完了後の工程において、帯電
等によりある特定のゲート配線または信号線に大きな電
圧が印加された場合には、非線形素子を介して電流をゲ
ート線側共通線または信号線側共通線へ逃がすことがで
きるとともに、ＴＦＴ工程完了時の表示用ＴＦＴの欠陥
検出検査時に数Ｖから数十Ｖの比較的低い電圧を印加す
る場合には、非線形素子が１ＧΩ以上の抵抗となるた
め、ゲート配線間や信号線間で電流がリークすることが
無いため比較的精度よく欠陥検出検査を行うことができ
る。従って、その検査結果に応じて欠陥の修正や欠陥が
ある薄膜トランジスタアレイの次工程への流出を防ぐこ
とができるというメリットがある。
ト線側共通線及び信号線側共通線の間に非線形素子を形
成することで、ＴＦＴ工程完了後の工程において、帯電
等によりある特定のゲート配線または信号線に大きな電
圧が印加された場合には、非線形素子を介して電流をゲ
ート線側共通線または信号線側共通線へ逃がすことがで
きるとともに、ＴＦＴ工程完了時の表示用ＴＦＴの欠陥
検出検査時に数Ｖから数十Ｖの比較的低い電圧を印加す
る場合には、非線形素子が１ＧΩ以上の抵抗となるた
め、ゲート配線間や信号線間で電流がリークすることが
無いため比較的精度よく欠陥検出検査を行うことができ
る。従って、その検査結果に応じて欠陥の修正や欠陥が
ある薄膜トランジスタアレイの次工程への流出を防ぐこ
とができるというメリットがある。
【０００９】
【発明が解決しようとする課題】しかしながらこの方法
では、逆にＴＦＴ工程の途中において、静電気等に起因
して、新たに、ゲート配線側共通線とゲート配線間で突
発電流等が生じ、突発電流が生じたゲート配線の破壊や
突発電流により融解したゲート配線や共通線を形成する
導電膜によるゲート配線と共通線のショート、また突発
電流の生じた配線に接続されている表示用ＴＦＴでの絶
縁膜の破壊や特性異常等の問題が生じている。
では、逆にＴＦＴ工程の途中において、静電気等に起因
して、新たに、ゲート配線側共通線とゲート配線間で突
発電流等が生じ、突発電流が生じたゲート配線の破壊や
突発電流により融解したゲート配線や共通線を形成する
導電膜によるゲート配線と共通線のショート、また突発
電流の生じた配線に接続されている表示用ＴＦＴでの絶
縁膜の破壊や特性異常等の問題が生じている。
【００１０】この問題を図面を用いて説明する。図１５
は、ゲート配線とゲート配線側共通線の間に形成された
非線形素子近傍を示す平面図であり、図１６は、図１５
のＥ−Ｅ′線に沿った断面図であり、図１８は、図１５
で示す範囲で半導体膜の形成まで完了した状態を示す平
面図である。
は、ゲート配線とゲート配線側共通線の間に形成された
非線形素子近傍を示す平面図であり、図１６は、図１５
のＥ−Ｅ′線に沿った断面図であり、図１８は、図１５
で示す範囲で半導体膜の形成まで完了した状態を示す平
面図である。
【００１１】すなわち、図１８に示すように、ゲート配
線側共通線５６とゲート配線１３は、それぞれと一体に
形成された非線形素子５１のゲート電極部分５０及び４
９の領域で数μｍから数十μｍと近接しているため、Ｔ
ＦＴ工程が完了する以前の途中工程において、ある特定
のゲート配線１３に帯電や異常放電等により高い電圧が
印加され、ゲート配線側共通線５６とゲート配線１２間
の電位差が大きくなると、しばしば共通線とゲート配線
間の耐圧を超える状態が生じ、その結果、非線形素子５
１のゲート電極４９と５０の間で突発電流が生じる。
線側共通線５６とゲート配線１３は、それぞれと一体に
形成された非線形素子５１のゲート電極部分５０及び４
９の領域で数μｍから数十μｍと近接しているため、Ｔ
ＦＴ工程が完了する以前の途中工程において、ある特定
のゲート配線１３に帯電や異常放電等により高い電圧が
印加され、ゲート配線側共通線５６とゲート配線１２間
の電位差が大きくなると、しばしば共通線とゲート配線
間の耐圧を超える状態が生じ、その結果、非線形素子５
１のゲート電極４９と５０の間で突発電流が生じる。
【００１２】特に、帯電や異常放電などの不具合は、Ｃ
ＶＤ法による成膜工程やドライエッチング工程など、比
較的長い時間プラズマにさらされる工程で発生すること
が多いため、ゲート絶縁膜や半導体膜の成膜やドライエ
ッチング工程など、ＴＦＴ工程が完了する前の途中工程
で発生する静電破壊を低減できない。
ＶＤ法による成膜工程やドライエッチング工程など、比
較的長い時間プラズマにさらされる工程で発生すること
が多いため、ゲート絶縁膜や半導体膜の成膜やドライエ
ッチング工程など、ＴＦＴ工程が完了する前の途中工程
で発生する静電破壊を低減できない。
【００１３】また、ゲート配線側共通線５６は、表示用
ＴＦＴが配列された部分の外側、すなわち絶縁基板の端
部に形成されるため、ゲート配線側共通線５６には、Ｔ
ＦＴ工程中で使用される様々な装置等との接触や装置か
らの放電が生じやすい。
ＴＦＴが配列された部分の外側、すなわち絶縁基板の端
部に形成されるため、ゲート配線側共通線５６には、Ｔ
ＦＴ工程中で使用される様々な装置等との接触や装置か
らの放電が生じやすい。
【００１４】さらに、ゲート配線側共通線５６とゲート
配線１３は、互いに直交する関係で延在されているた
め、ゲート配線側共通線５６は、数百本から千本以上の
全てのゲート配線１３と近接しており、帯電や異常放電
等が原因で特定のゲート配線と共通線間の電位差が両者
の耐圧を超えて突発電流を生じた場合には、共通線でも
急激な電位の変化を生じるため、共通線と近接して存在
している数百本から千本以上のゲート配線のうち、共通
線との間で比較的耐圧が低い部分でも同様に突発電流が
生じ、静電破壊が多くなるという問題がある。
配線１３は、互いに直交する関係で延在されているた
め、ゲート配線側共通線５６は、数百本から千本以上の
全てのゲート配線１３と近接しており、帯電や異常放電
等が原因で特定のゲート配線と共通線間の電位差が両者
の耐圧を超えて突発電流を生じた場合には、共通線でも
急激な電位の変化を生じるため、共通線と近接して存在
している数百本から千本以上のゲート配線のうち、共通
線との間で比較的耐圧が低い部分でも同様に突発電流が
生じ、静電破壊が多くなるという問題がある。
【００１５】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、帯電や異常放電等に起
因したゲート配線とゲート配線側共通線間での放電を低
減し、それにより静電不良の少ない薄膜トランジスタア
レイを提供することにある。
のであって、その主たる目的は、帯電や異常放電等に起
因したゲート配線とゲート配線側共通線間での放電を低
減し、それにより静電不良の少ない薄膜トランジスタア
レイを提供することにある。
【００１６】
【課題を解決するための手段】本発明は、基板上にマト
リックス状に配列した複数の画素電極と、前記画素電極
にそれぞれ接続された複数の表示用ＴＦＴと、前記画素
電極の行ごとに配線され、各行のＴＦＴにゲート信号を
供給する第一の導電膜よりなる複数のゲート配線と、前
記画素電極の列ごとに配線され、各列のＴＦＴにデータ
信号を供給する第二の導電膜よりなる複数の信号線と、
前記ゲート配線の延在する方向に略直角に延在して形成
されたゲート配線側共通線と、前記信号線の延在する方
向に略直角に延在して形成された信号線側共通線と、前
記ゲート配線の一の端側と前記ゲート配線側共通線との
間、及び、前記信号線の一の端側と前記信号線側共通線
との間の各々に配設された複数のＴＦＴよりなる非線形
素子と、を有する薄膜トランジスタアレイであって、前
記ゲート配線と前記ゲート配線側共通線との間に配設さ
れた前記非線形素子のゲート電極が前記ゲート配線側共
通線と離間して形成され、前記信号線と前記信号線側共
通線の間に配設された前記非線形素子のソース、ドレイ
ン電極が前記信号線側共通線と離間して形成され、前記
ゲート配線側共通線と前記非線形素子のゲート電極、及
び、前記信号線側共通線と前記非線形素子のソース、ド
レイン電極が、それぞれ、前記第一の導電膜及び前記第
二の導電膜の上層に形成された絶縁膜のコンタクトホー
ルを介して、第三の導電膜により接続されているもので
あり、前記ゲート配線側共通線側の前記非線形素子のゲ
ート電極及び前記信号線側共通線は、前記第一の導電膜
によって構成され、前記信号線側共通線側の前記非線形
素子のソース、ドレイン電極及び前記ゲート配線側共通
線は、前記第一の導電膜によって構成されていることが
好ましい。
リックス状に配列した複数の画素電極と、前記画素電極
にそれぞれ接続された複数の表示用ＴＦＴと、前記画素
電極の行ごとに配線され、各行のＴＦＴにゲート信号を
供給する第一の導電膜よりなる複数のゲート配線と、前
記画素電極の列ごとに配線され、各列のＴＦＴにデータ
信号を供給する第二の導電膜よりなる複数の信号線と、
前記ゲート配線の延在する方向に略直角に延在して形成
されたゲート配線側共通線と、前記信号線の延在する方
向に略直角に延在して形成された信号線側共通線と、前
記ゲート配線の一の端側と前記ゲート配線側共通線との
間、及び、前記信号線の一の端側と前記信号線側共通線
との間の各々に配設された複数のＴＦＴよりなる非線形
素子と、を有する薄膜トランジスタアレイであって、前
記ゲート配線と前記ゲート配線側共通線との間に配設さ
れた前記非線形素子のゲート電極が前記ゲート配線側共
通線と離間して形成され、前記信号線と前記信号線側共
通線の間に配設された前記非線形素子のソース、ドレイ
ン電極が前記信号線側共通線と離間して形成され、前記
ゲート配線側共通線と前記非線形素子のゲート電極、及
び、前記信号線側共通線と前記非線形素子のソース、ド
レイン電極が、それぞれ、前記第一の導電膜及び前記第
二の導電膜の上層に形成された絶縁膜のコンタクトホー
ルを介して、第三の導電膜により接続されているもので
あり、前記ゲート配線側共通線側の前記非線形素子のゲ
ート電極及び前記信号線側共通線は、前記第一の導電膜
によって構成され、前記信号線側共通線側の前記非線形
素子のソース、ドレイン電極及び前記ゲート配線側共通
線は、前記第一の導電膜によって構成されていることが
好ましい。
【００１７】
【発明の実施の形態】本発明に係る薄膜トランジスタア
レイは、その好ましい一実施の形態において、基板上に
マトリックス状に配列した複数の画素電極（図１の１
５）と、画素電極にそれぞれ接続された複数の表示用Ｔ
ＦＴ（図１の１８）と、画素電極の行ごとに配線され、
各行のＴＦＴにゲート信号を供給する複数のゲート配線
（図１の１３）と、画素電極の列ごとに配線され、各列
のＴＦＴにデータ信号を供給する複数の信号線（図１の
１４）と、ゲート配線の延在する方向に略直角に延在し
て形成されたゲート配線側共通線（図１の４）と、信号
線の延在する方向に略直角に延在して形成された信号線
側共通線（図１の２１）と、ゲート配線とゲート配線側
共通線との間に配設された複数のＴＦＴよりなる非線形
素子（図１の１１）と、信号線と信号線側共通線との間
に配設された複数のＴＦＴよりなる非線形素子（図１の
３０）と、を有する薄膜トランジスタアレイであって、
ゲート配線側の非線形素子（図１の１１）のゲート電極
（図１の５）がゲート配線側共通線と離間して島状に形
成され、信号線側の非線形素子（図１の３０）のソー
ス、ドレイン電極（図１の２４）が信号線側共通線と離
間して島状に形成され、ゲート配線側共通線と非線形素
子のゲート電極、及び、信号線側共通線と非線形素子の
ソース、ドレイン電極が、それぞれ、絶縁膜のコンタク
トホール（図１の２８）を介して、第三の導電膜（図１
の２７）により接続されている。
レイは、その好ましい一実施の形態において、基板上に
マトリックス状に配列した複数の画素電極（図１の１
５）と、画素電極にそれぞれ接続された複数の表示用Ｔ
ＦＴ（図１の１８）と、画素電極の行ごとに配線され、
各行のＴＦＴにゲート信号を供給する複数のゲート配線
（図１の１３）と、画素電極の列ごとに配線され、各列
のＴＦＴにデータ信号を供給する複数の信号線（図１の
１４）と、ゲート配線の延在する方向に略直角に延在し
て形成されたゲート配線側共通線（図１の４）と、信号
線の延在する方向に略直角に延在して形成された信号線
側共通線（図１の２１）と、ゲート配線とゲート配線側
共通線との間に配設された複数のＴＦＴよりなる非線形
素子（図１の１１）と、信号線と信号線側共通線との間
に配設された複数のＴＦＴよりなる非線形素子（図１の
３０）と、を有する薄膜トランジスタアレイであって、
ゲート配線側の非線形素子（図１の１１）のゲート電極
（図１の５）がゲート配線側共通線と離間して島状に形
成され、信号線側の非線形素子（図１の３０）のソー
ス、ドレイン電極（図１の２４）が信号線側共通線と離
間して島状に形成され、ゲート配線側共通線と非線形素
子のゲート電極、及び、信号線側共通線と非線形素子の
ソース、ドレイン電極が、それぞれ、絶縁膜のコンタク
トホール（図１の２８）を介して、第三の導電膜（図１
の２７）により接続されている。
【００１８】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。本発明に係る薄膜トランジスタア
レイの第１の実施例は、ゲート電極、ゲート絶縁膜、半
導体膜、ソース、ドレイン電極がこの順番で形成された
いわゆるボトムゲート型のＴＦＴに関してであり、第２
の実施例は、ソース、ドレイン電極、半導体膜、ゲート
絶縁膜、ゲート電極がこの順番で形成された、いわゆる
トップゲート型のＴＦＴに関してである。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。本発明に係る薄膜トランジスタア
レイの第１の実施例は、ゲート電極、ゲート絶縁膜、半
導体膜、ソース、ドレイン電極がこの順番で形成された
いわゆるボトムゲート型のＴＦＴに関してであり、第２
の実施例は、ソース、ドレイン電極、半導体膜、ゲート
絶縁膜、ゲート電極がこの順番で形成された、いわゆる
トップゲート型のＴＦＴに関してである。
【００１９】［実施例１］まず、本発明の第１の実施例
について、図１乃至図７を参照して説明する。図１は、
本発明の第１の実施例に係る薄膜トランジスタアレイの
ゲート配線１３の端部に形成された一対のＴＦＴ９、１
０からなる非線形素子１１近傍、及び信号線１４の端部
に形成された一対のＴＦＴ１９、２０からなる非線形素
子３０近傍の平面図である。また、図２は、図１のＡ−
Ａ′線で示した断面図であり、図３は、図１のＢ−Ｂ′
線で示した断面図である。図４乃至図７は、図１に示す
範囲をＴＦＴの工程順に示した平面図である。図４は、
第一の導電膜のパターン形成が完了した時点の平面図、
図５は、半導体膜６、１７のパターン形成が完了した時
点の平面図、図６は、第二の導電膜のパターン形成が完
了した時点の平面図、及び図７は、コンタクトホール２
８の形成が完了した時点の平面図である。
について、図１乃至図７を参照して説明する。図１は、
本発明の第１の実施例に係る薄膜トランジスタアレイの
ゲート配線１３の端部に形成された一対のＴＦＴ９、１
０からなる非線形素子１１近傍、及び信号線１４の端部
に形成された一対のＴＦＴ１９、２０からなる非線形素
子３０近傍の平面図である。また、図２は、図１のＡ−
Ａ′線で示した断面図であり、図３は、図１のＢ−Ｂ′
線で示した断面図である。図４乃至図７は、図１に示す
範囲をＴＦＴの工程順に示した平面図である。図４は、
第一の導電膜のパターン形成が完了した時点の平面図、
図５は、半導体膜６、１７のパターン形成が完了した時
点の平面図、図６は、第二の導電膜のパターン形成が完
了した時点の平面図、及び図７は、コンタクトホール２
８の形成が完了した時点の平面図である。
【００２０】図１を参照すると、本発明の第１の実施例
は、以下の２つの特徴を有する。その第一の特徴は、ゲ
ート配線１３とゲート配線側共通線４との間で非線形素
子１１を形成する一対のＴＦＴ９、１０のうち、ゲート
配線側共通線４側で形成されるＴＦＴ１０のゲート電極
５を島状に形成し、ゲート配線側共通線４を第二の導電
膜で形成し、かつ、ゲート電極５とゲート配線側共通線
４をそれぞれの所定部分に形成したコンタクトホール２
８を介して第三の導電膜２７により接続したことであ
る。
は、以下の２つの特徴を有する。その第一の特徴は、ゲ
ート配線１３とゲート配線側共通線４との間で非線形素
子１１を形成する一対のＴＦＴ９、１０のうち、ゲート
配線側共通線４側で形成されるＴＦＴ１０のゲート電極
５を島状に形成し、ゲート配線側共通線４を第二の導電
膜で形成し、かつ、ゲート電極５とゲート配線側共通線
４をそれぞれの所定部分に形成したコンタクトホール２
８を介して第三の導電膜２７により接続したことであ
る。
【００２１】また、第２の特徴は、信号線１４と信号線
側共通線２１の間で非線形素子を形成する一対のＴＦＴ
１９、２０のうち、信号線側共通線２１側で形成される
ＴＦＴ２０のソース、ドレイン電極を島状に形成し、信
号線側共通線２１を第一の導電膜で形成し、かつ、ソー
ス、ドレイン電極２４と信号線側共通線２１をそれぞれ
の所定部分に形成したコンタクトホール２８を介して第
三の導電膜２７により接続したことである。
側共通線２１の間で非線形素子を形成する一対のＴＦＴ
１９、２０のうち、信号線側共通線２１側で形成される
ＴＦＴ２０のソース、ドレイン電極を島状に形成し、信
号線側共通線２１を第一の導電膜で形成し、かつ、ソー
ス、ドレイン電極２４と信号線側共通線２１をそれぞれ
の所定部分に形成したコンタクトホール２８を介して第
三の導電膜２７により接続したことである。
【００２２】図１乃至図３を参照して、第１の実施例に
係る薄膜トランジスタアレイの製造方法を以下に説明す
る。
係る薄膜トランジスタアレイの製造方法を以下に説明す
る。
【００２３】まず、ガラス等の透明絶縁基板１上にスパ
ッタ等により第一の導電膜を成膜し、フォトリソグラフ
ィーにより、ゲート配線１３等の所定のパターンを形成
する。次に、絶縁膜３及び半導体膜を連続して成膜し、
フォトリソグラフィーによりＴＦＴ部等の所定のパター
ンに半導体膜６を形成する。その後、第二の導電膜を成
膜し、フォトリソグラフィーにより、信号線１４等の所
定のパターンを形成する。さらに、保護膜２９の成膜を
行い、その後、フォトリソグラフィーにより、第一の導
電膜と第二の導電膜上の所定の箇所にコンタクトホール
２８を形成する。続いて、第三の導電膜を成膜して、フ
ォトリソグラフィーにより画素電極１５等の所定のパタ
ーンを形成するとともに、コンタクトホール２８上の所
定の箇所にパターンを形成して第一の導電膜と第二の導
電膜の接続を行う。
ッタ等により第一の導電膜を成膜し、フォトリソグラフ
ィーにより、ゲート配線１３等の所定のパターンを形成
する。次に、絶縁膜３及び半導体膜を連続して成膜し、
フォトリソグラフィーによりＴＦＴ部等の所定のパター
ンに半導体膜６を形成する。その後、第二の導電膜を成
膜し、フォトリソグラフィーにより、信号線１４等の所
定のパターンを形成する。さらに、保護膜２９の成膜を
行い、その後、フォトリソグラフィーにより、第一の導
電膜と第二の導電膜上の所定の箇所にコンタクトホール
２８を形成する。続いて、第三の導電膜を成膜して、フ
ォトリソグラフィーにより画素電極１５等の所定のパタ
ーンを形成するとともに、コンタクトホール２８上の所
定の箇所にパターンを形成して第一の導電膜と第二の導
電膜の接続を行う。
【００２４】このような方法で形成されたガラス等から
なる透明絶縁基板上１には、マトリックス状に配列した
複数の透明な画素電極１５と、これらの画素電極１５に
それぞれ接続された複数の表示用ＴＦＴ１８と、第一の
導電膜より形成され各画素電極１５の行ごとに配線され
て各行のＴＦＴにゲート信号を供給する複数本のゲート
配線１３と、第二の導電膜より形成され各画素電極列ご
とに配線されて各列のＴＦＴにデータ信号を供給する複
数本の信号線１４が形成されている。
なる透明絶縁基板上１には、マトリックス状に配列した
複数の透明な画素電極１５と、これらの画素電極１５に
それぞれ接続された複数の表示用ＴＦＴ１８と、第一の
導電膜より形成され各画素電極１５の行ごとに配線され
て各行のＴＦＴにゲート信号を供給する複数本のゲート
配線１３と、第二の導電膜より形成され各画素電極列ご
とに配線されて各列のＴＦＴにデータ信号を供給する複
数本の信号線１４が形成されている。
【００２５】さらに、全てのゲート配線１３及び信号線
１４の一方の端部には、外部回路から所定の信号を入力
するためのゲート端子１２及び信号端子２２がそれぞれ
の配線と一体に形成され、さらに、ゲート端子１２及び
信号端子２２の端部は、一対のＴＦＴからなる非線形素
子１１及び３０を介して、それぞれゲート配線側共通線
４及び信号線側共通線２１に接続されている。
１４の一方の端部には、外部回路から所定の信号を入力
するためのゲート端子１２及び信号端子２２がそれぞれ
の配線と一体に形成され、さらに、ゲート端子１２及び
信号端子２２の端部は、一対のＴＦＴからなる非線形素
子１１及び３０を介して、それぞれゲート配線側共通線
４及び信号線側共通線２１に接続されている。
【００２６】この非線形素子１１は、等価回路的には、
図１７に示すように、各々ゲート電極とドレイン電極が
接続されたＴＦＴ９、１０を、ＴＦＴ９と１０のソース
電極とドレイン電極を結合することにより形成してお
り、また、非線形素子３０は、等価回路的には非線形素
子１１と同様に、各々ゲート電極とドレイン電極が接続
されたＴＦＴ１９、２０を、ＴＦＴ１９と２０のソース
電極とドレイン電極を結合することにより形成してい
る。
図１７に示すように、各々ゲート電極とドレイン電極が
接続されたＴＦＴ９、１０を、ＴＦＴ９と１０のソース
電極とドレイン電極を結合することにより形成してお
り、また、非線形素子３０は、等価回路的には非線形素
子１１と同様に、各々ゲート電極とドレイン電極が接続
されたＴＦＴ１９、２０を、ＴＦＴ１９と２０のソース
電極とドレイン電極を結合することにより形成してい
る。
【００２７】本実施例では、この非線形素子１１を形成
する一対のＴＦＴ９、１０のうち、ゲート配線側共通線
４側で形成されるＴＦＴ１０のゲート電極５を島状に形
成し、かつゲート配線側共通線４を第二の導電膜で形成
することにより、第三の導電膜の形成が完了するまでの
ＴＦＴの途中工程においては、非線形素子１１近傍にお
いてゲート配線１３の端部に隣接し、かつ配線と直交す
る形で延在する、一体となった導電膜のパターンが存在
しない、という構成となる。
する一対のＴＦＴ９、１０のうち、ゲート配線側共通線
４側で形成されるＴＦＴ１０のゲート電極５を島状に形
成し、かつゲート配線側共通線４を第二の導電膜で形成
することにより、第三の導電膜の形成が完了するまでの
ＴＦＴの途中工程においては、非線形素子１１近傍にお
いてゲート配線１３の端部に隣接し、かつ配線と直交す
る形で延在する、一体となった導電膜のパターンが存在
しない、という構成となる。
【００２８】さらに、非線形素子３０を形成する一対の
ＴＦＴ１９、２０のうち、信号線側共通線２１側で形成
されるＴＦＴ２０のソース、ドレイン電極２４を島状に
形成し、かつ信号線側共通線２１を第一の導電膜で形成
することにより、第三の導電膜の形成が完了するまでの
ＴＦＴの途中工程においては、非線形素子３０近傍にお
いて信号線１４の端部に隣接し、かつ配線と直交する形
で延在する、一体となった導電膜のパターンが存在しな
い、という構成となる。
ＴＦＴ１９、２０のうち、信号線側共通線２１側で形成
されるＴＦＴ２０のソース、ドレイン電極２４を島状に
形成し、かつ信号線側共通線２１を第一の導電膜で形成
することにより、第三の導電膜の形成が完了するまでの
ＴＦＴの途中工程においては、非線形素子３０近傍にお
いて信号線１４の端部に隣接し、かつ配線と直交する形
で延在する、一体となった導電膜のパターンが存在しな
い、という構成となる。
【００２９】従って、ＴＦＴ工程途中での帯電や異常放
電等により、ある特定のゲート配線１３に大きな電圧が
印加された場合でも、ゲート配線１３とゲート配線側共
通線間４で突発電流等が生じるということが無く、その
結果、それらに起因するゲート配線１３やゲート絶縁膜
３の破壊並びにそのゲート配線１３に接続された表示用
ＴＦＴ１８の特性異常などの不良が低減される、という
効果が得られる。また、同様に、ある特定の信号線１４
に大きな電圧が印加された場合でも、信号線１４と信号
線側共通線２１間で突発電流などが生じると言うことが
無く、同様の効果が得られる。
電等により、ある特定のゲート配線１３に大きな電圧が
印加された場合でも、ゲート配線１３とゲート配線側共
通線間４で突発電流等が生じるということが無く、その
結果、それらに起因するゲート配線１３やゲート絶縁膜
３の破壊並びにそのゲート配線１３に接続された表示用
ＴＦＴ１８の特性異常などの不良が低減される、という
効果が得られる。また、同様に、ある特定の信号線１４
に大きな電圧が印加された場合でも、信号線１４と信号
線側共通線２１間で突発電流などが生じると言うことが
無く、同様の効果が得られる。
【００３０】以上の効果を、ＴＦＴ形成の工程途中の図
４乃至図７を用いて、さらに説明する。
４乃至図７を用いて、さらに説明する。
【００３１】まず、非線形素子１１の近傍については、
図４に示す第一の導電膜のパターン形成が完了した時点
から、図５に示す半導体膜６、１７のパターン形成が完
了した時点までは、非線形素子１１の近傍に存在する第
一の導電膜で形成されたパターンは、ゲート配線１３及
びゲート配線１３と一体に形成されたゲート端子１２並
びに非線形素子１１を形成する一対のＴＦＴ９、１０の
うちの一方のＴＦＴ９のゲート電極２、及びそのゲート
電極２から所定の長さ離れたところに島状に形成された
他方のＴＦＴ１０のゲート電極５のみである。
図４に示す第一の導電膜のパターン形成が完了した時点
から、図５に示す半導体膜６、１７のパターン形成が完
了した時点までは、非線形素子１１の近傍に存在する第
一の導電膜で形成されたパターンは、ゲート配線１３及
びゲート配線１３と一体に形成されたゲート端子１２並
びに非線形素子１１を形成する一対のＴＦＴ９、１０の
うちの一方のＴＦＴ９のゲート電極２、及びそのゲート
電極２から所定の長さ離れたところに島状に形成された
他方のＴＦＴ１０のゲート電極５のみである。
【００３２】すなわち、従来技術のようにゲート配線１
３に直交する形で近接して延在する第一の導電膜により
形成された共通線は存在しない（図１８参照）。よっ
て、ＴＦＴ工程中の帯電や異常放電等により、ある特定
のゲート配線１３に大きな電圧が印加された場合でも、
ゲート配線１３からゲート配線側共通線４に突発電流が
生じることがない。また、あるゲート配線１３から島状
に形成したゲート電極５に対する突発電流が生じた場合
でも、それがゲート配線側共通線を介して他のゲート配
線でも突発電流が生じるということが無いため、静電破
壊が他のゲート配線にも及ぶのを防ぐことができる。
３に直交する形で近接して延在する第一の導電膜により
形成された共通線は存在しない（図１８参照）。よっ
て、ＴＦＴ工程中の帯電や異常放電等により、ある特定
のゲート配線１３に大きな電圧が印加された場合でも、
ゲート配線１３からゲート配線側共通線４に突発電流が
生じることがない。また、あるゲート配線１３から島状
に形成したゲート電極５に対する突発電流が生じた場合
でも、それがゲート配線側共通線を介して他のゲート配
線でも突発電流が生じるということが無いため、静電破
壊が他のゲート配線にも及ぶのを防ぐことができる。
【００３３】また、図６に示す第二の導電膜のパターン
形成が完了した時点から、図７に示すコンタクトホール
２８の形成が完了した時点の工程においても、非線形素
子１１を構成する一方のＴＦＴ１０のゲート電極５は島
状に形成されているため、ゲート配線側共通線４と、ゲ
ート配線と一体に形成されたゲート電極２は近接してい
ない。従って、従来技術のようにある特定のゲート配線
１３に大きな電圧が印加された場合でも、ゲート配線１
３とゲート配線側共通線４の間で突発電流等が生じるこ
とがない。
形成が完了した時点から、図７に示すコンタクトホール
２８の形成が完了した時点の工程においても、非線形素
子１１を構成する一方のＴＦＴ１０のゲート電極５は島
状に形成されているため、ゲート配線側共通線４と、ゲ
ート配線と一体に形成されたゲート電極２は近接してい
ない。従って、従来技術のようにある特定のゲート配線
１３に大きな電圧が印加された場合でも、ゲート配線１
３とゲート配線側共通線４の間で突発電流等が生じるこ
とがない。
【００３４】更に、非線形素子３０の近傍について、図
６に示す第二の導電膜のパターン形成が完了した時点か
ら、図７に示すコンタクトホール２８の形成が完了した
時点の工程においても、非線形素子３０を構成する一方
のＴＦＴ２０のソース、ドレイン電極は島状に形成され
ているため、信号線側共通線２１と、信号線と一体に形
成されたソース、ドレイン電極２３は近接していない。
従って、ある特定の信号線１４に大きな電圧が印加され
た場合でも信号線１４と信号線側共通線２１の間で突発
電流等が生じることがない。
６に示す第二の導電膜のパターン形成が完了した時点か
ら、図７に示すコンタクトホール２８の形成が完了した
時点の工程においても、非線形素子３０を構成する一方
のＴＦＴ２０のソース、ドレイン電極は島状に形成され
ているため、信号線側共通線２１と、信号線と一体に形
成されたソース、ドレイン電極２３は近接していない。
従って、ある特定の信号線１４に大きな電圧が印加され
た場合でも信号線１４と信号線側共通線２１の間で突発
電流等が生じることがない。
【００３５】特に、ＴＦＴの形成が完了するまでの途中
工程において、帯電や異常放電などは、ＣＶＤ法による
ゲート絶縁膜や半導体膜の成膜工程や、半導体膜やゲー
ト絶縁膜のドライエッチング工程など、比較的長い時間
プラズマにされされる工程で発生することが多いが、そ
れらの工程中においては、ゲート配線１３とゲート配線
側共通線４、さらに信号線１４と信号線側共通線２１は
それぞれ近接していないため、静電破壊の低減効果は大
きい。
工程において、帯電や異常放電などは、ＣＶＤ法による
ゲート絶縁膜や半導体膜の成膜工程や、半導体膜やゲー
ト絶縁膜のドライエッチング工程など、比較的長い時間
プラズマにされされる工程で発生することが多いが、そ
れらの工程中においては、ゲート配線１３とゲート配線
側共通線４、さらに信号線１４と信号線側共通線２１は
それぞれ近接していないため、静電破壊の低減効果は大
きい。
【００３６】また、ＴＦＴの形成が完了した以降におい
ては、従来技術と同様に非線形素子は、その両端に印加
された電圧が３０Ｖ以下の時の抵抗値は１ＧΩ以上で、
その両端に印加された電圧が６０Ｖ以上の時の抵抗値は
１ＧΩ以下であるので、帯電等により、ある特定のゲー
ト配線１３あるいは信号線１４に大きな電圧が印加され
た場合には、非線形素子１１あるいは３０を介してゲー
ト配線側共通線４あるいは信号線側共通線２１に電流が
逃げるために、電圧が印加されたゲート配線１３や信号
線１４の破壊やその配線に接続された表示用ＴＦＴ１８
の特性異常などの不良が低減される。
ては、従来技術と同様に非線形素子は、その両端に印加
された電圧が３０Ｖ以下の時の抵抗値は１ＧΩ以上で、
その両端に印加された電圧が６０Ｖ以上の時の抵抗値は
１ＧΩ以下であるので、帯電等により、ある特定のゲー
ト配線１３あるいは信号線１４に大きな電圧が印加され
た場合には、非線形素子１１あるいは３０を介してゲー
ト配線側共通線４あるいは信号線側共通線２１に電流が
逃げるために、電圧が印加されたゲート配線１３や信号
線１４の破壊やその配線に接続された表示用ＴＦＴ１８
の特性異常などの不良が低減される。
【００３７】さらに、ＴＦＴ工程完了後の欠陥検出検査
においてゲート配線１３及び信号線１４に数Ｖから２０
Ｖ程度の所定の電圧を印加する場合には、非線形素子１
１及び３０を介してリークする電流はきわめて小さいた
め、精度良く欠陥検出検査をおこなうことができるとい
う効果がある。
においてゲート配線１３及び信号線１４に数Ｖから２０
Ｖ程度の所定の電圧を印加する場合には、非線形素子１
１及び３０を介してリークする電流はきわめて小さいた
め、精度良く欠陥検出検査をおこなうことができるとい
う効果がある。
【００３８】［実施例２］次に、本発明の第２の実施例
について説明する。本実施例は、本発明をトップゲート
型のＴＦＴの構造による薄膜トランジスタアレイに適用
したものである。図８は、本発明の第２の実施例に係る
薄膜トランジスタアレイのゲート配線１３の端部に形成
された一対のＴＦＴ３８、３９からなる非線形素子４２
近傍、及び信号線１４の端部に形成された一対のＴＦＴ
４０、４１からなる非線形素子４３近傍の平面図であ
る。また、図１３は、図８のＣ−Ｃ′線で示した断面
図、図１４は、図８のＤ−Ｄ′線で示した断面図であ
る。図９から図１２は、図８に示す範囲をＴＦＴの工程
順に示した平面図であり、図９は、第一の導電膜のパタ
ーン形成が完了した時点の平面図、図１０は、半導体膜
６、１７のパターン形成が完了した時点の平面図、図１
１は、第二の導電膜のパターン形成が完了した時点の平
面図、そして図１３は、コンタクトホール２８の形成が
完了した時点の平面図である。
について説明する。本実施例は、本発明をトップゲート
型のＴＦＴの構造による薄膜トランジスタアレイに適用
したものである。図８は、本発明の第２の実施例に係る
薄膜トランジスタアレイのゲート配線１３の端部に形成
された一対のＴＦＴ３８、３９からなる非線形素子４２
近傍、及び信号線１４の端部に形成された一対のＴＦＴ
４０、４１からなる非線形素子４３近傍の平面図であ
る。また、図１３は、図８のＣ−Ｃ′線で示した断面
図、図１４は、図８のＤ−Ｄ′線で示した断面図であ
る。図９から図１２は、図８に示す範囲をＴＦＴの工程
順に示した平面図であり、図９は、第一の導電膜のパタ
ーン形成が完了した時点の平面図、図１０は、半導体膜
６、１７のパターン形成が完了した時点の平面図、図１
１は、第二の導電膜のパターン形成が完了した時点の平
面図、そして図１３は、コンタクトホール２８の形成が
完了した時点の平面図である。
【００３９】図８、図１３及び図１４を参照して、第２
の実施例の薄膜トランジスタアレイの製造方法を以下に
説明する。
の実施例の薄膜トランジスタアレイの製造方法を以下に
説明する。
【００４０】まず、ガラス等の透明絶縁基板１上にスパ
ッタ等により第一の導電膜を成膜し、フォトリソグラフ
ィーにより、信号線１４等の所定のパターンを形成す
る。次に、半導体膜を連続して成膜し、フォトリソグラ
フィーにより、半導体膜６等の所定のパターンに形成す
る。その後、絶縁膜を成膜し、さらに第二の導電膜を成
膜し、フォトリソグラフィーにより、ゲート配線１３等
の所定のパターンを形成する。さらに、保護膜２９の成
膜を行い、その後、フォトリソグラフィーにより、第一
の導電膜と第二の導電膜上の所定の箇所にコンタクトホ
ール２８を形成する。続いて、第三の導電膜を成膜し
て、フォトリソグラフィーにより画素電極１５等の所定
のパターンを形成するとともに、コンタクトホール２８
上の所定の箇所にパターンを形成して、第一の導電膜と
第二の導電膜の接続を行う。
ッタ等により第一の導電膜を成膜し、フォトリソグラフ
ィーにより、信号線１４等の所定のパターンを形成す
る。次に、半導体膜を連続して成膜し、フォトリソグラ
フィーにより、半導体膜６等の所定のパターンに形成す
る。その後、絶縁膜を成膜し、さらに第二の導電膜を成
膜し、フォトリソグラフィーにより、ゲート配線１３等
の所定のパターンを形成する。さらに、保護膜２９の成
膜を行い、その後、フォトリソグラフィーにより、第一
の導電膜と第二の導電膜上の所定の箇所にコンタクトホ
ール２８を形成する。続いて、第三の導電膜を成膜し
て、フォトリソグラフィーにより画素電極１５等の所定
のパターンを形成するとともに、コンタクトホール２８
上の所定の箇所にパターンを形成して、第一の導電膜と
第二の導電膜の接続を行う。
【００４１】このようにして形成したガラス等からなる
透明絶縁基板上１には、マトリックス状に配列した複数
の透明な画素電極１５と、これら画素電極１５にそれぞ
れ接続された複数の表示用ＴＦＴ１８と、第一の導電膜
より形成され各画素電極１５の行ごとに配線されて各行
のＴＦＴにゲート信号を供給する複数本のゲート配線１
３と、第二の導電膜より形成され各画素電極列ごとに配
線されて各列のＴＦＴにデータ信号を供給する複数本の
信号線１４とが形成されている。
透明絶縁基板上１には、マトリックス状に配列した複数
の透明な画素電極１５と、これら画素電極１５にそれぞ
れ接続された複数の表示用ＴＦＴ１８と、第一の導電膜
より形成され各画素電極１５の行ごとに配線されて各行
のＴＦＴにゲート信号を供給する複数本のゲート配線１
３と、第二の導電膜より形成され各画素電極列ごとに配
線されて各列のＴＦＴにデータ信号を供給する複数本の
信号線１４とが形成されている。
【００４２】さらに、全てのゲート配線１３及び信号線
１４の一方の端部には、外部回路から所定の信号を入力
するためのゲート端子４４及び信号端子４５がそれぞれ
の配線と一体に形成され、さらに、ゲート端子４４及び
信号端子４５の端部は、一対のＴＦＴからなる非線形素
子４２及び４３を介して、それぞれゲート配線側共通線
３３及び信号線側共通線４８に接続されている。
１４の一方の端部には、外部回路から所定の信号を入力
するためのゲート端子４４及び信号端子４５がそれぞれ
の配線と一体に形成され、さらに、ゲート端子４４及び
信号端子４５の端部は、一対のＴＦＴからなる非線形素
子４２及び４３を介して、それぞれゲート配線側共通線
３３及び信号線側共通線４８に接続されている。
【００４３】この非線形素子４２は、従来技術と同様
に、等価回路的には図１７に示すように一対のＴＦＴ３
８、３９の各々のゲート電極とドレイン電極とが接続さ
れたＴＦＴを、ソースとドレインとを結合することによ
り構成されるものである。また、非線形素子４３につい
ても同様の構成によるものである。
に、等価回路的には図１７に示すように一対のＴＦＴ３
８、３９の各々のゲート電極とドレイン電極とが接続さ
れたＴＦＴを、ソースとドレインとを結合することによ
り構成されるものである。また、非線形素子４３につい
ても同様の構成によるものである。
【００４４】そして、本実施例においては、ゲート配線
１３の端部で非線形素子４２を構成する一対のＴＦＴ３
８、３９のうち、ゲート配線側共通線３３側のＴＦＴ３
９のゲート電極３２を島状に形成し、かつゲート配線側
共通線３３を第一の導電膜で形成している。また、信号
線１４の端部で非線形素子４３を構成する一対のＴＦＴ
４０、４１のうち、信号線側共通線４８側のＴＦＴ４１
のソース、ドレイン電極３７を島状に形成し、かつ信号
線側共通線４８を第二の導電膜で形成している。
１３の端部で非線形素子４２を構成する一対のＴＦＴ３
８、３９のうち、ゲート配線側共通線３３側のＴＦＴ３
９のゲート電極３２を島状に形成し、かつゲート配線側
共通線３３を第一の導電膜で形成している。また、信号
線１４の端部で非線形素子４３を構成する一対のＴＦＴ
４０、４１のうち、信号線側共通線４８側のＴＦＴ４１
のソース、ドレイン電極３７を島状に形成し、かつ信号
線側共通線４８を第二の導電膜で形成している。
【００４５】かかる構成においては、まずゲート配線１
３の端部に形成された非線形素子４２の近傍において
は、ゲート配線１３が第二の導電膜で形成されているの
に対し、ゲート配線１３の端部で非線形素子４２を構成
する一対のＴＦＴ３８、３９のうち、ゲート配線側共通
線３３側のＴＦＴ３９のゲート電極３２を島状に形成
し、かつゲート配線側共通線３３を第一の導電膜で形成
しているため、ＴＦＴの工程が完了するまでの途中工程
においては、ゲート配線１３の端部に隣接し、かつ配線
と直交する形で延在する一体となった導電膜のパターン
が存在しない、ということとなる。
３の端部に形成された非線形素子４２の近傍において
は、ゲート配線１３が第二の導電膜で形成されているの
に対し、ゲート配線１３の端部で非線形素子４２を構成
する一対のＴＦＴ３８、３９のうち、ゲート配線側共通
線３３側のＴＦＴ３９のゲート電極３２を島状に形成
し、かつゲート配線側共通線３３を第一の導電膜で形成
しているため、ＴＦＴの工程が完了するまでの途中工程
においては、ゲート配線１３の端部に隣接し、かつ配線
と直交する形で延在する一体となった導電膜のパターン
が存在しない、ということとなる。
【００４６】さらに、信号線１４の端部に形成された非
線形素子４３の近傍においては、信号線１４が第一の導
電膜で形成されているのに対し、信号線１４の端部で非
線形素子４３を構成する一対のＴＦＴ４０、４１のう
ち、信号線側共通線４８側のＴＦＴ４１のソース、ドレ
イン電極３７を島状に形成し、かつ信号線側共通線４８
を第二の導電膜で形成しているため、ＴＦＴの工程が完
了するまでの途中工程においては、信号線１４の端部に
隣接し、かつ配線と直交する形で延在する一体となった
導電膜のパターンが存在しない、ということとなる。
線形素子４３の近傍においては、信号線１４が第一の導
電膜で形成されているのに対し、信号線１４の端部で非
線形素子４３を構成する一対のＴＦＴ４０、４１のう
ち、信号線側共通線４８側のＴＦＴ４１のソース、ドレ
イン電極３７を島状に形成し、かつ信号線側共通線４８
を第二の導電膜で形成しているため、ＴＦＴの工程が完
了するまでの途中工程においては、信号線１４の端部に
隣接し、かつ配線と直交する形で延在する一体となった
導電膜のパターンが存在しない、ということとなる。
【００４７】従って、ＴＦＴ工程途中での帯電や異常放
電等により、ある特定のゲート配線１３あるいは信号線
１４に大きな電圧が印加された場合でも、ゲート配線１
３とゲート配線側共通線３３の間、あるいは信号線１４
と信号線側共通線４８の間で突発電流等が生じるという
ことが無く、その結果、それらに起因するゲート配線１
３や信号線１４の破壊、またゲート配線１３や信号線１
４もしくはゲート配線側共通線３３や信号線側共通線４
８の溶融した導電膜によるショート、また突発電流の生
じたゲート配線１３あるいは信号線１４に接続されてい
る表示用ＴＦＴ１８での絶縁膜の破壊や特性異常等が低
減される、という効果がもたらされる。
電等により、ある特定のゲート配線１３あるいは信号線
１４に大きな電圧が印加された場合でも、ゲート配線１
３とゲート配線側共通線３３の間、あるいは信号線１４
と信号線側共通線４８の間で突発電流等が生じるという
ことが無く、その結果、それらに起因するゲート配線１
３や信号線１４の破壊、またゲート配線１３や信号線１
４もしくはゲート配線側共通線３３や信号線側共通線４
８の溶融した導電膜によるショート、また突発電流の生
じたゲート配線１３あるいは信号線１４に接続されてい
る表示用ＴＦＴ１８での絶縁膜の破壊や特性異常等が低
減される、という効果がもたらされる。
【００４８】上記の効果を、ＴＦＴ形成の工程途中の図
９乃至図１１を用いて、さらに説明する。
９乃至図１１を用いて、さらに説明する。
【００４９】まず、非線形素子４３の近傍については、
図９に示す第一の導電膜のパターン形成が完了した時点
から、図１０に示す半導体膜６、１７のパターン形成が
完了した時点までは、非線形素子４３の近傍に存在する
第一の導電膜で形成されたパターンは、信号線１４と、
信号線１４と一体に形成された信号端子４５と、非線形
素子４３を形成する一対のＴＦＴ４０、４１のうちの一
方のＴＦＴ４１のソース、ドレイン電極３６と、さら
に、そのソース、ドレイン電極３６から所定の長さ離れ
たところに島状に形成された他方のＴＦＴ４０のソー
ス、ドレイン電極３７と、のみである。
図９に示す第一の導電膜のパターン形成が完了した時点
から、図１０に示す半導体膜６、１７のパターン形成が
完了した時点までは、非線形素子４３の近傍に存在する
第一の導電膜で形成されたパターンは、信号線１４と、
信号線１４と一体に形成された信号端子４５と、非線形
素子４３を形成する一対のＴＦＴ４０、４１のうちの一
方のＴＦＴ４１のソース、ドレイン電極３６と、さら
に、そのソース、ドレイン電極３６から所定の長さ離れ
たところに島状に形成された他方のＴＦＴ４０のソー
ス、ドレイン電極３７と、のみである。
【００５０】すなわち、従来技術のように、信号線１４
に直交する形で近接して延在する第一の導電膜により形
成された共通線は存在しない。従って、ＴＦＴ工程中の
帯電や異常放電等により、ある特定の信号線１４に大き
な電圧が印加された場合でも、信号線１４から信号線側
共通線４８に突発電流が生じることがなく、また、ある
信号線１４から島状に形成したソース、ドレイン電極３
７に対する突発電流が生じた場合でも、それが信号線側
共通線を介して他のゲート配線でも突発電流が生じると
いうことが無いため、静電破壊が他のゲート配線にも及
ぶのを防ぐこときる。
に直交する形で近接して延在する第一の導電膜により形
成された共通線は存在しない。従って、ＴＦＴ工程中の
帯電や異常放電等により、ある特定の信号線１４に大き
な電圧が印加された場合でも、信号線１４から信号線側
共通線４８に突発電流が生じることがなく、また、ある
信号線１４から島状に形成したソース、ドレイン電極３
７に対する突発電流が生じた場合でも、それが信号線側
共通線を介して他のゲート配線でも突発電流が生じると
いうことが無いため、静電破壊が他のゲート配線にも及
ぶのを防ぐこときる。
【００５１】また、図１１に示す第二の導電膜のパター
ン形成が完了した時点から、図１２に示すコンタクトホ
ール２８の形成が完了した時点の工程においても、非線
形素子４３を構成する一方のＴＦＴ４１のソース、ドレ
イン電極３７は島状に形成されているため、信号線側共
通線４８と、信号線と一体に形成されたソース、ドレイ
ン電極３６は近接していない。従って、従来技術のよう
にある特定の信号線１４に大きな電圧が印加された場合
でも、信号線１４と信号線側共通線４８の間で突発電流
等が生じることがない。
ン形成が完了した時点から、図１２に示すコンタクトホ
ール２８の形成が完了した時点の工程においても、非線
形素子４３を構成する一方のＴＦＴ４１のソース、ドレ
イン電極３７は島状に形成されているため、信号線側共
通線４８と、信号線と一体に形成されたソース、ドレイ
ン電極３６は近接していない。従って、従来技術のよう
にある特定の信号線１４に大きな電圧が印加された場合
でも、信号線１４と信号線側共通線４８の間で突発電流
等が生じることがない。
【００５２】更に、非線形素子４２の近傍についても、
図６及び図７に示すようにゲート配線１３が形成された
以降の工程においては、非線形素子４２を構成する一方
のＴＦＴ３９のゲート電極３２は島状に形成されている
ため、ゲート配線側共通線３３と、ゲート配線と一体に
形成されたゲート電極３１は近接していない。従って、
ある特定のゲート配線１３に大きな電圧が印加された場
合でもゲート配線１３とゲート配線側共通線３３の間で
突発電流等が生じることがない。
図６及び図７に示すようにゲート配線１３が形成された
以降の工程においては、非線形素子４２を構成する一方
のＴＦＴ３９のゲート電極３２は島状に形成されている
ため、ゲート配線側共通線３３と、ゲート配線と一体に
形成されたゲート電極３１は近接していない。従って、
ある特定のゲート配線１３に大きな電圧が印加された場
合でもゲート配線１３とゲート配線側共通線３３の間で
突発電流等が生じることがない。
【００５３】特に、ＴＦＴの形成が完了するまでの途中
工程において、帯電や異常放電などは、ＣＶＤ法による
ゲート絶縁膜や半導体膜の成膜工程、また、半導体膜や
ゲート絶縁膜のドライエッチング工程など比較的長い時
間プラズマにされされる工程で発生することが多いが、
それらの工程中においても、ゲート配線１３とゲート配
線側共通線３３、さらに、信号線１４と信号線側共通線
４８は、それぞれ近接していないため、静電破壊の低減
効果は大きい。
工程において、帯電や異常放電などは、ＣＶＤ法による
ゲート絶縁膜や半導体膜の成膜工程、また、半導体膜や
ゲート絶縁膜のドライエッチング工程など比較的長い時
間プラズマにされされる工程で発生することが多いが、
それらの工程中においても、ゲート配線１３とゲート配
線側共通線３３、さらに、信号線１４と信号線側共通線
４８は、それぞれ近接していないため、静電破壊の低減
効果は大きい。
【００５４】また、ＴＦＴの形成が完了した以降におい
ては、従来技術と同様に非線形素子はその両端に印加さ
れた電圧が３０Ｖ以下の時の抵抗値は１ＧΩ以上で、そ
の両端に印加された電圧が６０Ｖ以上の時の抵抗値は１
ＧΩより小さいので、帯電等により、ある特定のゲート
配線１３あるいは信号線１４に大きな電圧が印加された
場合には、非線形素子４２あるいは４３を介してゲート
配線側共通線３３あるいは信号線側共通線４８に電流が
逃げるために、電圧が印加されたゲート配線１３や信号
線１４の破壊やその配線に接続された表示用ＴＦＴ１８
の特性異常などの不良が低減される。
ては、従来技術と同様に非線形素子はその両端に印加さ
れた電圧が３０Ｖ以下の時の抵抗値は１ＧΩ以上で、そ
の両端に印加された電圧が６０Ｖ以上の時の抵抗値は１
ＧΩより小さいので、帯電等により、ある特定のゲート
配線１３あるいは信号線１４に大きな電圧が印加された
場合には、非線形素子４２あるいは４３を介してゲート
配線側共通線３３あるいは信号線側共通線４８に電流が
逃げるために、電圧が印加されたゲート配線１３や信号
線１４の破壊やその配線に接続された表示用ＴＦＴ１８
の特性異常などの不良が低減される。
【００５５】さらに、ＴＦＴ工程完了後の欠陥検出検査
においてゲート配線１３及び信号線１４に数Ｖから２０
Ｖ程度の所定の電圧を印加する場合には、非線形素子４
２及び４３を介してリークする電流はきわめて小さいた
め、精度良く欠陥検出検査をおこなうことができるとい
う効果がある。
においてゲート配線１３及び信号線１４に数Ｖから２０
Ｖ程度の所定の電圧を印加する場合には、非線形素子４
２及び４３を介してリークする電流はきわめて小さいた
め、精度良く欠陥検出検査をおこなうことができるとい
う効果がある。
【００５６】
【発明の効果】以上説明したように、本発明によれば、
ＴＦＴ工程途中での帯電や異常放電等により、ゲート配
線やゲート絶縁膜の破壊並びにそのゲート配線に接続さ
れた表示用ＴＦＴの特性異常などの不良が低減されると
いう効果を奏する。
ＴＦＴ工程途中での帯電や異常放電等により、ゲート配
線やゲート絶縁膜の破壊並びにそのゲート配線に接続さ
れた表示用ＴＦＴの特性異常などの不良が低減されると
いう効果を奏する。
【００５７】その理由は、以下に示すとおりである。
【００５８】すなわち、第１の実施例では、この非線形
素子を形成する、ゲート配線側共通線側で形成されるＴ
ＦＴのゲート電極を島状に形成し、かつゲート配線側共
通線を第二の導電膜で形成することにより、第三の導電
膜の形成が完了するまでのＴＦＴの途中工程において
は、非線形素子近傍においてゲート配線の端部に隣接し
かつ配線と直交する形で延在する一体となった導電膜の
パターンが存在せず、さらに、非線形素子を形成する、
信号線側共通線側で形成されるＴＦＴのソース、ドレイ
ン電極を島状に形成し、かつ信号線側共通線を第一の導
電膜で形成することにより、第三の導電膜の形成が完了
するまでのＴＦＴの途中工程においては、非線形素子近
傍において信号線の端部に隣接しかつ配線と直交する形
で延在する一体となった導電膜のパターンが存在しな
い。
素子を形成する、ゲート配線側共通線側で形成されるＴ
ＦＴのゲート電極を島状に形成し、かつゲート配線側共
通線を第二の導電膜で形成することにより、第三の導電
膜の形成が完了するまでのＴＦＴの途中工程において
は、非線形素子近傍においてゲート配線の端部に隣接し
かつ配線と直交する形で延在する一体となった導電膜の
パターンが存在せず、さらに、非線形素子を形成する、
信号線側共通線側で形成されるＴＦＴのソース、ドレイ
ン電極を島状に形成し、かつ信号線側共通線を第一の導
電膜で形成することにより、第三の導電膜の形成が完了
するまでのＴＦＴの途中工程においては、非線形素子近
傍において信号線の端部に隣接しかつ配線と直交する形
で延在する一体となった導電膜のパターンが存在しな
い。
【００５９】また、第２の実施例では、この非線形素子
４２を形成する一対のＴＦＴのうち信号線側共通線側で
形成されるＴＦＴのソース、ドレイン電極を島状に形成
し、かつ、信号線側共通線を第一の導電膜で形成するこ
とにより、第三の導電膜の形成が完了するまでのＴＦＴ
の途中工程においては、非線形素子近傍においてゲート
配線の端部に隣接しかつ配線と直交する形で延在する一
体となった導電膜のパターンが存在せず、さらに、非線
形素子を形成する一対のＴＦＴのうち信号線側共通線側
で形成されるＴＦＴのソース、ドレイン電極を島状に形
成し、かつ、信号線側共通線を第二の導電膜で形成する
ことにより、第三の導電膜の形成が完了するまでのＴＦ
Ｔの途中工程においては、非線形素子近傍において信号
線の端部に隣接しかつ配線と直交する形で延在する一体
となった導電膜のパターンが存在しない。
４２を形成する一対のＴＦＴのうち信号線側共通線側で
形成されるＴＦＴのソース、ドレイン電極を島状に形成
し、かつ、信号線側共通線を第一の導電膜で形成するこ
とにより、第三の導電膜の形成が完了するまでのＴＦＴ
の途中工程においては、非線形素子近傍においてゲート
配線の端部に隣接しかつ配線と直交する形で延在する一
体となった導電膜のパターンが存在せず、さらに、非線
形素子を形成する一対のＴＦＴのうち信号線側共通線側
で形成されるＴＦＴのソース、ドレイン電極を島状に形
成し、かつ、信号線側共通線を第二の導電膜で形成する
ことにより、第三の導電膜の形成が完了するまでのＴＦ
Ｔの途中工程においては、非線形素子近傍において信号
線の端部に隣接しかつ配線と直交する形で延在する一体
となった導電膜のパターンが存在しない。
【００６０】従って、ＴＦＴ工程途中での帯電や異常放
電等によりある特定のゲート配線に大きな電圧が印加さ
れた場合でも、ゲート配線とゲート配線側共通線間で突
発電流等が生じるということが無く、その結果、それら
に起因するゲート配線やゲート絶縁膜の破壊、並びにそ
のゲート配線に接続された表示用ＴＦＴの特性異常など
の不良が低減され、また、同様に、ある特定の信号線に
大きな電圧が印加された場合でも、信号線と信号線側共
通線間で突発電流などが生じると言うことがいからであ
る。
電等によりある特定のゲート配線に大きな電圧が印加さ
れた場合でも、ゲート配線とゲート配線側共通線間で突
発電流等が生じるということが無く、その結果、それら
に起因するゲート配線やゲート絶縁膜の破壊、並びにそ
のゲート配線に接続された表示用ＴＦＴの特性異常など
の不良が低減され、また、同様に、ある特定の信号線に
大きな電圧が印加された場合でも、信号線と信号線側共
通線間で突発電流などが生じると言うことがいからであ
る。
【図１】本発明の第１の実施例に係る薄膜トランジスタ
アレイの構成を模式的に説明するための平面図である。
アレイの構成を模式的に説明するための平面図である。
【図２】本発明の第１の実施例に係る薄膜トランジスタ
アレイの構成を模式的に説明するための断面図である。
アレイの構成を模式的に説明するための断面図である。
【図３】本発明の第１の実施例に係る薄膜トランジスタ
アレイの構成を模式的に説明するための断面図である。
アレイの構成を模式的に説明するための断面図である。
【図４】本発明の第１の実施例に係る薄膜トランジスタ
アレイの製造工程を模式的に説明するための平面図であ
る。
アレイの製造工程を模式的に説明するための平面図であ
る。
【図５】本発明の第１の実施例に係る薄膜トランジスタ
アレイの製造工程を模式的に説明するための平面図であ
る。
アレイの製造工程を模式的に説明するための平面図であ
る。
【図６】本発明の第１の実施例に係る薄膜トランジスタ
アレイの製造工程を模式的に説明するための平面図であ
る。
アレイの製造工程を模式的に説明するための平面図であ
る。
【図７】本発明の第１の実施例に係る薄膜トランジスタ
アレイの製造工程を模式的に説明するための平面図であ
る。
アレイの製造工程を模式的に説明するための平面図であ
る。
【図８】本発明の第２の実施例に係る薄膜トランジスタ
アレイの構成を模式的に説明するための平面図である。
アレイの構成を模式的に説明するための平面図である。
【図９】本発明の第２の実施例に係る薄膜トランジスタ
アレイの製造工程を模式的に説明するための平面図であ
る。
アレイの製造工程を模式的に説明するための平面図であ
る。
【図１０】本発明の第２の実施例に係る薄膜トランジス
タアレイの製造工程を模式的に説明するための平面図で
ある。
タアレイの製造工程を模式的に説明するための平面図で
ある。
【図１１】本発明の第２の実施例に係る薄膜トランジス
タアレイの製造工程を模式的に説明するための平面図で
ある。
タアレイの製造工程を模式的に説明するための平面図で
ある。
【図１２】本発明の第２の実施例に係る薄膜トランジス
タアレイの製造工程を模式的に説明するための平面図で
ある。
タアレイの製造工程を模式的に説明するための平面図で
ある。
【図１３】本発明の第２の実施例に係る薄膜トランジス
タアレイの構成を模式的に説明するための断面図であ
る。
タアレイの構成を模式的に説明するための断面図であ
る。
【図１４】本発明の第２の実施例に係る薄膜トランジス
タアレイの構成を模式的に説明するための断面図であ
る。
タアレイの構成を模式的に説明するための断面図であ
る。
【図１５】従来の薄膜トランジスタアレイの構成を説明
するための平面図である。
するための平面図である。
【図１６】従来の薄膜トランジスタアレイの構成を説明
するための断面図である。
するための断面図である。
【図１７】非線形素子を等価回路で表した図である。
【図１８】従来の薄膜トランジスタアレイの構成を説明
するための平面図である。
するための平面図である。
【符号の説明】 １ 透明絶縁基板 ２、５、１６、２５、２６、３１、３２、４６、４７、
４９、５０ ゲート電極 ３ 絶縁膜 ４、３３、５６ ゲート配線側共通線 ６、１７ 半導体膜 ７、８、２３、２４、３４、３５、３６、３７、５２、
５３ ソース、ドレイン電極 ９、１０、１９、２０、３８、３９、４０、４１、５
４、５５ ＴＦＴ １１、３０、４２、４３、５１ 非線形素子 １２、４４ ゲート端子 １３ ゲート配線 １４ 信号線 １５ 画素電極 １８ 表示用ＴＦＴ ２１、４８ 信号線側共通線 ２２、４５ 信号端子 ２７ 第三の導電膜 ２８ コンタクトホール ２９ 保護膜
４９、５０ ゲート電極 ３ 絶縁膜 ４、３３、５６ ゲート配線側共通線 ６、１７ 半導体膜 ７、８、２３、２４、３４、３５、３６、３７、５２、
５３ ソース、ドレイン電極 ９、１０、１９、２０、３８、３９、４０、４１、５
４、５５ ＴＦＴ １１、３０、４２、４３、５１ 非線形素子 １２、４４ ゲート端子 １３ ゲート配線 １４ 信号線 １５ 画素電極 １８ 表示用ＴＦＴ ２１、４８ 信号線側共通線 ２２、４５ 信号端子 ２７ 第三の導電膜 ２８ コンタクトホール ２９ 保護膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/136 500 G02F 1/1345
Claims (7)
- 【請求項１】基板上にマトリックス状に配列した複数の
画素電極と、前記画素電極にそれぞれ接続された複数の
表示用ＴＦＴと、前記画素電極の行ごとに配線され、各
行のＴＦＴにゲート信号を供給する第一の導電膜よりな
る複数のゲート配線と、前記画素電極の列ごとに配線さ
れ、各列のＴＦＴにデータ信号を供給する第二の導電膜
よりなる複数の信号線と、前記ゲート配線の延在する方
向に略直角に延在して形成されたゲート配線側共通線
と、前記信号線の延在する方向に略直角に延在して形成
された信号線側共通線と、前記ゲート配線の一の端側と
前記ゲート配線側共通線との間、及び、前記信号線の一
の端側と前記信号線側共通線との間の各々に配設された
複数のＴＦＴよりなる非線形素子と、を有する薄膜トラ
ンジスタアレイであって、 前記ゲート配線と前記ゲート配線側共通線との間に配設
された前記非線形素子のゲート電極が前記ゲート配線側
共通線と離間して形成され、 前記信号線と前記信号線側共通線の間に配設された前記
非線形素子のソース、ドレイン電極が前記信号線側共通
線と離間して形成され、 前記ゲート配線側共通線と前記非線形素子のゲート電
極、及び、前記信号線側共通線と前記非線形素子のソー
ス、ドレイン電極が、それぞれ、前記第一の導電膜及び
前記第二の導電膜の上層に形成された絶縁膜のコンタク
トホールを介して、第三の導電膜により接続されてい
る、ことを特徴とする薄膜トランジスタアレイ。 - 【請求項２】前記ゲート配線側共通線が、前記第二の導
電膜によって構成され、前記信号線側共通線が、前記第
一の導電膜によって構成されている、ことを特徴とする
請求項１記載の薄膜トランジスタアレイ。 - 【請求項３】前記ゲート配線と前記ゲート配線側共通線
との間に配設された前記非線形素子のゲート電極が、前
記第一の導電膜によって構成され、前記信号線と前記信
号線側共通線の間に配設された前記非線形素子のソー
ス、ドレイン電極が、前記第二の導電膜によって構成さ
れている、ことを特徴とする請求項１または２のいずれ
か一に記載の薄膜トランジスタアレイ。 - 【請求項４】前記ソース、ドレイン電極が、前記ゲート
電極の上層に形成され、前記ＴＦＴがボトムゲート型で
構成される、ことを特徴とする請求項１乃至３のいずれ
か一に記載の薄膜トランジスタアレイ。 - 【請求項５】前記ゲート電極が、前記ソース、ドレイン
電極の上層に形成され、前記ＴＦＴがトップゲート型で
構成される、ことを特徴とする請求項１乃至３のいずれ
か一に記載の薄膜トランジスタアレイ。 - 【請求項６】ガラス等からなる透明絶縁基板上にマトリ
ックス状に配列した複数の透明な画素電極１５と、 前記画素電極１５にそれぞれ接続された複数の表示用Ｔ
ＦＴ１８と、 第一の導電膜より形成され、各画素電極の行ごとに配線
されて各行の前記表示用ＴＦＴにゲート信号を供給する
複数本のゲート配線１３と、 第二の導電膜より形成され、各画素電極の列ごとに配線
されて各列の前記表示用ＴＦＴにデータ信号を供給する
複数本の信号線１４と、 前記ゲート配線１３及び前記信号線１４の一方の端部
に、それぞれの配線と一体に形成されたゲート端子１２
及び信号端子２２と、 前記ゲート端子１２に、そのゲート電極２及びドレイン
電極とが接続されたＴＦＴ９と、 前記ＴＦＴ９のソース電極及びドレイン電極に、そのド
レイン電極及びソース電極がそれぞれ接続されたＴＦＴ
１０と、 前記ＴＦＴ１０のゲート電極５とドレイン電極が接続さ
れ、ゲート配線の延在する方向に垂直に延在して形成さ
れたゲート配線側共通線４と、 前記信号端子２２に、そのゲート電極２６及びドレイン
電極が接続されたＴＦＴ１９と、 前記ＴＦＴ１９のソース電極及びドレイン電極に、その
ドレイン電極及びソース電極がそれぞれ接続されたＴＦ
Ｔ２０と、 前記ＴＦＴ２０のゲート電極２６とドレイン電極が接続
され、信号線の延在する方向に垂直に延在して形成され
た信号線側共通線２１と、からなる薄膜トランジスタア
レイであって、 前記ゲート配線１３と前記ゲート配線側共通線４の間の
前記ＴＦＴ９及び前記ＴＦＴ１０により形成される前記
非線形素子１１のうち、前記ゲート配線側共通線４側で
第一の導電膜により形成される前記ＴＦＴ１０の前記ゲ
ート電極５を島状に形成し、 前記ゲート配線側共通線４を第二の導電膜で形成し、 前記ゲート電極５と前記ゲート配線側共通線４とを、そ
れぞれの所定領域に形成したコンタクトホール２８を介
して第三の導電膜２７により接続し、 前記信号線１４と前記信号線側共通線２１の間の前記Ｔ
ＦＴ１９及び前記ＴＦＴ２０により形成される前記非線
形素子３０のうち、前記信号線側共通線２１側で第二の
導電膜により形成される前記ＴＦＴ１０の前記ソース、
ドレイン電極２４を島状に形成し、 前記信号線側共通線２１を第一の導電膜で形成し、 前記ソース、ドレイン電極２４と前記信号線側共通線２
１とを、それぞれの所定領域に形成したコンタクトホー
ル２８を介して第三の導電膜２７により接続した、こと
を特徴とする薄膜トランジスタアレイ。 - 【請求項７】ガラス等からなる透明絶縁基板上にマトリ
ックス状に配列した複数の透明な画素電極１５と、 前記画素電極１５にそれぞれ接続された複数の表示用Ｔ
ＦＴ１８と、 第一の導電膜より形成され、各画素電極の行ごとに配線
されて各列の前記表示用ＴＦＴにデータ信号を供給する
複数本の信号線１４と、 第二の導電膜より形成され、各画素電極行ごとに配線さ
れて各行の前記表示用ＴＦＴにゲート信号を供給する複
数本のゲート配線１３と、 前記ゲート配線１３及び前記信号線１４の一方の端部
に、それぞれの配線と一体に形成されたゲート端子４４
及び信号端子４５と、 前記ゲート端子４４に、そのゲート電極３１及びドレイ
ン電極とが接続されたＴＦＴ３８と、 前記ＴＦＴ３８のソース電極及びドレイン電極に、その
ドレイン電極及びソース電極がそれぞれ接続されたＴＦ
Ｔ３９と、 前記ＴＦＴ３９のゲート電極３２とドレイン電極が接続
されゲート配線の延在する方向に垂直に延在して形成さ
れたゲート配線側共通線３３と、 前記信号端子４５に、そのゲート電極４６及びドレイン
電極が接続されたＴＦＴ４０と、 前記ＴＦＴ４０のソース電極及びドレイン電極に、その
ドレイン電極及びソース電極がそれぞれ接続されたＴＦ
Ｔ４１と、 前記ＴＦＴ４１のゲート電極４７とドレイン電極が接続
され、信号線の延在する方向に垂直に延在して形成され
た信号線側共通線２４８と、からなる薄膜トランジスタ
アレイであって、 前記ゲート配線１３と前記ゲート配線側共通線３３の間
の前記ＴＦＴ３８及び前記ＴＦＴ３９により形成される
前記非線形素子４２のうち、前記ゲート配線側共通線３
３側で第二の導電膜により形成される前記ＴＦＴ３９の
前記ゲート電極３２を島状に形成し、 前記ゲート配線側共通線３３を第一の導電膜で形成し、 前記ゲート電極３２と前記ゲート配線側共通線３３とを
それぞれの所定領域に形成したコンタクトホール２８を
介して第三の導電膜２７により接続し、 前記信号線１４と前記信号線側共通線４８の間の前記Ｔ
ＦＴ４０及び前記ＴＦＴ４１により形成される前記非線
形素子４３のうち、前記信号線側共通線４８側で第一の
導電膜により形成される前記ＴＦＴ４１の前記ソース、
ドレイン電極３７を島状に形成し、 前記信号線側共通線４８を第二の導電膜で形成し、 前記ソース、ドレイン電極３７と前記信号線側共通線４
８とをそれぞれの所定領域に形成したコンタクトホール
２８を介して第三の導電膜２７により接続した、ことを
特徴とする薄膜トランジスタアレイ。
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