JP2692797B2 - 画像処理装置 - Google Patents
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- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/04—Scanning arrangements, i.e. arrangements for the displacement of active reading or reproducing elements relative to the original or reproducing medium, or vice versa
- H04N1/12—Scanning arrangements, i.e. arrangements for the displacement of active reading or reproducing elements relative to the original or reproducing medium, or vice versa using the sheet-feed movement or the medium-advance or the drum-rotation movement as the slow scanning component, e.g. arrangements for the main-scanning
- H04N1/126—Arrangements for the main scanning
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Description
【発明の詳細な説明】
〔技術分野〕
本発明は、例えば原稿をCCD等のライン・イメージ・
センサを使用して読み取って得た画像信号を処理する画
像処理装置に関する。 〔従来技術〕 読み取りエリアが原稿よりも少ないCCDを使用し、一
主走査毎に副走査方向に読み取りエリアを移動すること
により原稿全面の画像読み取りを行なうシリアル・スキ
ヤン方式の画像読み取り装置が知られている。 第９図は、シリアル・スキヤン方式の動作を説明する
ための図である。 ライン読み取り行なうCCDイメージ・センサ１は、図
示のホーム・ポジシヨンHPから図示の矢印の順に主走査
方向の走査を行なう不図示の主走査駆動系と、同じく副
走査方向の走査を行なう不図示の副走査駆動系により読
み取りエリアRAの走査を行なう。画像は、スキヤン〜
の順に逐次出力され、読み取りエリア全面の読み取り
が行なわれる。 このような画像読み取り装置で画像の縮小、拡大の画
像変倍処理を行なうには、主走査方向には走査速度を可
変する機械的な方法、CCD走査方向には画像データの間
引き、水増しによる電気的変倍方法が一般的である。 CCD走査方向の画像データ数を可変とし、CCDの光電荷
の蓄積時間を一定、かつ、連続とした場合、例えば、50
％の縮小を行なうには、主走査の送り速度を２倍にし、
CCD走査方向の画像データを２画素につき１つの割り合
いで間引きすることにより縮小動作が行なえる。逆に、
200％の拡大の場合には、主走査の送り速度を２分の１
にし、CCD走査方向の画像データを１画素につき２つの
割り合いで水増しすれば拡大動作が行なえる。 このように50％,200％といった区切りのよい倍率で
は、スキヤン〜の走査の境い目の画像つなぎ処理は
比較的簡単であるが、50％,167％といった倍率では変倍
時のこうした画像つなぎ処理は非常に複雑になる。ま
た、スムージング処理といった画像処理を変倍処理の後
に行なう場合には、画像データを余分に送らねばなら
ず、益々変倍時のこうした画像つなぎ処理が複雑にな
る。 第10図は、変倍時の画像つなぎ処理を説明するための
図である。 第10図の上段は、第９図のCCD走査方向（＝副走査方
向）に読み取りエリアを見た場合の読み取りラインの様
子、即ち、等倍時の出力画素の様子を示している。図中
のa,b,c,dは、１回目のスキヤンと１＋１回目のスキヤ
ンの時の画像つなぎに関係する画素を示しており、この
例では、３×３のマトリツクスによるスムージング処理
を後段の回路で行なうものとする。 第10図の下段は、150％の拡大をした時の出力画素の
様子の例を示している。図中のａ′,a″,b′,c′,c″,
d″は、150％に水増し拡大処理をした場合のa,b,c,dの
画素にそれぞれ対応している。 150％の拡大をした場合に、この例では、１回目のス
キヤンでａ′,a″,b′,c′,c″の画素を、１＋１回目の
スキヤンでａ″,b′,c′,c″,d″の画素を出力する必要
がある。また、CCDイメージ・センサ１の画素数、倍率
によって毎回同じような画像つなぎになるとは限らず、
画像の間引き、水増しに関する情報を保持しておく必要
がある。 第11図は、従来の画像データの間引き、水増しによる
電気的変倍回路の例である。 入力画像データは、ランダム・アクセス・メモリ＝RA
M13,15に交互に書き込まれ、その際に画像データを間引
くことにより縮小動作を、また、RAM13,15より読み出す
際に画像データを水増しすることにより拡大動作が行な
われ出力画像データとして次段の回路へ送られる。 Ｄタイプ・フリツプ・フロツプ（DFF）10は、入力画
像データをラツチするための回路であり、一緒に送られ
てくる画像クロツクWRCKでデータのラツチが行なわれ
る。 デイケルド・レート・マルチプライヤ（DRM）11は、
画像クロツクWRCKを間引き、縮小を行なうためのクロツ
クWRCMを生成する。DRM11は、スタンダードTTLのTI社の
SN74167のような回路であり、99,55といったバイナリ・
コーデイド・デジマル（BCD）による数値をデータ入力
端子にセツトしておくことにより数値に応じて間引かれ
たクロツクWRCMが得られる。SN74167は、画像クロツクW
RCKを素通しにすることが出来ないので外部回路を追加
し縮小動作を行なわないようにしておく。同期信号WRST
は、１ライン毎の同期を行なうための信号であり、この
信号がロー・レベルになった時にDRM11内蔵のカウンタ
がクリアされ一主走査の間同様のパターンで画像クロツ
クWRCKの間引き動作を行なう。 カウンタ12は、RAM13,15の書き込みアドレスを生成す
るためのカウンタであり、例えば、同期信号WRSTに引き
続いてカウント値を値０から順次インクリメントしてい
く。 DFF18は、RAM13,15より読み出されたデータをセレク
タ17で選択しラツチするための回路であり、外部画像ク
ロツクRDCKでデータのラツチが行なわれる。 バイナリ・レート・マルチプライヤ（BRM）19は、画
像クロツクRDCKを間引き、拡大を行なうためのクロツク
RDCMを生成する。BRM19は、スタンダードTTLのTI社のSN
7497ような回路であり、6FF、955（16進数）といったバ
イナリ・データによる数値をデータ入力端子にセツトし
ておくことにより数値に応じて間引かれたクロツクRDCM
が得られる。SN7497は、画像クロツクRDCKを素通しにす
ることが出来ないので外部回路を追加し拡大動作を行な
わないようにしておく。同期信号RDSTは、１ライン毎の
同期を行なうための信号であり、この信号がロー・レベ
ルになった時にBRM19内蔵のカウンタがクリアされ一主
走査の間同様のパターンで画像クロツクRDCKの間引き動
作を行なう。 カウンタ20は、RAM13,15の読み出しアドレスを生成す
るためのカウンタであり、例えば、同期信号RDSTに引き
続いてカウント値を値０から順次インクリメントしてい
く。 RAM13,15は、セレクタ14,16で選択されたカウンタ12
の書き込みアドレス、カウンタ20の読み出しアドレスに
応じて画像データの書き込み、読み出しを行なうメモリ
である。一方のRAMで書き込み動作をしている間に他方
のRAMで読み出し動作を行なう、いわゆるダブル・バツ
フアの構成を取っている。 以上の従来の回路構成で第10図で説明したように正確
な画像つなぎを行なうためには、画像つなぎ位置でのDR
M11,BRM19の内蔵カウンタの出力を一致させる必要があ
り、単にカウンタをクリアするだけでなくカウンタ値の
プリセツト、つなぎ位置でのカウンタ値の読み取り等、
変倍に関する正確なデータの把握が必要となり、従っ
て、回路は大規模、複雑となる。 また、同期信号WRST,RDSTを入力してから任意のタイ
ミングで画像データの書き込み、読み出し動作を行なう
ためには同様に回路の追加が必要となる。 〔目的〕 本発明は以上の点に鑑みてなされたもので、画像の読
み取り位置を主走査方向に複数回移動するとともに、読
み取り位置の主走査方向への移動が終了する毎に読み取
り位置を副走査方向へ移動することにより、画像全面を
読み取る構成において、画像の任意倍率の拡大、縮小動
作を良好に実行可能とすることを目的とし、詳しくは、
画像をライン毎に読み取り画像信号を出力する読取手段
と、前記読取手段の読み取り位置を主走査方向に複数回
移動する第１移動手段と、前記読取手段の読み取り位置
の主走査方向への移動の終了毎に前記読取手段の読み取
り位置を副走査方向へ移動する第２移動手段と、前記読
取手段の読み取り位置の主走査方向への移動毎に設定さ
れた変倍用タイミング信号に従って、前記読取手段から
出力された画像信号に対して変倍処理を実行する変倍手
段と、前記読取手段の読み取り位置の主走査方向への移
動毎に前記変倍手段により実際に実行された変倍処理と
実行すべき変倍処理との誤差を記録する記録手段と、前
記記録手段に記録されている前記読取手段の読み取り位
置の主走査方向への先の移動時に前記変倍手段により実
際に実行された変倍処理と実行すべき変倍処理との誤差
に従って、前記読取手段の読み取り位置の主走査方向へ
の次の移動時に前記変倍手段により実行すべき変倍処理
のための変倍用タイミング信号を制御する制御手段とを
有する画像処理装置を提供するものであり、また、画像
をライン毎に読み取り画像信号を出力する読取手段と、
前記読取手段の読み取り位置を主走査方向に複数回移動
する第１移動手段と、前記読取手段の読み取り位置の主
走査方向への移動の終了毎に前記読取手段の読み取り位
置を副走査方向へ移動する第２移動手段と、前記読取手
段の読み取り位置の主走査方向への移動毎に設定された
変倍用タイミング信号に従って、前記読取手段から出力
された画像信号に対して変倍処理を実行する変倍手段
と、前記読取手段の読み取り位置の主走査方向への移動
毎に前記変倍手段により実行された変倍処理に要した読
み取り画素数を記録する記録手段と、前記記録手段に記
録されている前記読取手段の読み取り位置の主走査方向
への先の移動時に前記変倍手段により実行された変倍処
理に要した読み取り画素数に従って、前記読取手段の読
み取り位置の主走査方向への次の移動前に前記第２移動
手段により実行すべき前記読取手段の読み取り位置の副
走査方向への移動量を制御する制御手段とを有する画像
処理装置を提供するものである。 〔実施例〕 以下、実施例をもとに本発明の詳細な説明を行なう。 第１図は、本発明を適用可能なシリアル・スキヤン方
式の画像読み取り装置の制御ブロツク図の例である。 CCD30は、CCDイメージ・センサ１に相当し、ライン読
み取りを行なうイメージ・センサである。 CCD30より出力されるアナログ画像信号は、アナログ
信号処理回路に送られ、シエーデイング補正、ノイズ成
分の除去、増幅といった処理を行なわれた後、次段のア
ナログ・デジタル変換器（A/D変換器）32へと送られ
る。 A/D変換器32で、アナログ画像信号はデジタル画像信
号に変換され、画像つなぎ処理を内蔵した変倍処理回路
33へと送られる。 変倍処理回路33は、単に変倍処理、画像つなぎを行な
うのみでなく、変倍処理回路33へ入力されるCCD30に関
連する複数のタイミング信号Ａ、変倍、画像つなぎ処理
されて出力される出力画像データに関する複数のタイミ
ング信号Ｂをも発生する。 CCDドライバ34は、タイミング信号Ａを受けてCCD30を
駆動する信号を発生するドライバ回路である。 CPU35は、画像読み取り装置全体の制御を行なう例え
ばマイクロ・コンピユータである。制御プログラムはリ
ード・オンリー・メモリ（ROM）38に記憶されており、C
PU35は、データの一時記憶等に使用するランダム・アク
セス・メモリ（RAM）36を使用し、読み取り動作の開
始、停止、倍率の指定等の操作を行なう操作部39、CCD3
0の主走査方向への移動を制御する主走査駆動回路37、
副走査方向への移動を制御する副走査駆動回路40、そし
て、変倍回路33の制御を行なう。 第２図は、第１図示の変倍回路33の具体的な構成の例
である。 まず、縮小処理を行なう回路から説明する。 DFF51は、入力画像データをラツチするための回路で
あり、一緒に送られてくる画像クロツクWRCKでデータの
ラツチが行なわれる。 カウンタ52は、RAM52の読み出しアドレスを生成する
ためのカウンタであり、例えば、同期信号WRSTに引き続
いてカウント値を値０から順次インクリメントしてい
く。 セレクタ53は、RAM54のアドレス信号、および、制御
信号をCPU35、カウンタ52のいずれかに切り換えるため
の切り換え回路である。通常は、カウンタ52側をセレク
トし、RAM54に記憶されたタイミングを読み出されよう
にし、RAM54の内容を変更する時等にのみCPU35側に切り
換えて処理を行なう。 RAM54は、カウンタ52の発生するアドレス信号に応じ
た画像クロツクWRCKに関する複数タイミングを記憶する
ためのメモリである。CPU35によりあらかじめセツトさ
れたタイミング情報は、タイミング信号Ａとして同期信
号WRSTに同期して出力される。 タイミング信号Ａの一つの信号であるWREB信号は、RA
M58,RAM60に与える書き込みアドレス信号を発生するカ
ウンタ57のクロツク信号WRCUを発生するための信号であ
る。 DFF55,ORゲート56は、WREB信号からクロツク信号WRCU
を発生するための回路である。また、カウンタ57は、例
えば、同期信号WRSTに引き続いてカウント値を値０から
順次インクリメントするカウンタである。 次に、拡大処理を行なう回路を説明する。 DFF63は、RAM58,60より読み出されたデータをセレク
タ62で選択しラツチするための回路であり、外部画像ク
ロツクRDCKでデータのラツチが行なわれる。 カウンタ64は、RAM60の読み出しアドレスを生成する
ためのカウンタであり、例えば、同期信号RDSTに引き続
いてカウント値を値０から順次インクリメントしてい
く。 セレクタ65は、RAM66のアドレス信号、および、制御
信号をCPU35、カウンタ64のいずれかに切り換えるため
の切り換え回路である。通常は、カウンタ64側をセレク
トし、RAM66に記憶されたタイミングを読み出せるよう
にし、RAM66の内容を変更する時等にのみCPU35側に切り
換えて処理を行なう。 RAM66は、カウンタ66の発生するアドレス信号に応じ
た画像クロツクRDCKに関する複数タイミングを記憶する
ためのメモリである。CPU35によりあらかじめセツトさ
れたタイミング情報は、タイミング信号Ｂとして同期信
号RDSTに同期して出力される。 タイミング信号Ｂの一つの信号であるRDEB信号は、RA
M58,RAM60に与える読み出しアドレス信号を発生するカ
ウンタ69のクロツク信号RDCUを発生するための信号であ
る。 DFF67,ORゲート68は、RDEB信号からクロツク信号RDCU
を発生するための回路である。また、カウンタ69は、例
えば、同期信号RDSTに引き続いてカウント値を値０から
順次インクリメントするカウンタである。 RAM58,60は、セレクタ59,61で選択されたカウンタ57
の書き込みアドレス、カウンタ69の読み出しアドレスに
応じて画像データの書き込み、読み出しを行なうメモリ
であり、一方のRAMで書き込み動作をしている間に他方
のRAMで読み出し動作を行なう第11図同様のダブル・バ
ツフア構成を取っている。 第３図は、同期信号WRST,RDST、および、WREB信号,RD
EB信号のタイミング・チヤートの例である。この例で
は、等倍時のデータをセツトしているものとし、クロツ
クWRCKよりクロツクRDCKが周波数が高い場合を想定して
いる。そのために、RDEB信号の区間が少し短くなってい
る。 本実施例では、タイミングの発生にRAM等のリード・
ライト可能なメモリを使用しているので図のように同期
信号WRST,RDSTに対して任意のタイミングでWREB信号、R
DEB信号を発生することが可能になっている。 第４図は、縮小時の動作を詳細に説明するためのタイ
ミング・チヤートである。 第４図において破線は、60％縮小時のタイミングを示
している。 カウンタ52は、スタンダードTTLであるTI社のSN74LS1
63のような同期式クリアのカウンタであり、同期信号WR
STがロー・レベルになると図のようにカウント値が値ｍ
から値０へとクリアされる。クロツクWRCKの立ち上がり
エツジでＱ出力がカウント・アツプされる。 WREB信号は、この例ではRAM54のアドレス１から書き
込まれているものとし、カウンタ52のカウント信号によ
り図のように逐次読み出され、WREB＊信号、WRCU信号を
図示のように生成して行く。 カウンタ57は、スタンダードTTLであるTI社のSN74LS1
61のような非同期式クリアのカウンタであり、同期信号
WRSTがロー・レベルになると図のようにカウント値が値
０へとクリアされる。クロツクWRCUの立ち上がりエツジ
でカウンタ57のＱ出力がカウント・アツプされる。 クロツクWRCUは、カウンタ57のカウント・アツプのみ
でなく、RAM58,60にデータを書き込む時のライト・パル
スとしても使用できる。 第４図をみても分かるように60％の縮小は、CPU35で
セツトするWREB信号を５画素に２つの割り合いで間引く
ことにより行なうことが出来る。この場合、RAM66にセ
ツトされるRDEB信号のデータは等倍のデータである。 第５図は、拡大時の動作を詳細に説明するためのタイ
ミング・チヤートである。 第５図において破線は、133％拡大時のタイミングを
示している。 カウンタ64は、スタンダードTTLであるTI社のSN74LS1
63のような同期式クリアのカウンタであり、同期信号RD
STがロー・レベルになると図のようにカウント値が値ｎ
から値０へとクリアされる。クロツクRDCKの立ち上がり
エツジでＱ出力がカウント・アツプされる。 RDEB信号は、この例ではRAM66のアドレス１から書き
込まれているものとし、カウンタ64のカウント信号によ
り図のように逐次読み出され、RDEB＊信号、RDCU信号を
図示のように生成して行く。 カウンタ69は、スタンダードTTLであるTI社のSN74LS1
61のような非同期式クリアのカウンタであり、同期信号
RDSTがロー・レベルになると図のようにカウント値が値
０へとクリアされる。クロツクRDCUの立ち上がりエツジ
でカウンタ69のＱ出力がカウント・アツプされる。 第５図をみても分かるように133％の拡大は、CPU35で
セツトするRDEB信号を約４画素に１つの割り合いで間引
くことにより行なうことが出来る。この場合、REM54に
セツトされるWREB信号のデータは等倍のデータである。 次に、フロー・チヤートを使用してCPU35の具体的な
プログラム例の説明を行なう。 第６図は、CPU35のゼネラル・フローチヤートの例で
ある。 装置がPower Onされると、まずステツプSP100で初期
化を行う。次にステツプSP101では読み取り開始信号が
入力されるまで待機する。読み取り開始信号が入力され
るとステツプSP102でCCDイメージ・センサ１をホームポ
ジシヨンへと移動し、原稿の読み取りを開始する。 原稿読み取りは１主走査、１副走査送りを繰り返すこ
とにより実行され、各１主走査の直前に変倍用タイミン
グ信号をRAM54,66に設定することにより１主走査中の変
倍処理を制御する。この変倍用タイミング信号の設定は
変倍が拡大か、あるいは縮小かでアルゴリズムが異なる
ため、ステツプSP103で場合分けを行い、ステツプSP104
で拡大変倍用タイミング信号を設定し、ステツプSP105
で縮小変倍用タイミング信号を設定する。その後ステツ
プSP106で１主走査を行い、ステツプSP107で１副走査送
りを行う。ステツプSP108では以上の繰返しにより原稿
全面の読み取りが終ったかを判定し、終っていなければ
ステツプSP103へ戻る。一方、終っていればステツプSP1
01へ移り、新たな原稿読み取りのために再び待機する。 第６図のステツプSP104で行う拡大変倍時のRAM54,66
の設定については、第７図の詳細なフローチヤートを使
用して説明を行う。 本フローチヤートでは、ステツプSP200〜ステツプSP2
01でRAM54へのタイミング信号の書き込みを行い、ステ
ツプSP202〜ステツプSP218でRAM66へのタイミング信号
の書き込みを行う。ステツプSP200ではRAM54へのWERB信
号以外のタイミング信号Ａの書き込みを行う。 ステツプSP201では、後段の回路へ送るべき画像デー
タ数を「必要画素数」と呼ぶことにすると、RAM54の１
番地から「必要画素数」番地までにWREB信号を書き込
む。これによりWRST信号に同期して２番目の画像データ
から、連続して「必要画素数」個の画像データがRAM5
8、あるいはRAM60に記憶される。これは等倍時のRAM54
に対する設定に等しい。 ステツプSP202〜ステツプSP217でRAM66へRDEB信号を
書き込む。ステツプSP202で初期値１を与えられる「ア
ドレス」はRAM66の番地を表す変数である。ステツプSP2
03で1CCD走査の上端境界における「誤差」を設定する。
この「誤差」とは実現すべき変倍率と実現された変倍率
の差をあらわす変数である。この上端境界における「誤
差」は第１回目の主走査時には０であり、ｎ回目の主走
査では（ｎ−１）回目の主走査の下端境界における「誤
差」を用いる。この手法により任意の拡大変倍時にも正
確な画像つなぎが行える。 ステツプSP204では、RAM58、RAM60からRDCKクロツク
により読み出される水増しされた画像データのカウンタ
「出力画素数」、および「出力画素数」個の画像データ
を作るのに必要とした画像データのカウンタ「読み取り
画素数」に初期値０を与える。ステツプSP205以降のル
ープでは、「誤差」に応じて画像データの水増しを行
う。ｎ回目のループの先端（ステツプSP205の直前）に
おいては、 「誤差」＝ （「読み取り画素数」×倍率÷100 −「出力画素数」）×100 という関係がある。これに添え字ｎをつけて、 「誤差ｎ」＝ （「読み取り画素数ｎ」×倍率÷100 −「出力画素数ｎ」）×100 と表記する。この「誤差ｎ」が100を越えた時、水増し
を行う。 水増しによって「誤差ｎ＋１」は、 「誤差ｎ＋１」＝ （「読み取り画素数ｎ」×倍率÷100 −（「出力画素数ｎ」＋１））×100 ＝「誤差ｎ」−100 となり、100だけ減少する。フローチヤートにおいて、
この処理はステツプSP209、ステツプSP212で行われる。 一方、「誤差ｎ」が100未満の時は「アドレス」で表
されるタイミングにRDEB信号を書き込むことにより、
「読み取り画素数」が１増えるので、「誤差ｎ＋１」
は、 「誤差ｎ＋１」＝ （（「読み取り画素数ｎ」＋１）×倍率÷100 −（「出力画素数ｎ」＋１））×100 ＝「誤差ｎ」＋（倍率−100） となる。フローチヤートにおいて、この処理はステツプ
SP206,ステツプ207,ステツプ208で行われる。 ステツプSP210、ステツプSP211ではステツプSP217と
共に、隣接する２主走査にまたがって水増しされる画素
を処理を行う。 主走査の先頭において、第一画素については、「誤
差」が100以上であるにもかかわらず、それ以前に水増
しすべき画素がないため、RDEB信号を書き込んでRAM58,
RAM60から読み出しておかなければならない。よってス
テツプSP210で第１画素目かどうか調べ、ステツプSP211
でステツプSP207、ステツプSP208と同様の処理を行う。 ステツプSP213では「アドレス」を１増し、次のルー
プで新たなタイミングについて記述する準備を行う。ス
テツプSP214では、ステツプSP212、ステツプSP208でRAM
66にRDEB信号を書き込もうが、書き込まないかにかかわ
らず、「出力画素数」を１増やす。 ステツプSP215では「出力画素数」が「必要画素数」
に達したかどうか調べ、達していなければステツプSP20
5に戻る。達していれば、ステツプSP216で下端境界にお
ける「読み取り画素数」、「誤差」を記録する。この
「読み取り画素数」が次に行われる１副走査送りの送り
量となり、「誤差」は次回の主走査における上端境界の
「誤差」となる。 ステツプSP217では「誤差」が100以上かどうか調べ、
100以上であれば直前に出力された画素を次回の主走査
の先頭において出力しなければならない。そのため、１
主走査終了後に送られる１副走査送り量となる「読み取
り画素数」を１減らしておく。 最後にステツプSP218ではRAM66へのRDEB信号以外のタ
イミング信号Ｂの書き込みを行う。 第６図のステツプSP105で行う縮小変倍時のRAM54,66
の設定については、第８図の詳細なフローチヤートを使
用して説明を行う。 本フローチヤートでは、ステツプSP300〜ステツプSP3
13でRAM54へのタイミング信号の書き込みを行い、ステ
ツプSP314〜ステツプSP315でRAM66へのタイミング信号
の書き込みを行う。ステツプSP300ではRAM54へのWREB信
号以外のタイミング信号Ａの書き込みを行う。 ステツプSP301〜ステツプSP313でRAM54へWREB信号を
書き込む。ステツプSP301で初期値１を与えられる「ア
ドレス」はRAM54の番地を表す変数である。 ステツプSP302で1CCD走査の上端境界における「誤
差」を設定する。この「誤差」は拡大時設定における
「誤差」と同一の意味を持つ。この上端境界における
「誤差」は第１回目の主走査時には０であり、ｎ回目の
主走査では（ｎ−１）回目の主走査の下端境界における
「誤差」を用いる。この手法により任意の縮小変倍時に
も正確な画像つなぎが行える。 ステツプSP303では、RAM58,RAM60に書き込まれる間引
きされた画像データのカウンタ「出力画素数」、および
「出力画素数」個の画像データを作るのに必要とした画
像データのカウンタ「読み取り画素数」に初期値０を与
える。ステツプSP304以降のループでは、「誤差」に応
じて画像データの間引きを行う。ｎ回目のループの先頭
（ステツプSP304の直前）においては、 「誤差」＝（「出力画素数」 −「読み取り画素数」×倍率÷100）×100 という関係がある。これに添え字ｎをつけて、 「誤差ｎ」＝（「出力画素数ｎ」 −「読み取り画素数ｎ」×倍率÷100）×100 と表記する。この「誤差ｎ」が倍率を越えた時、間引き
を行う。 間引きによって「誤差ｎ＋１」は、 「誤差ｎ＋１」＝（「出力画素数ｎ」 −（「読み取り画素数ｎ」＋１）×倍率÷100）×100 ＝「誤差ｎ」−倍率 となり、倍率分だけ減少する。フローチヤートにおい
て、この処理は、ステツプSP308、ステツプSP309で行わ
れる。 一方、「誤差」が倍率未満の時は「アドレス」で表さ
れるタイミングにWREB信号を書き込むことにより、「出
力画素数」が１増えるので、「誤差ｎ＋１」は、 「誤差ｎ＋１」＝（（「出力画素数ｎ」＋１） −（「読み取り画素数ｎ」＋１）×倍率÷100）×100 ＝「誤差ｎ」＋（100−倍率） となる。フローチヤートにおいて、この処理はステツプ
SP305、ステツプ306、ステツプ307で行われる。 ステツプSP310では「アドレス」を１増し、次のルー
プで新たなタイミングについて記述する準備を行う。ス
テツプSP311では、ステツプSP307、ステツプSP309でRAM
54にWREB信号を書き込もうが、書き込まないかにかかわ
らず、「読み取り画素数」を１増やす。 ステツプSP312では「出力画素数」が「必要画素数」
に達したかどうか調べ、達していなければステツプSP30
4に戻る。達していれば、ステツプSP313で下端境界にお
ける「読み取り画素数」、「誤差」を記録する。この
「読み取り画素数」が次に行われる１副走査送りの送り
量となり、「誤差」は次回の主走査における上端境界の
「誤差」となる。 ステツプSP314では、RAM66の１番地から「必要画素
数」番地までにRDEB信号を書き込む。これによりRDST信
号に同期して２番目のタイミングから、連続して「必要
画素数」個の画像データがRAM58、あるいはRAM60から後
段の回路に送られる。これは等倍時のRAM66に対する設
定に等しい。 最後にステツプSP315ではRAM66へのRDEB信号以外のタ
イミング信号Ｂの書き込みを行う。 尚、上記実施例において、画像データの一時記憶用に
RAMを使用しているが、例えば、フアースト・イン・フ
アースト・アウト・メモリ等の記憶素子も使用可能であ
る。 使用する倍率の種類が少ない場合等は、あらかじめ変
倍に関する情報をリード・オンリー・メモリ（ROM）等
に複数記憶しておき、このROMの情報を選択することに
よって変倍情報のデータ・セツトの代りにしてもよい。 以上説明した構成によればシリアル・スキヤン方式の
画像読み取り装置における変倍処理時の画像つなぎを容
易に実現する事が可能になった。 また、従来、複雑な回路を必要とした変倍回路を上記
説明の如く、単純な回路構成で実現することが可能にな
った。 また、変倍に関する情報をCPU等で管理出来ることか
ら、従来、難しかったシリアル・スキヤン方式の画像デ
ータ変倍時の画像つなぎ処理、副走査方向の移動量の管
理が容易に出来る。 〔効果〕 以上説明した様に本発明によると、読み取り位置の主
走査方向への先の移動時に実行された変倍処理と次の移
動時に実行される変倍処理との整合が取れ、また、読み
取り位置の副走査方向への移動量が先に実行された変倍
処理に適合し、よって、画像の任意倍率の拡大、縮小動
作時においても読み取り位置の主走査方向への先の移動
時に出力された画像信号と次の移動時に出力される画像
信号とのつなぎ処理が確実になされ、従って、画像の任
意倍率の拡大、縮小動作を良好に実行可能となる。
センサを使用して読み取って得た画像信号を処理する画
像処理装置に関する。 〔従来技術〕 読み取りエリアが原稿よりも少ないCCDを使用し、一
主走査毎に副走査方向に読み取りエリアを移動すること
により原稿全面の画像読み取りを行なうシリアル・スキ
ヤン方式の画像読み取り装置が知られている。 第９図は、シリアル・スキヤン方式の動作を説明する
ための図である。 ライン読み取り行なうCCDイメージ・センサ１は、図
示のホーム・ポジシヨンHPから図示の矢印の順に主走査
方向の走査を行なう不図示の主走査駆動系と、同じく副
走査方向の走査を行なう不図示の副走査駆動系により読
み取りエリアRAの走査を行なう。画像は、スキヤン〜
の順に逐次出力され、読み取りエリア全面の読み取り
が行なわれる。 このような画像読み取り装置で画像の縮小、拡大の画
像変倍処理を行なうには、主走査方向には走査速度を可
変する機械的な方法、CCD走査方向には画像データの間
引き、水増しによる電気的変倍方法が一般的である。 CCD走査方向の画像データ数を可変とし、CCDの光電荷
の蓄積時間を一定、かつ、連続とした場合、例えば、50
％の縮小を行なうには、主走査の送り速度を２倍にし、
CCD走査方向の画像データを２画素につき１つの割り合
いで間引きすることにより縮小動作が行なえる。逆に、
200％の拡大の場合には、主走査の送り速度を２分の１
にし、CCD走査方向の画像データを１画素につき２つの
割り合いで水増しすれば拡大動作が行なえる。 このように50％,200％といった区切りのよい倍率で
は、スキヤン〜の走査の境い目の画像つなぎ処理は
比較的簡単であるが、50％,167％といった倍率では変倍
時のこうした画像つなぎ処理は非常に複雑になる。ま
た、スムージング処理といった画像処理を変倍処理の後
に行なう場合には、画像データを余分に送らねばなら
ず、益々変倍時のこうした画像つなぎ処理が複雑にな
る。 第10図は、変倍時の画像つなぎ処理を説明するための
図である。 第10図の上段は、第９図のCCD走査方向（＝副走査方
向）に読み取りエリアを見た場合の読み取りラインの様
子、即ち、等倍時の出力画素の様子を示している。図中
のa,b,c,dは、１回目のスキヤンと１＋１回目のスキヤ
ンの時の画像つなぎに関係する画素を示しており、この
例では、３×３のマトリツクスによるスムージング処理
を後段の回路で行なうものとする。 第10図の下段は、150％の拡大をした時の出力画素の
様子の例を示している。図中のａ′,a″,b′,c′,c″,
d″は、150％に水増し拡大処理をした場合のa,b,c,dの
画素にそれぞれ対応している。 150％の拡大をした場合に、この例では、１回目のス
キヤンでａ′,a″,b′,c′,c″の画素を、１＋１回目の
スキヤンでａ″,b′,c′,c″,d″の画素を出力する必要
がある。また、CCDイメージ・センサ１の画素数、倍率
によって毎回同じような画像つなぎになるとは限らず、
画像の間引き、水増しに関する情報を保持しておく必要
がある。 第11図は、従来の画像データの間引き、水増しによる
電気的変倍回路の例である。 入力画像データは、ランダム・アクセス・メモリ＝RA
M13,15に交互に書き込まれ、その際に画像データを間引
くことにより縮小動作を、また、RAM13,15より読み出す
際に画像データを水増しすることにより拡大動作が行な
われ出力画像データとして次段の回路へ送られる。 Ｄタイプ・フリツプ・フロツプ（DFF）10は、入力画
像データをラツチするための回路であり、一緒に送られ
てくる画像クロツクWRCKでデータのラツチが行なわれ
る。 デイケルド・レート・マルチプライヤ（DRM）11は、
画像クロツクWRCKを間引き、縮小を行なうためのクロツ
クWRCMを生成する。DRM11は、スタンダードTTLのTI社の
SN74167のような回路であり、99,55といったバイナリ・
コーデイド・デジマル（BCD）による数値をデータ入力
端子にセツトしておくことにより数値に応じて間引かれ
たクロツクWRCMが得られる。SN74167は、画像クロツクW
RCKを素通しにすることが出来ないので外部回路を追加
し縮小動作を行なわないようにしておく。同期信号WRST
は、１ライン毎の同期を行なうための信号であり、この
信号がロー・レベルになった時にDRM11内蔵のカウンタ
がクリアされ一主走査の間同様のパターンで画像クロツ
クWRCKの間引き動作を行なう。 カウンタ12は、RAM13,15の書き込みアドレスを生成す
るためのカウンタであり、例えば、同期信号WRSTに引き
続いてカウント値を値０から順次インクリメントしてい
く。 DFF18は、RAM13,15より読み出されたデータをセレク
タ17で選択しラツチするための回路であり、外部画像ク
ロツクRDCKでデータのラツチが行なわれる。 バイナリ・レート・マルチプライヤ（BRM）19は、画
像クロツクRDCKを間引き、拡大を行なうためのクロツク
RDCMを生成する。BRM19は、スタンダードTTLのTI社のSN
7497ような回路であり、6FF、955（16進数）といったバ
イナリ・データによる数値をデータ入力端子にセツトし
ておくことにより数値に応じて間引かれたクロツクRDCM
が得られる。SN7497は、画像クロツクRDCKを素通しにす
ることが出来ないので外部回路を追加し拡大動作を行な
わないようにしておく。同期信号RDSTは、１ライン毎の
同期を行なうための信号であり、この信号がロー・レベ
ルになった時にBRM19内蔵のカウンタがクリアされ一主
走査の間同様のパターンで画像クロツクRDCKの間引き動
作を行なう。 カウンタ20は、RAM13,15の読み出しアドレスを生成す
るためのカウンタであり、例えば、同期信号RDSTに引き
続いてカウント値を値０から順次インクリメントしてい
く。 RAM13,15は、セレクタ14,16で選択されたカウンタ12
の書き込みアドレス、カウンタ20の読み出しアドレスに
応じて画像データの書き込み、読み出しを行なうメモリ
である。一方のRAMで書き込み動作をしている間に他方
のRAMで読み出し動作を行なう、いわゆるダブル・バツ
フアの構成を取っている。 以上の従来の回路構成で第10図で説明したように正確
な画像つなぎを行なうためには、画像つなぎ位置でのDR
M11,BRM19の内蔵カウンタの出力を一致させる必要があ
り、単にカウンタをクリアするだけでなくカウンタ値の
プリセツト、つなぎ位置でのカウンタ値の読み取り等、
変倍に関する正確なデータの把握が必要となり、従っ
て、回路は大規模、複雑となる。 また、同期信号WRST,RDSTを入力してから任意のタイ
ミングで画像データの書き込み、読み出し動作を行なう
ためには同様に回路の追加が必要となる。 〔目的〕 本発明は以上の点に鑑みてなされたもので、画像の読
み取り位置を主走査方向に複数回移動するとともに、読
み取り位置の主走査方向への移動が終了する毎に読み取
り位置を副走査方向へ移動することにより、画像全面を
読み取る構成において、画像の任意倍率の拡大、縮小動
作を良好に実行可能とすることを目的とし、詳しくは、
画像をライン毎に読み取り画像信号を出力する読取手段
と、前記読取手段の読み取り位置を主走査方向に複数回
移動する第１移動手段と、前記読取手段の読み取り位置
の主走査方向への移動の終了毎に前記読取手段の読み取
り位置を副走査方向へ移動する第２移動手段と、前記読
取手段の読み取り位置の主走査方向への移動毎に設定さ
れた変倍用タイミング信号に従って、前記読取手段から
出力された画像信号に対して変倍処理を実行する変倍手
段と、前記読取手段の読み取り位置の主走査方向への移
動毎に前記変倍手段により実際に実行された変倍処理と
実行すべき変倍処理との誤差を記録する記録手段と、前
記記録手段に記録されている前記読取手段の読み取り位
置の主走査方向への先の移動時に前記変倍手段により実
際に実行された変倍処理と実行すべき変倍処理との誤差
に従って、前記読取手段の読み取り位置の主走査方向へ
の次の移動時に前記変倍手段により実行すべき変倍処理
のための変倍用タイミング信号を制御する制御手段とを
有する画像処理装置を提供するものであり、また、画像
をライン毎に読み取り画像信号を出力する読取手段と、
前記読取手段の読み取り位置を主走査方向に複数回移動
する第１移動手段と、前記読取手段の読み取り位置の主
走査方向への移動の終了毎に前記読取手段の読み取り位
置を副走査方向へ移動する第２移動手段と、前記読取手
段の読み取り位置の主走査方向への移動毎に設定された
変倍用タイミング信号に従って、前記読取手段から出力
された画像信号に対して変倍処理を実行する変倍手段
と、前記読取手段の読み取り位置の主走査方向への移動
毎に前記変倍手段により実行された変倍処理に要した読
み取り画素数を記録する記録手段と、前記記録手段に記
録されている前記読取手段の読み取り位置の主走査方向
への先の移動時に前記変倍手段により実行された変倍処
理に要した読み取り画素数に従って、前記読取手段の読
み取り位置の主走査方向への次の移動前に前記第２移動
手段により実行すべき前記読取手段の読み取り位置の副
走査方向への移動量を制御する制御手段とを有する画像
処理装置を提供するものである。 〔実施例〕 以下、実施例をもとに本発明の詳細な説明を行なう。 第１図は、本発明を適用可能なシリアル・スキヤン方
式の画像読み取り装置の制御ブロツク図の例である。 CCD30は、CCDイメージ・センサ１に相当し、ライン読
み取りを行なうイメージ・センサである。 CCD30より出力されるアナログ画像信号は、アナログ
信号処理回路に送られ、シエーデイング補正、ノイズ成
分の除去、増幅といった処理を行なわれた後、次段のア
ナログ・デジタル変換器（A/D変換器）32へと送られ
る。 A/D変換器32で、アナログ画像信号はデジタル画像信
号に変換され、画像つなぎ処理を内蔵した変倍処理回路
33へと送られる。 変倍処理回路33は、単に変倍処理、画像つなぎを行な
うのみでなく、変倍処理回路33へ入力されるCCD30に関
連する複数のタイミング信号Ａ、変倍、画像つなぎ処理
されて出力される出力画像データに関する複数のタイミ
ング信号Ｂをも発生する。 CCDドライバ34は、タイミング信号Ａを受けてCCD30を
駆動する信号を発生するドライバ回路である。 CPU35は、画像読み取り装置全体の制御を行なう例え
ばマイクロ・コンピユータである。制御プログラムはリ
ード・オンリー・メモリ（ROM）38に記憶されており、C
PU35は、データの一時記憶等に使用するランダム・アク
セス・メモリ（RAM）36を使用し、読み取り動作の開
始、停止、倍率の指定等の操作を行なう操作部39、CCD3
0の主走査方向への移動を制御する主走査駆動回路37、
副走査方向への移動を制御する副走査駆動回路40、そし
て、変倍回路33の制御を行なう。 第２図は、第１図示の変倍回路33の具体的な構成の例
である。 まず、縮小処理を行なう回路から説明する。 DFF51は、入力画像データをラツチするための回路で
あり、一緒に送られてくる画像クロツクWRCKでデータの
ラツチが行なわれる。 カウンタ52は、RAM52の読み出しアドレスを生成する
ためのカウンタであり、例えば、同期信号WRSTに引き続
いてカウント値を値０から順次インクリメントしてい
く。 セレクタ53は、RAM54のアドレス信号、および、制御
信号をCPU35、カウンタ52のいずれかに切り換えるため
の切り換え回路である。通常は、カウンタ52側をセレク
トし、RAM54に記憶されたタイミングを読み出されよう
にし、RAM54の内容を変更する時等にのみCPU35側に切り
換えて処理を行なう。 RAM54は、カウンタ52の発生するアドレス信号に応じ
た画像クロツクWRCKに関する複数タイミングを記憶する
ためのメモリである。CPU35によりあらかじめセツトさ
れたタイミング情報は、タイミング信号Ａとして同期信
号WRSTに同期して出力される。 タイミング信号Ａの一つの信号であるWREB信号は、RA
M58,RAM60に与える書き込みアドレス信号を発生するカ
ウンタ57のクロツク信号WRCUを発生するための信号であ
る。 DFF55,ORゲート56は、WREB信号からクロツク信号WRCU
を発生するための回路である。また、カウンタ57は、例
えば、同期信号WRSTに引き続いてカウント値を値０から
順次インクリメントするカウンタである。 次に、拡大処理を行なう回路を説明する。 DFF63は、RAM58,60より読み出されたデータをセレク
タ62で選択しラツチするための回路であり、外部画像ク
ロツクRDCKでデータのラツチが行なわれる。 カウンタ64は、RAM60の読み出しアドレスを生成する
ためのカウンタであり、例えば、同期信号RDSTに引き続
いてカウント値を値０から順次インクリメントしてい
く。 セレクタ65は、RAM66のアドレス信号、および、制御
信号をCPU35、カウンタ64のいずれかに切り換えるため
の切り換え回路である。通常は、カウンタ64側をセレク
トし、RAM66に記憶されたタイミングを読み出せるよう
にし、RAM66の内容を変更する時等にのみCPU35側に切り
換えて処理を行なう。 RAM66は、カウンタ66の発生するアドレス信号に応じ
た画像クロツクRDCKに関する複数タイミングを記憶する
ためのメモリである。CPU35によりあらかじめセツトさ
れたタイミング情報は、タイミング信号Ｂとして同期信
号RDSTに同期して出力される。 タイミング信号Ｂの一つの信号であるRDEB信号は、RA
M58,RAM60に与える読み出しアドレス信号を発生するカ
ウンタ69のクロツク信号RDCUを発生するための信号であ
る。 DFF67,ORゲート68は、RDEB信号からクロツク信号RDCU
を発生するための回路である。また、カウンタ69は、例
えば、同期信号RDSTに引き続いてカウント値を値０から
順次インクリメントするカウンタである。 RAM58,60は、セレクタ59,61で選択されたカウンタ57
の書き込みアドレス、カウンタ69の読み出しアドレスに
応じて画像データの書き込み、読み出しを行なうメモリ
であり、一方のRAMで書き込み動作をしている間に他方
のRAMで読み出し動作を行なう第11図同様のダブル・バ
ツフア構成を取っている。 第３図は、同期信号WRST,RDST、および、WREB信号,RD
EB信号のタイミング・チヤートの例である。この例で
は、等倍時のデータをセツトしているものとし、クロツ
クWRCKよりクロツクRDCKが周波数が高い場合を想定して
いる。そのために、RDEB信号の区間が少し短くなってい
る。 本実施例では、タイミングの発生にRAM等のリード・
ライト可能なメモリを使用しているので図のように同期
信号WRST,RDSTに対して任意のタイミングでWREB信号、R
DEB信号を発生することが可能になっている。 第４図は、縮小時の動作を詳細に説明するためのタイ
ミング・チヤートである。 第４図において破線は、60％縮小時のタイミングを示
している。 カウンタ52は、スタンダードTTLであるTI社のSN74LS1
63のような同期式クリアのカウンタであり、同期信号WR
STがロー・レベルになると図のようにカウント値が値ｍ
から値０へとクリアされる。クロツクWRCKの立ち上がり
エツジでＱ出力がカウント・アツプされる。 WREB信号は、この例ではRAM54のアドレス１から書き
込まれているものとし、カウンタ52のカウント信号によ
り図のように逐次読み出され、WREB＊信号、WRCU信号を
図示のように生成して行く。 カウンタ57は、スタンダードTTLであるTI社のSN74LS1
61のような非同期式クリアのカウンタであり、同期信号
WRSTがロー・レベルになると図のようにカウント値が値
０へとクリアされる。クロツクWRCUの立ち上がりエツジ
でカウンタ57のＱ出力がカウント・アツプされる。 クロツクWRCUは、カウンタ57のカウント・アツプのみ
でなく、RAM58,60にデータを書き込む時のライト・パル
スとしても使用できる。 第４図をみても分かるように60％の縮小は、CPU35で
セツトするWREB信号を５画素に２つの割り合いで間引く
ことにより行なうことが出来る。この場合、RAM66にセ
ツトされるRDEB信号のデータは等倍のデータである。 第５図は、拡大時の動作を詳細に説明するためのタイ
ミング・チヤートである。 第５図において破線は、133％拡大時のタイミングを
示している。 カウンタ64は、スタンダードTTLであるTI社のSN74LS1
63のような同期式クリアのカウンタであり、同期信号RD
STがロー・レベルになると図のようにカウント値が値ｎ
から値０へとクリアされる。クロツクRDCKの立ち上がり
エツジでＱ出力がカウント・アツプされる。 RDEB信号は、この例ではRAM66のアドレス１から書き
込まれているものとし、カウンタ64のカウント信号によ
り図のように逐次読み出され、RDEB＊信号、RDCU信号を
図示のように生成して行く。 カウンタ69は、スタンダードTTLであるTI社のSN74LS1
61のような非同期式クリアのカウンタであり、同期信号
RDSTがロー・レベルになると図のようにカウント値が値
０へとクリアされる。クロツクRDCUの立ち上がりエツジ
でカウンタ69のＱ出力がカウント・アツプされる。 第５図をみても分かるように133％の拡大は、CPU35で
セツトするRDEB信号を約４画素に１つの割り合いで間引
くことにより行なうことが出来る。この場合、REM54に
セツトされるWREB信号のデータは等倍のデータである。 次に、フロー・チヤートを使用してCPU35の具体的な
プログラム例の説明を行なう。 第６図は、CPU35のゼネラル・フローチヤートの例で
ある。 装置がPower Onされると、まずステツプSP100で初期
化を行う。次にステツプSP101では読み取り開始信号が
入力されるまで待機する。読み取り開始信号が入力され
るとステツプSP102でCCDイメージ・センサ１をホームポ
ジシヨンへと移動し、原稿の読み取りを開始する。 原稿読み取りは１主走査、１副走査送りを繰り返すこ
とにより実行され、各１主走査の直前に変倍用タイミン
グ信号をRAM54,66に設定することにより１主走査中の変
倍処理を制御する。この変倍用タイミング信号の設定は
変倍が拡大か、あるいは縮小かでアルゴリズムが異なる
ため、ステツプSP103で場合分けを行い、ステツプSP104
で拡大変倍用タイミング信号を設定し、ステツプSP105
で縮小変倍用タイミング信号を設定する。その後ステツ
プSP106で１主走査を行い、ステツプSP107で１副走査送
りを行う。ステツプSP108では以上の繰返しにより原稿
全面の読み取りが終ったかを判定し、終っていなければ
ステツプSP103へ戻る。一方、終っていればステツプSP1
01へ移り、新たな原稿読み取りのために再び待機する。 第６図のステツプSP104で行う拡大変倍時のRAM54,66
の設定については、第７図の詳細なフローチヤートを使
用して説明を行う。 本フローチヤートでは、ステツプSP200〜ステツプSP2
01でRAM54へのタイミング信号の書き込みを行い、ステ
ツプSP202〜ステツプSP218でRAM66へのタイミング信号
の書き込みを行う。ステツプSP200ではRAM54へのWERB信
号以外のタイミング信号Ａの書き込みを行う。 ステツプSP201では、後段の回路へ送るべき画像デー
タ数を「必要画素数」と呼ぶことにすると、RAM54の１
番地から「必要画素数」番地までにWREB信号を書き込
む。これによりWRST信号に同期して２番目の画像データ
から、連続して「必要画素数」個の画像データがRAM5
8、あるいはRAM60に記憶される。これは等倍時のRAM54
に対する設定に等しい。 ステツプSP202〜ステツプSP217でRAM66へRDEB信号を
書き込む。ステツプSP202で初期値１を与えられる「ア
ドレス」はRAM66の番地を表す変数である。ステツプSP2
03で1CCD走査の上端境界における「誤差」を設定する。
この「誤差」とは実現すべき変倍率と実現された変倍率
の差をあらわす変数である。この上端境界における「誤
差」は第１回目の主走査時には０であり、ｎ回目の主走
査では（ｎ−１）回目の主走査の下端境界における「誤
差」を用いる。この手法により任意の拡大変倍時にも正
確な画像つなぎが行える。 ステツプSP204では、RAM58、RAM60からRDCKクロツク
により読み出される水増しされた画像データのカウンタ
「出力画素数」、および「出力画素数」個の画像データ
を作るのに必要とした画像データのカウンタ「読み取り
画素数」に初期値０を与える。ステツプSP205以降のル
ープでは、「誤差」に応じて画像データの水増しを行
う。ｎ回目のループの先端（ステツプSP205の直前）に
おいては、 「誤差」＝ （「読み取り画素数」×倍率÷100 −「出力画素数」）×100 という関係がある。これに添え字ｎをつけて、 「誤差ｎ」＝ （「読み取り画素数ｎ」×倍率÷100 −「出力画素数ｎ」）×100 と表記する。この「誤差ｎ」が100を越えた時、水増し
を行う。 水増しによって「誤差ｎ＋１」は、 「誤差ｎ＋１」＝ （「読み取り画素数ｎ」×倍率÷100 −（「出力画素数ｎ」＋１））×100 ＝「誤差ｎ」−100 となり、100だけ減少する。フローチヤートにおいて、
この処理はステツプSP209、ステツプSP212で行われる。 一方、「誤差ｎ」が100未満の時は「アドレス」で表
されるタイミングにRDEB信号を書き込むことにより、
「読み取り画素数」が１増えるので、「誤差ｎ＋１」
は、 「誤差ｎ＋１」＝ （（「読み取り画素数ｎ」＋１）×倍率÷100 −（「出力画素数ｎ」＋１））×100 ＝「誤差ｎ」＋（倍率−100） となる。フローチヤートにおいて、この処理はステツプ
SP206,ステツプ207,ステツプ208で行われる。 ステツプSP210、ステツプSP211ではステツプSP217と
共に、隣接する２主走査にまたがって水増しされる画素
を処理を行う。 主走査の先頭において、第一画素については、「誤
差」が100以上であるにもかかわらず、それ以前に水増
しすべき画素がないため、RDEB信号を書き込んでRAM58,
RAM60から読み出しておかなければならない。よってス
テツプSP210で第１画素目かどうか調べ、ステツプSP211
でステツプSP207、ステツプSP208と同様の処理を行う。 ステツプSP213では「アドレス」を１増し、次のルー
プで新たなタイミングについて記述する準備を行う。ス
テツプSP214では、ステツプSP212、ステツプSP208でRAM
66にRDEB信号を書き込もうが、書き込まないかにかかわ
らず、「出力画素数」を１増やす。 ステツプSP215では「出力画素数」が「必要画素数」
に達したかどうか調べ、達していなければステツプSP20
5に戻る。達していれば、ステツプSP216で下端境界にお
ける「読み取り画素数」、「誤差」を記録する。この
「読み取り画素数」が次に行われる１副走査送りの送り
量となり、「誤差」は次回の主走査における上端境界の
「誤差」となる。 ステツプSP217では「誤差」が100以上かどうか調べ、
100以上であれば直前に出力された画素を次回の主走査
の先頭において出力しなければならない。そのため、１
主走査終了後に送られる１副走査送り量となる「読み取
り画素数」を１減らしておく。 最後にステツプSP218ではRAM66へのRDEB信号以外のタ
イミング信号Ｂの書き込みを行う。 第６図のステツプSP105で行う縮小変倍時のRAM54,66
の設定については、第８図の詳細なフローチヤートを使
用して説明を行う。 本フローチヤートでは、ステツプSP300〜ステツプSP3
13でRAM54へのタイミング信号の書き込みを行い、ステ
ツプSP314〜ステツプSP315でRAM66へのタイミング信号
の書き込みを行う。ステツプSP300ではRAM54へのWREB信
号以外のタイミング信号Ａの書き込みを行う。 ステツプSP301〜ステツプSP313でRAM54へWREB信号を
書き込む。ステツプSP301で初期値１を与えられる「ア
ドレス」はRAM54の番地を表す変数である。 ステツプSP302で1CCD走査の上端境界における「誤
差」を設定する。この「誤差」は拡大時設定における
「誤差」と同一の意味を持つ。この上端境界における
「誤差」は第１回目の主走査時には０であり、ｎ回目の
主走査では（ｎ−１）回目の主走査の下端境界における
「誤差」を用いる。この手法により任意の縮小変倍時に
も正確な画像つなぎが行える。 ステツプSP303では、RAM58,RAM60に書き込まれる間引
きされた画像データのカウンタ「出力画素数」、および
「出力画素数」個の画像データを作るのに必要とした画
像データのカウンタ「読み取り画素数」に初期値０を与
える。ステツプSP304以降のループでは、「誤差」に応
じて画像データの間引きを行う。ｎ回目のループの先頭
（ステツプSP304の直前）においては、 「誤差」＝（「出力画素数」 −「読み取り画素数」×倍率÷100）×100 という関係がある。これに添え字ｎをつけて、 「誤差ｎ」＝（「出力画素数ｎ」 −「読み取り画素数ｎ」×倍率÷100）×100 と表記する。この「誤差ｎ」が倍率を越えた時、間引き
を行う。 間引きによって「誤差ｎ＋１」は、 「誤差ｎ＋１」＝（「出力画素数ｎ」 −（「読み取り画素数ｎ」＋１）×倍率÷100）×100 ＝「誤差ｎ」−倍率 となり、倍率分だけ減少する。フローチヤートにおい
て、この処理は、ステツプSP308、ステツプSP309で行わ
れる。 一方、「誤差」が倍率未満の時は「アドレス」で表さ
れるタイミングにWREB信号を書き込むことにより、「出
力画素数」が１増えるので、「誤差ｎ＋１」は、 「誤差ｎ＋１」＝（（「出力画素数ｎ」＋１） −（「読み取り画素数ｎ」＋１）×倍率÷100）×100 ＝「誤差ｎ」＋（100−倍率） となる。フローチヤートにおいて、この処理はステツプ
SP305、ステツプ306、ステツプ307で行われる。 ステツプSP310では「アドレス」を１増し、次のルー
プで新たなタイミングについて記述する準備を行う。ス
テツプSP311では、ステツプSP307、ステツプSP309でRAM
54にWREB信号を書き込もうが、書き込まないかにかかわ
らず、「読み取り画素数」を１増やす。 ステツプSP312では「出力画素数」が「必要画素数」
に達したかどうか調べ、達していなければステツプSP30
4に戻る。達していれば、ステツプSP313で下端境界にお
ける「読み取り画素数」、「誤差」を記録する。この
「読み取り画素数」が次に行われる１副走査送りの送り
量となり、「誤差」は次回の主走査における上端境界の
「誤差」となる。 ステツプSP314では、RAM66の１番地から「必要画素
数」番地までにRDEB信号を書き込む。これによりRDST信
号に同期して２番目のタイミングから、連続して「必要
画素数」個の画像データがRAM58、あるいはRAM60から後
段の回路に送られる。これは等倍時のRAM66に対する設
定に等しい。 最後にステツプSP315ではRAM66へのRDEB信号以外のタ
イミング信号Ｂの書き込みを行う。 尚、上記実施例において、画像データの一時記憶用に
RAMを使用しているが、例えば、フアースト・イン・フ
アースト・アウト・メモリ等の記憶素子も使用可能であ
る。 使用する倍率の種類が少ない場合等は、あらかじめ変
倍に関する情報をリード・オンリー・メモリ（ROM）等
に複数記憶しておき、このROMの情報を選択することに
よって変倍情報のデータ・セツトの代りにしてもよい。 以上説明した構成によればシリアル・スキヤン方式の
画像読み取り装置における変倍処理時の画像つなぎを容
易に実現する事が可能になった。 また、従来、複雑な回路を必要とした変倍回路を上記
説明の如く、単純な回路構成で実現することが可能にな
った。 また、変倍に関する情報をCPU等で管理出来ることか
ら、従来、難しかったシリアル・スキヤン方式の画像デ
ータ変倍時の画像つなぎ処理、副走査方向の移動量の管
理が容易に出来る。 〔効果〕 以上説明した様に本発明によると、読み取り位置の主
走査方向への先の移動時に実行された変倍処理と次の移
動時に実行される変倍処理との整合が取れ、また、読み
取り位置の副走査方向への移動量が先に実行された変倍
処理に適合し、よって、画像の任意倍率の拡大、縮小動
作時においても読み取り位置の主走査方向への先の移動
時に出力された画像信号と次の移動時に出力される画像
信号とのつなぎ処理が確実になされ、従って、画像の任
意倍率の拡大、縮小動作を良好に実行可能となる。
【図面の簡単な説明】
第１図は、本発明を適用可能なシリアル・スキヤン方式
の画像読み取り装置の制御ブロツク図、 第２図は、変倍回路の具体的な構成図、 第３図は、第２図示回路の各種タイミングを示すタイミ
ングチヤート図、 第４図は、縮小時の動作を詳細に説明するためのタイミ
ング・チヤート図、 第５図は、拡大時の動作を詳細に説明するためのタイミ
ング・チヤート図、 第６図〜第８図は、CPU35のプログラム・フロー・チヤ
ート図、 第９図は、シリアル・スキヤン方式の動作を説明するた
めの図、 第10図は、変倍時の画像つなぎ処理を説明するための
図、 第11図は、従来の画像データの間引き、水増しによる変
倍回路の例を示す図である。 図において、30はCCDイメージ・センサ、32はA/D変換
器、33は変倍処理回路、35はCPU、36はRAM、38はROMで
ある。
の画像読み取り装置の制御ブロツク図、 第２図は、変倍回路の具体的な構成図、 第３図は、第２図示回路の各種タイミングを示すタイミ
ングチヤート図、 第４図は、縮小時の動作を詳細に説明するためのタイミ
ング・チヤート図、 第５図は、拡大時の動作を詳細に説明するためのタイミ
ング・チヤート図、 第６図〜第８図は、CPU35のプログラム・フロー・チヤ
ート図、 第９図は、シリアル・スキヤン方式の動作を説明するた
めの図、 第10図は、変倍時の画像つなぎ処理を説明するための
図、 第11図は、従来の画像データの間引き、水増しによる変
倍回路の例を示す図である。 図において、30はCCDイメージ・センサ、32はA/D変換
器、33は変倍処理回路、35はCPU、36はRAM、38はROMで
ある。
Claims (1)
- (57)【特許請求の範囲】 １．画像をライン毎に読み取り画像信号を出力する読取
手段と、 前記読取手段の読み取り位置を主走査方向に複数回移動
する第１移動手段と、 前記読取手段の読み取り位置の主走査方向への移動の終
了毎に前記読取手段の読み取り位置を副走査方向へ移動
する第２移動手段と、 前記読取手段の読み取り位置の主走査方向への移動毎に
設定された変倍用タイミング信号に従って、前記読取手
段から出力された画像信号に対して変倍処理を実行する
変倍手段と、 前記読取手段の読み取り位置の主走査方向への移動毎に
前記変倍手段により実際に実行された変倍処理と実行す
べき変倍処理との誤差を記録する記録手段と、 前記記録手段に記録されている前記読取手段の読み取り
位置の主走査方向への先の移動時に前記変倍手段により
実際に実行された変倍処理と実行すべき変倍処理との誤
差に従って、前記読取手段の読み取り位置の主走査方向
への次の移動時に前記変倍手段により実行すべき変倍処
理のための変倍用タイミング信号を制御する制御手段と
を有することを特徴とする画像処理装置。 ２．画像をライン毎に読み取り画像信号を出力する読取
手段と、 前記読取手段の読み取り位置を主走査方向に複数回移動
する第１移動手段と、 前記読取手段の読み取り位置の主走査方向への移動の終
了毎に前記読取手段の読み取り位置を副走査方向へ移動
する第２移動手段と、 前記読取手段の読み取り位置の主走査方向への移動毎に
設定された変倍用タイミング信号に従って、前記読取手
段から出力された画像信号に対して変倍処理を実行する
変倍手段と、 前記読取手段の読み取り位置の主走査方向への移動毎に
前記変倍手段により実行された変倍処理に要した読み取
り画素数を記録する記録手段と、 前記記録手段に記録されている前記読取手段の読み取り
位置の主走査方向への先の移動時に前記変倍手段により
実行された変倍処理に要した読み取り画素数に従って、
前記読取手段の読み取り位置の主走査方向への次の移動
前に前記第２移動手段により実行すべき前記読取手段の
読み取り位置の副走査方向への移動量を制御する制御手
段とを有することを特徴とする画像処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207018A JP2692797B2 (ja) | 1986-09-02 | 1986-09-02 | 画像処理装置 |
| DE3788692T DE3788692T2 (de) | 1986-09-02 | 1987-09-01 | Bildverarbeitungsvorrichtung. |
| US07/091,901 US4918542A (en) | 1986-09-02 | 1987-09-01 | Image processing apparatus capable of smooth multi-area variable magnification processing |
| EP87307702A EP0259138B1 (en) | 1986-09-02 | 1987-09-01 | Image processing apparatus |
| EP92200118A EP0485369B1 (en) | 1986-09-02 | 1987-09-01 | Image processing apparatus |
| DE3751956T DE3751956T2 (de) | 1986-09-02 | 1987-09-01 | Bildverarbeitungsgerät |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207018A JP2692797B2 (ja) | 1986-09-02 | 1986-09-02 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6361381A JPS6361381A (ja) | 1988-03-17 |
| JP2692797B2 true JP2692797B2 (ja) | 1997-12-17 |
Family
ID=16532838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61207018A Expired - Lifetime JP2692797B2 (ja) | 1986-09-02 | 1986-09-02 | 画像処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4918542A (ja) |
| EP (2) | EP0259138B1 (ja) |
| JP (1) | JP2692797B2 (ja) |
| DE (2) | DE3751956T2 (ja) |
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- 1986-09-02 JP JP61207018A patent/JP2692797B2/ja not_active Expired - Lifetime
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1987
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- 1987-09-01 DE DE3788692T patent/DE3788692T2/de not_active Expired - Fee Related
- 1987-09-01 EP EP87307702A patent/EP0259138B1/en not_active Expired - Lifetime
- 1987-09-01 US US07/091,901 patent/US4918542A/en not_active Expired - Lifetime
- 1987-09-01 EP EP92200118A patent/EP0485369B1/en not_active Expired - Lifetime
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