JPS6055767A - イメージのビット数を減少する方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は可視イメージ・パターンを表わす入力ビット・
ストリーム即ち入力ビツト列の長さ即ちピッ１〜数を成
る与えられた変換比に応答して成る選択された長さに変
換することに関する。従来。

入力イメージのサイズを所望のイメージ・サイズに、例
えばレター・サイズを８４サイズに又はこの逆に変換即
ち拡大又は縮小することがめられてきた。

［従叉技術の説明］ イメージ・サイズを変換するためのいくつかの方法が提
案されてきた。１つの方法は、イメージの１ベル行を表
わすビット・ストリームからデータ・ビットを周期的に
削除即ち消去すること若しくはビット・ストリームに周
期的にデータ・ピッ１−をイｑ加することを提案してい
る。例えば４１５の縮小率の場合にはピッ１−・ストリ
ーム内のデータ・ピッ１〜が５ビツト位置毎に消去され
る。

しかしながら、この方法は固有的な欠点を有する。即ち
、この５ビツト位置毎に意味深いビットが存在する場合
にはこのピッ１−が消去されて縮小されるために、イメ
ージの質を低下することである。

他の方法はビット変換テーブルを用いてきた。

この変換テーブルは、入力イメージの意味深いビット遷
移、即ちｌからＯ若しくは０から１の消失を最小にする
ように作られ−Ｃいる。幅が２５６ｍｍのＢ４サイズを
幅が２１０ｍｍのＡ４サイズに変換する場合には、縮小
率は次式により表わされる。

　１０ この比０．８２０３を実現するには、縮小比５７６が選
択さＪする。この理由は比５／６が下記の如き近似値を
有するからである。

Ｂ４サイズ・イメージの行方向である１つの水平走査行
を表わす入力ビット・ストリームは、■グループが６ビ
ツトを有する複数ビット・グループに分けられる。上記
ビット変換テーブルは、原イメージの正確性を失なわな
いような、６ビツトから５ビツトへの変換の全ての組合
わせを含む。

各６ビツ１−・グループはこのテーブルをアクセスする
ための７１−レスとして用いられる。しかしながら、こ
の方法はこれがこのテーブルのための比較的広いメモリ
・スペースを必要とするという欠点を有している。上記
ビット変換テーブルを使用することによるピッ１〜変換
は特開昭５７−３９６７１号公報に示さオしている。

［発明の概要］ 本発明は、可視イメージを表わす入力ビット・ス１ヘリ
ームの長さ即ちビット密度を変換するための装置をもく
ろむ。イメージは複数のベル即ちＰＥＬ（画素）行を有
する。各ベル行は上記装置に直列的に供給される。この
装置は、成る選択された変換比を与えられ、そしてこの
変換比に従って人力ビット・ストリームを複数個のビッ
ト・グループに区切るために、上記入力ビット・ストリ
ームに挿入若しくは消去されるべきデータ・ビットの数
を決定する。ビット・グループの数は、上記挿入若しく
は消去されるデータ・ビットの数に等しい。そして、１
データ・ピッ１へが各ピッ１−・グループに対して挿入
若しくは消去される。各ビット・グループのビットは、
隣り合う２ビツトが同じ２進値を有するか否かについて
連続的に調べられる。隣り合う２ビツトが同じ２進値を
有する時に第１出力信号を発生し、そして隣り合う２ビ
ツトが異なる２進値を有する時に第２の出力信号を発生
する検出回路が設けらオｔでいる。隣り合う２ビツトへ
のビットの挿入若しくは隣り合う２ビツトからのビット
の消去を制御するためにビット・グループにおける第１
出力信号の発生に応答する回路配列が設けられている。

ビット・グループへの１ビットの挿入及びピッ１−・グ
ループからの１ビツトの消去は、このピッ１−・グルー
プに対するこれ以上の挿入及び消去動作を禁止する。

ビット・グループの２ビツトずつを連続的に比較する間
に第１出力信号が発生さ才しなけ４しば、即ち、ビット
・グループにおける２ピツ１〜についての連続的な比較
の全てがビット遷移（即ち２ピッ１−の第１ビツトが一
方の２進値を有しそして第２ビットが他方の２進値を有
する）を示すならば、このピッ１−・グループの最後で
１ビツトが強制的に挿入され磨しくは１ビツトが強制的
に消去される。

［実施例の詳細な説明コ 第１図を参照するに、直列人カー並列出カシア１−・レ
ジスターは２つのステージＱ　及びＱＢを有する。第２
図のＡの如き入力ビット・ストリームは入力線２を介し
てシフｌ〜・レジスターに直列的に印加されるとする。

ｆサイクルのクロック信号が入力線３を介してシフト・
レジスターに印加さｉする。シフ１〜・レジスターの出
力線４及び５は排他的オアーインバータ回路６に接続さ
れ、そしてこＪしの出カフはアント回路８の１つの入力
に接続される。シフト・レジスターの出力は又出力回路
９の１つの入力に接続されている。ｆクロック信号は又
６ビツト・レート・マルチプライア１０に印加さ肛る。

この６ビツト・レー１−・マルチプライアは、制御入力
端子Ａ乃至Ｆを有し、そしてこれの出力線１１に出力信
号を発生する。この６ビツト・レー１〜・マルチプライ
アｌＯの動作は後に説明する。出力線１］は、セット・
リセット・フリップ・フロップ１２のセット端子及びア
ン１く回路工３の１つの入力に接続さＡしる。フリップ
・フロップ１２の出力１２Ａは、各アンド回路８及び１
３の他方の入力に接続される。アンド回路８及び１３の
出力はオア回路１４に接続される。アンド回路８の出力
は又フリップフロップ１２のリセット端子に接続されて
いる。フリップフロップ１２のクロック入力はｆクロッ
ク線３へ接続され、又このクロック線は出力回路９へ接
続されている。

オア回路１４の出力１５は、各アンド回路１６及び１７
の一人力に接続されている。アンド回路は他の入力１８
を有しそしてアンド回路１７は他の入力１９を有する。

アンド回路１６の出力２０及びアンド回路１７の出力２
１は出力回路９へ接続されている。

第１図、第２図及び第３図を参照して、第１図に示す装
置の動作を説明する。

６ビツト・レート・マルチプライア１０は、印加される
制御信号Ａ乃至Ｆに応答して、６４ビットの入力データ
・ビット・ストリームに挿入すべきデータ・ピッ１〜の
数若しくはこのストリームから消去すべきデータ・ビッ
トの数を決定し、そして出力線１１上にタイミング制御
パルス列を発生ずる。６ビツト・レー１−・マルチプラ
イア１０へのＩＬ１１御信号はテーブル２４により発生
される。このテーブルは、例えばＢ４→Ａ４、Ａ３←Ａ
４、Δ３Ｍ８４．２４００２０３等の種々な変換率の１
つに応答する。第３図から明らかな如く、６ビツ１−・
レート・マルチプライア１０からのタイミング制御パル
ス・トレインは、入力データ・ビット列を複数のビット
・グループに区切り、そしてこのグループの数は消去若
しくは挿入されるビットの数に等しい。例えば、タイミ
ング制御パルス・１へレインのパターンは、６４ビット
当りの消去若しくは挿入されるビットの数を示す。

Ｆ乃至Ａに印加される入カバターン００１１００により
変換比５２／６４が指定され、そして第２図に示される
如き入力データ・ビット列が入力線２に印加されるとす
る。この比５２／６４は、次［；示す如く、Ｂ４サイズ
からＡ４サイズへの縮小に近似する。

丹二十＋＋＋み＝０．５＋０．２５＋０．０６２５＝０
．８１２５第１図に示すように１種々な入カバターンが
種々な変換比を指定する。比５２／６４は、６４ビツト
から１２ビツトが消去されねばならないこと、即ち各１
６人カビットから３ビツトが消去されねばならないこと
を示す・ ６ビツ１−・レート・マルチプライア１０のタイミング
制御パルス列は１６ビツ１−を３つのグループに区切る
。

シフト・レジスタ１及び排他的オアーインノ＜　−夕回
路６は、ビット・グループ内の隣り合う２ビツトが同じ
２進値を有するか否かを調べる。更番；詳細にいうと、
入力データ・ビット列はステージＱＡ及びＱ１３に直列
に印加される。ステージＱＡは現時点のデータ・ビット
を記憶し、一方ステージＱＢは古いデータ・ビットを記
憶する。両データ・ビットは排他的オアーインバータ回
路６に印加され、そしてこの回路は、第３図に示す如く
、両データ・ピッ１−が等しい毎に上昇レベルの出力信
号を発生し、そして両データ・ビットが異なる２進値を
有する毎に降下レベルの出力信号を発生する。この例で
は、排他的オアーインバータ回路６は、期間Ｔ。−Ｔ１
、Ｔ３〜Ｔ４、Ｔフ〜Ｔ８等に上昇レベルの信号を発生
する。

フリップ・フロップ１２は、タイミング制御パルスの後
縁即ち負に向う縁部によりセットされ。

出力１２Ａに上昇レベルの信号を発生する。

説明中の実施例では、フリップ・フロップ１２は１期間
Ｔ４、Ｔ８、Ｔ　１２及びＴ２ｏの開始時にセットされ
る。６ビツト・レート・マルチプライア１０及びフリッ
プ・フロップ１２は、前記与えられた変換比に応答して
、入力ビツト列に挿入すべき若しくは入力ビツト列から
消去すべきデータ・ビットの数を決定し、入力ビツト列
を複数のビット・グループに区切る。フリップ・フロッ
プ１２のセット状態は、隣り合う両データビットが等し
くなる毎の縮小若しくは拡大動作を許容する。

フリップ・フロップ１２は、アンド回路８からの上昇レ
ベルの信号によりリセットされる。この上昇レベルの信
号は、縮小若しくは拡大動作を条件づけるゲート信号で
ある。

上述の如く、アンド回路８は、排他的オアーインバータ
回路６及びフリップ・フロップ１２の出力により制御さ
れる。アンド回路８は、両人力が上昇レベルの時に付勢
される。このことは、フリップ・フロップ１２の出力に
上昇レベルが生じた後に、線７に上昇レベルの信号が最
初に生じる時に満足される。このアンド回路８の付勢は
、第３図の期間Ｔ４、Ｔ８及びＴ１４において示されて
いる。アンド回路８の上昇レベルの信号はアンド回路１
６及び１７を条件づけ、そしてこのビット・グループに
おいてアンド回路８が更に付勢さ九るのを禁止するため
にフリップ・フロップ１２をリセットする。アンド回路
１６及び１７の入力１８及び１９には、縮小信号及び拡
大信号が選択的に印加される。この縮小信号は、原イメ
ージの縮小が所望される時に印加され、一方この拡大信
号は。

原イメージの拡大が所望される時に印加される。

縮小の例の場合には、縮小信号が上昇レベルとなり、一
方拡大信号は降下レベルに保たれ、これによりアンド回
路１６が付勢され、出力回路９を条件づける。この回路
は期間Ｔ４、Ｔ８、Ｔ□４及びＴ２３の間ビット信号を
消去即ち削除する。

成るビット・グループの隣り合う２ビツトの全ての組合
わせが異なる値を有する場合には、６ビツト・レート・
マルチプライア１０から次の上昇レベルの信号の発生時
に１ビツトが強制的に挿入され若しくは１ビツトが強制
的に消去即ち削除される。このようなビット・グループ
の例は第２図の入力データ・ビット列Ａのビット位置１
８乃至２３により示され、ここで隣り合う２ビツトの全
ての組合わせは異なる値を有し、従って＃１：他的オア
ーインバータ回路６はこれの出力線７に上昇レベルの信
号を発生せず、そしてアンド回路８は付勢されない。１
ビツトを強制的に挿入若しくは消去するために、アンド
回路１３は期間２３の開始時にフリップ・フロップ１２
の上昇レベル信号及び出力線１１の上昇レベル信号によ
り付勢される。

フリップ・フロップ１２はこＪｔがアンド回路８により
リセットされていないので、その出力線１２Ａに上昇レ
ベルの信号を維持していることに注目されたい。アンド
回路１３からの上昇レベル信号はオア回路１４を介して
両アンド回路１６及び１７に印加される。

出力回路９はゲート回路２５及び直並列変換−シフト・
レジスタ２６を有する。ゲート回路２５の詳細は第４図
に示されている。ゲート回路２５は、インバータ回路４
１及び４２を有し、出力線２０の消去即ち削除信号及び
出力線２１の遅延信号に応答してｆクロック信号及び２
ｆクロック信号を選択的にゲートする（第５図参照）、
縮小モードでは、アンド回路４３は、消去信号が線２０
に発生される毎に減勢され、これによりこの期間の聞ｆ
クロック信号は禁止される。出力線２３上のクロック列
は、直並列変換−シフト・レジスタとして示されている
ブロック２６においてサンプル信号若しくはシフト信号
として用いられる。上記期１１［１の間のデータ・ビッ
トはゲートされず、従って入力データのビットの数が減
少される。

拡大モードの場合には、出力線２３上のクロック・パル
スの数が増大される。線２１上の遅延信号が発生さｊし
る時に、アンド回路４４は２ｆクロツク、即ちこの期間
の間の２つのクロック・パルスをゲートする。遅延信号
が発生されている期間を除き、アンド回路４３はオア回
路４５にｆクロック・パルスをゲートする。アンド回路
４３及び４４からの両クロック・パルス列は第５図に示
すようにオアされ、これによりクロック・パルスの数が
増大され、この結果この期間の１つのデータ・ビットが
２回サンプルさ九、データ・ビットの数が増大される。

アンド回路８，１３．１６及び１７、オフ回路１４及び
出力回路９を含む回路は、排他的オアーインバータ回路
６及びフリップ・プロップ１２の出力信号に応答して、
２つの隣り合うビットに１つの付加的ビットを挿入し若
しくは２つの隣り合うビットから１つのビットを消去即
ち削除する。

第２図は、本発明に従って縮小された出力ビット・パタ
ーンＣと従来の周期的にビットを削除することによる出
力ビツト列Ｂとの比較を示す。Ｂ４サイズ・イメージか
らＡ４サイズ・イメージへの縮小が示されている。ビッ
ト列Ｂは、５７６の縮小比に従って入力ビットを６ビツ
ト毎に周期的に削除即ち消去することにより得られる。

位置４及び５の間のビット遷移″１→ＯＩＩ、位置５及
び６の間のビット遷移１′０→１″′、位置１０及び１
１の間のビット遷移″０→１　ａｔ、位置１１及び１２
の間のビット遷移″１→Ｏ″１位１１１６及び１７の間
のビット遷移パ０→１″、及び位置１７及び１８の間の
ビット遷移″１→０″が、従来技術の出力ビツト列Ｂに
は含まれていないことが明らかである。

本発明により縮小された出力ビツト列Ｃにおいは、上記
ビット列Ｂで失なわれた全てのビット遷移が維持さ、１
ており、従ってビット列Ｂと比較してイメージ品質は著
しく改善されている。出力ビツト列はデータ処理ホスト
装置の如き装置により処理されるので、上記光のビット
遷移が出力ビツト列において維持されることが特に望ま
しい。

上記の説明は、行方向におけるイメージの拡大若しくは
縮小に関するものである。列方向におけるイメージの拡
大若しくは縮小は、第１図の回路により行方向が処理済
のイメージをメモリに貯蔵し、この貯蔵されたイメージ
の列方向のデータ・ビットを入力データ列としてシフト
・レジスタｌの入力線２に印加し、そして上述と同じ様
にイメージの全ての列を処理することにより行なわれる
ことができる。

【図面の簡単な説明】

第１図は本発明に従う入力ビツト列のビット数を変換す
るための回路のブロック図、第２図は本発明に従って縮
小されたイメージと従来技法により縮小されたイメージ
との比較を示す図、第３図は第１図のブロック図の種々
な回路節点における波形を示す図、第４図は出力回路の
ゲート回路の回路図、第５図は縮小モード及び拡大モー
ドにおけるゲート回路の入力及び出力波形を示す図であ
る。 ｌ・・・・シフト・レジスタ、６・・・・排他的オア回
路、８．１３．１６．１７・・・・アンド回路、１０・
・・・６ビツト・レート・マルチプライア、１２・・・
・フリップフロップ、１４・・・・オア回路、９・・・
・出力回路。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　山　本　仁　朗 （外１名） 第５図 千クロ・ンワ（３） 消五（２０） ｉｔ（２す Ｍ：、”、−９

Claims (2)

【特許請求の範囲】
1. （１）　与えられた変換比に応答して、可視イメージを
   表わす入力ビツト列のビット数を成る選択されたビット
   数に変換する方法において。 上記与えられた変換比に応答して、上記入力ビット列に
   挿入されるべきデータ・ビットの数若しくは上記入力ビ
   ツト列から削除されるべきデータ・ピッ１への数を決定
   し、上記入力ビット列を複数のビット・グループに区切
   り、 上記ビット・グループ内の隣り合うビットが同じ値を有
   することを検出し。 上記検出に応答し、上記隣り合うビットに付加的な１ビ
   ツトを挿入、若しくは上記隣り合うビットから１ピッ１
   −を削除することを含む上記イメージのビット数を変換
   する方法。
2. （２）　与えられた変換比に応答して、可視イメージを
   表わす入力ビツト列のビット数を成る選択されたビット
   数に変換する方法において。 上記与えられた変換比に応答して、上記入力ビツト列に
   挿入されるべきデータ・ビットの数若しくは上記入力ビ
   ツト列から削除されるべきデータ・ビットの数を決定し
   、上記入力ビツト列を、上記決定されたデータ・ビット
   の数に等しい数のビット・グループに区切り、 上記ビット・グループ内の隣り合う２ビツトが同じ値を
   有することを検出し、 上記検出に応答し、上記隣り合う２ビツトに付加的なｌ
   ピッ１−を挿入、若しくは上記隣り合う２ビツトから１
   ビツトを削除することを含む上記イメージのビット数を
   変換する方法。