KR20000043055A - 반도체 소자의 비트 라인 형성 방법 - Google Patents
반도체 소자의 비트 라인 형성 방법 Download PDFInfo
- Publication number
- KR20000043055A KR20000043055A KR1019980059358A KR19980059358A KR20000043055A KR 20000043055 A KR20000043055 A KR 20000043055A KR 1019980059358 A KR1019980059358 A KR 1019980059358A KR 19980059358 A KR19980059358 A KR 19980059358A KR 20000043055 A KR20000043055 A KR 20000043055A
- Authority
- KR
- South Korea
- Prior art keywords
- metal layer
- bit line
- contact hole
- layer
- polysilicon
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 229910052751 metal Inorganic materials 0.000 claims abstract description 54
- 239000002184 metal Substances 0.000 claims abstract description 54
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 229920005591 polysilicon Polymers 0.000 claims abstract description 31
- 230000004888 barrier function Effects 0.000 claims abstract description 30
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 14
- 239000010936 titanium Substances 0.000 claims abstract description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 9
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000000059 patterning Methods 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 45
- 239000011229 interlayer Substances 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical group [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 239000010949 copper Chemical group 0.000 claims description 3
- 239000010931 gold Chemical group 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical group [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical group [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 2
- 229910045601 alloy Chemical group 0.000 claims description 2
- 239000000956 alloy Chemical group 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 2
- 229910052737 gold Inorganic materials 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 238000007517 polishing process Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 2
- 238000002955 isolation Methods 0.000 abstract 2
- 238000005530 etching Methods 0.000 abstract 1
- 238000001704 evaporation Methods 0.000 abstract 1
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910021341 titanium silicide Inorganic materials 0.000 description 5
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 230000008054 signal transmission Effects 0.000 description 4
- 230000002776 aggregation Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- -1 and recently Inorganic materials 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76846—Layer combinations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 비트 라인 형성 방법에 관한 것으로, 게이트 전극, 소오스 및 드레인으로 구성된 트랜지스터를 갖는 반도체 기판이 제공되고, 트랜지스터를 포함한 전체 구조상에 제 1 층간 절연막을 형성한 후, 소오스 및 드레인 각각에 제 1 콘택홀을 형성하고, 이들 제 1 콘택홀에 폴리실리콘 플러그를 각각 형성한 후, 제 2 층간 절연막을 형성하고, 드레인 부분의 폴리실리콘 플러그가 노출되는 제 2 콘택홀을 형성하고, 노출된 폴리실리콘 플러그를 포함한 제 2 층간 절연막 상에 폴리실리콘/금속 실리사이드 또는 금속 실리사이드를 얇게 증착한 후에 패터닝하여, 이 폴리실리콘 플러그 부분을 포함한 주변부에만 폴리실리콘/금속 실리사이드 또는 금속 실리사이드로 된 층을 남기고, 이후 타이타늄/타이타늄 나이트라이드 및 금속을 순차적으로 증착한 후에 패터닝하여 비트 라인을 형성한다. 본 발명은 플러그 형성 기술을 적용하고, 비트 라인을 금속층으로 형성하며, 플러그와 금속층 사이에 배리어 금속층으로 금속 실리사이드(또는 폴리실리콘/금속 실리사이드)/타이타늄/타이타늄 나이트라이드가 적층된 구조를 적용시키므로, 비트 라인의 전기적 특성 및 열적 안정성이 향상되어 소자의 신호 전달 속도를 빠르게 할 수 있을 뿐만 아니라, 비트 라인의 콘택 마진이 향상되어 소자의 고집적화를 실현할 수 있다.
Description
본 발명은 반도체 소자의 비트 라인 형성 방법에 관한 것으로, 특히 소자의 전기적 특성을 향상시키기 위해 전도성이 우수한 금속을 비트 라인에 적용할 때, 금속 비트 라인의 전기적 특성 및 열적 안정성을 향상시킬 수 있는 반도체 소자의 비트 라인 형성 방법에 관한 것이다.
반도체 소자가 고집적화, 축소화 및 고속화 되어감에 따라 공정 마진의 확보가 시급한 문제로 대두되고 있으며, 또한 정보의 신속한 처리를 위해 신호 전달 속도가 빠른 소자가 요구되고 있다. 일반적으로, 반도체 소자의 비트 라인(bit line)으로 열적 안정성이 우수한 폴리실리콘을 주로 사용하였으나, 폴리실리콘은 금속과 비교하여 저항이 높아 최근에는 폴리실리콘과 금속 실리사이드(metal-silicide)가 적층된 폴리사이드(polycide) 구조의 층을 널리 사용하고 있다. 그러나, 폴리사이드 구조의 층은 64M DRAM급 이하의 소자에서는 낮은 저항을 유지할 수 있어 소자의 신호 전달 속도의 지연이 없으나, 미세 패턴을 필요로 하는 64M DRAM급 이상의 소자에서는 높은 면저항으로 인하여 소자의 신호 전달 속도가 지연되는 단점이 발생되고 있으며, 이로 인하여 향후 156M DRAM급 이상의 소자에서는 전기 전도도가 우수한 금속의 도입이 필수적이며, 이를 실용화하기 위한 연구가 진행되고 있다. 그러나 반도체 소자의 제조 공정중 고온에서 실시하는 공정 예를 들어, 층간 절연막의 평탄화를 위한 800℃ 이상의 고온 리플로우(reflow) 공정 등이 적용되고 있어 전기 전도도는 우수하지만 열적 안정성이 폴리실리콘에 비해 떨어지는 금속의 특성 때문에 공정 안정성을 확보하는데 어려움이 있다. 또한, 금속으로 비트 라인을 형성할 경우, 비트 라인 콘택 부분에서의 저항을 낮추고 하지층과의 접착력을 좋게 하기 위해서 타이타늄/타이타늄 나이트라이드(Ti/TiN) 등으로 먼저 배리어 금속층(barrier metal layer)을 형성하여야 하는데, 후속 층간 절연막의 평탄화를 위한 고온 리플로우 공정에 의해 배리어 금속층과 하지층과의 계면에 금속 실리사이드 예를 들어, 타이타늄 실리사이드(TiSi2)의 응집 현상과 하지층의 도펀트(dopant)까지 소모시키므로 콘택 저항 및 누설 전류가 증가하는 문제가 발생한다. 타이타늄 실리사이드의 응집 현상은 타이타늄 실리사이드가 700℃ 이상의 온도에서 상변화를 일으키는 동시에 구상화 반응을 일으키는 특성이 있기 때문에 발생된다.
따라서, 본 발명은 비트 라인의 전기적 특성 및 열적 안정성을 향상시키면서 콘택 마진을 확보하여, 소자의 신호 전달 속도를 빠르게 할 수 있을 뿐만 아니라, 소자의 고집적화 및 소형화를 실현할 수 있는 반도체 소자의 비트 라인 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 비트 라인 형성 방법은 제 1 콘택홀이 형성된 기판이 제공되는 단계; 상기 제 1 콘택홀 내에 폴리실리콘 플러그를 형성하는 단계; 층간 절연막을 형성한 후, 상기 폴리실리콘 플러그 부분이 개방되는 제 2 콘택홀을 형성하는 단계; 상기 폴리실리콘 플러그 상에 제 1 배리어 금속층을 형성하는 단계; 및 상기 제 1 배리어 금속층을 포함한 전체 구조상에 제 2 배리어 금속층, 금속층 및 반사 방지막을 순차적으로 증착한 후, 패터닝하여 비트 라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 비트 라인 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판 2: 필드 산화막
3: 게이트 전극 4: 소오스
5: 드레인 6: 제 1 층간 절연막
7: 제 1 콘택홀 8: 폴리실리콘 플러그
9: 제 2 층간 절연막 10: 제 2 콘택홀
11: 배리어 금속층 11A: 제 1 배리어 금속층
11B: 제 2 배리어 금속층 13: 금속층
14: 반사 방지막 130: 비트 라인
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 비트 라인 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 필드 산화막(2)을 형성함에 의해 필드 영역과 액티브 영역이 정의된 반도체 기판(1)이 제공되고, 반도체 기판(1)의 액티브 영역에 게이트 전극(3), 소오스(4) 및 드레인(5)으로 구성된 트랜지스터가 형성된다. 트랜지스터를 포함한 전체 구조상에 제 1 층간 절연막(6)을 형성한 후, 트랜지스터의 소오스(4) 및 드레인(5) 부분이 각각 노출되도록 제 1 층간 절연막(6)을 식각하여 제 1 콘택홀(7)을 각각 형성한다. 제 1 콘택홀(7) 각각에 폴리실리콘 플러그(8)를 형성한다.
상기에서, 폴리실리콘 플러그(8)는 제 1 콘택홀(7)이 충분히 매립될 정도로 도프트 폴리실리콘(doped polysilicon)을 증착한 후에 에치 백(etch back) 공정 또는 화학 기계적 연마(CMP) 공정을 실시하여 형성된다.
도 1b를 참조하면, 폴리실리콘 플러그(8)를 포함한 전체 구조상에 제 2 층간 절연막(9)을 형성한다. 드레인(5)에 연결된 폴리실리콘 플러그(8) 부분이 개방되도록 제 2 층간 절연막(9)의 일부분을 식각하여 제 2 콘택홀(10)을 형성한다. 노출된 폴리실리콘 플러그(8)를 포함한 제 2 층간 절연막(9)상에 폴리실리콘/금속 실리사이드(polysilicon/metal-silicide) 또는 금속 실리사이드만을 얇게 증착한 후에 패터닝하여, 이 폴리실리콘 플러그(8) 부분을 포함한 제 2 콘택홀(10) 주변부에만 폴리실리콘/금속 실리사이드 또는 금속 실리사이드로 된 제 1 배리어 금속층(11A)을 형성한다.
상기에서, 제 1 배리어 금속층(11A)의 패터닝 공정은 제 1 콘택홀(7) 형성시에 사용된 콘택 마스크를 다시 사용하되, 포토레지스트 물질은 제 1 콘택홀(7)에 사용된 포토레지스트와 반대 극성인 것을 사용한다. 제 1 배리어 금속층(11A)으로 사용되는 금속 실리사이드 예를 들어, 텅스텐 실리사이드(WSix)는 200 내지 2000Å의 두께로 증착되고, 폴리실리콘은 200 내지 2000Å의 두께로 증착하며, 폴리실리콘 증착 방식은 반응로(furnace) 혹은 챔버(chamber) 방식을 사용한다. 텅스텐 실리사이드는 800℃까지 산화물로 된 층인 제 2 층간 절연막(9)과 안정적으로 결합하는 성질이 있어 그 위에 타이타늄/타이타늄 실리사이드를 증착한 후 후속 열공정을 거치더라도 타이타늄 실리사이드에 의한 저항 및 누설 전류 특성의 악화 현상을 방지할 수 있다.
도 1c를 참조하면, 제 1 배리어 금속층(11A)을 포함한 제 2 층간 절연막(9)상에 타이타늄/타이타늄 나이트라이드를 증착하여 제 2 배리어 금속층(11B)을 형성하고, 이로 인하여 제 1 및 제 2 배리어 금속층(11A 및 11B)으로 된 본 발명의 배리어 금속층(11)이 완성된다. 제 2 배리어 금속층(11B)상에 전도성이 우수한 금속층(13) 및 반사 방지막(14)을 순차적으로 증착한다.
상기에서, 제 2 배리어 금속층(11B)은 타이타늄/타이타늄 나이트라이드 각각의 두께 범위를 50 내지 1000Å으로 하고, 증착 방식은 물리적 기상 증착(PVD), 화학적 기상 증착(CVD) 방식을 모두 포함한다. 금속층(13)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 또는 이들 물질의 합금 형태를 사용하여 형성된다. 금속층(13)으로 텅스텐을 사용할 경우, 텅스텐 증착 방식은 물리적 기상 증착 방식 또는 화학적 기상 증착 방식을 모두 포함하며, 특히 화학적 기상 증착 방식인 경우에는 B2H6가스를 사용하는 경우도 포함한다. 이때, 텅스텐의 증착 두께는 200 내지 5000Å의 범위로 한다.
도 1d를 참조하면, 반사 방지막(14), 금속층(13) 및 제 2 배리어 금속층(11B)을 순차적으로 패터닝하여 드레인(5)과 연결된 비트 라인(130)을 형성한다.
상기에서, 반사 방지막(14)은 타이타늄 나이트라이드 혹은 실리콘 옥시나이트라이드(SiON)를 사용하며, 증착 방식은 물리적 기상 증착 방식 혹은 화학적 기상 증착 방식을 사용하며, 각각의 두께 범위는 100 내지 1200Å의 범위로 한다.
상술한 바와 같이, 본 발명은 금속 비트 라인을 적용하는 공정에서 배리어 금속층으로 사용되는 타이타늄과 하지층을 이루는 실리콘간의 과잉 반응을 억제 혹은 최소화하기 위해 기존의 타이타늄/타이타늄 나이트라이드 구조의 배리어 금속층 대신 콘택홀에 폴리실리콘 플러그를 먼저 형성한 후에 그 상부에 금속 실리사이드/타이타늄/타이타늄 나이트라이드 구조의 배리어 금속층을 채택하므로써, 비트 라인의 전기적 특성 및 열적 안정성이 향상되어 소자의 신호 전달 속도를 빠르게 할 수 있을 뿐만 아니라, 비트 라인의 콘택 마진이 향상되어 소자의 고집적화를 실현할 수 있다.
Claims (7)
- 제 1 콘택홀이 형성된 기판이 제공되는 단계;상기 제 1 콘택홀 내에 폴리실리콘 플러그를 형성하는 단계;층간 절연막을 형성한 후, 상기 폴리실리콘 플러그 부분이 개방되는 제 2 콘택홀을 형성하는 단계;상기 폴리실리콘 플러그 상에 제 1 배리어 금속층을 형성하는 단계; 및상기 제 1 배리어 금속층을 포함한 전체 구조상에 제 2 배리어 금속층, 금속층 및 반사 방지막을 순차적으로 증착한 후, 패터닝하여 비트 라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
- 제 1 항에 있어서,상기 폴리실리콘 플러그 상기 콘택홀이 매립되도록 도프트 폴리실리콘을 증착한 후에 에치 백 공정이나 화학 기계적 연마 공정을 실시하여 형성되는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
- 제 1 항에 있어서,상기 제 1 배리어 금속층은 금속 실리사이드만을 증착한 후 패터닝하여 형성하거나, 폴리실리콘/금속 실리사이드를 적층한 후 패터닝하여 형성되는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
- 제 3 항에 있어서,상기 금속 실리사이드는 텅스텐 실리사이드이며 200 내지 2000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
- 제 1 항에 있어서,상기 제 2 배리어 금속층은 타이타늄/타이타늄 나이트라이드의 적층 구조이며, 각각의 두께 범위는 50 내지 1000Å인 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
- 제 1 항에 있어서,상기 금속층은 텅스텐, 알루미늄, 구리, 금, 이들 물질의 합금 형태중 어느 하나를 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
- 제 1 항에 있어서,상기 반사 방지막 타이타늄 나이트라이드나 실리콘 옥시나이트라이드를 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980059358A KR20000043055A (ko) | 1998-12-28 | 1998-12-28 | 반도체 소자의 비트 라인 형성 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980059358A KR20000043055A (ko) | 1998-12-28 | 1998-12-28 | 반도체 소자의 비트 라인 형성 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20000043055A true KR20000043055A (ko) | 2000-07-15 |
Family
ID=19566309
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019980059358A KR20000043055A (ko) | 1998-12-28 | 1998-12-28 | 반도체 소자의 비트 라인 형성 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20000043055A (ko) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100400251B1 (ko) * | 2001-06-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 소자의 유기 반사 방지막 식각방법 |
KR100493411B1 (ko) * | 2001-06-12 | 2005-06-07 | 주식회사 하이닉스반도체 | 반도체 소자의 셀 플러그 형성방법 |
KR100707310B1 (ko) * | 2006-02-07 | 2007-04-12 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
KR100790248B1 (ko) * | 2006-08-29 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 방법 |
-
1998
- 1998-12-28 KR KR1019980059358A patent/KR20000043055A/ko not_active Application Discontinuation
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100493411B1 (ko) * | 2001-06-12 | 2005-06-07 | 주식회사 하이닉스반도체 | 반도체 소자의 셀 플러그 형성방법 |
KR100400251B1 (ko) * | 2001-06-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 소자의 유기 반사 방지막 식각방법 |
KR100707310B1 (ko) * | 2006-02-07 | 2007-04-12 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
US7646051B2 (en) | 2006-02-07 | 2010-01-12 | Samsung Electronics Co., Ltd. | Semiconductor devices having a bit line plug and methods of fabricating the same |
KR100790248B1 (ko) * | 2006-08-29 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 방법 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100467021B1 (ko) | 반도체 소자의 콘택 구조체 및 그 제조방법 | |
JP3022744B2 (ja) | 半導体装置及びその製造方法 | |
JP2692590B2 (ja) | 半導体装置およびその製造方法 | |
KR20000027360A (ko) | 강유전체 메모리 제조방법 | |
JPH1187529A (ja) | 集積回路コンタクト | |
US20090200672A1 (en) | Method for manufacturing semiconductor device | |
KR20000043055A (ko) | 반도체 소자의 비트 라인 형성 방법 | |
US6225222B1 (en) | Diffusion barrier enhancement for sub-micron aluminum-silicon contacts | |
US6627504B1 (en) | Stacked double sidewall spacer oxide over nitride | |
US6436806B2 (en) | Semiconductor device manufacturing method for preventing electrical shorts between lower and upper interconnection layers | |
US6730587B1 (en) | Titanium barrier for nickel silicidation of a gate electrode | |
KR100265357B1 (ko) | 반도체장치의콘택홀형성방법 | |
KR20040001861A (ko) | 금속게이트전극 및 그 제조 방법 | |
US11908906B2 (en) | Semiconductor structure and fabrication method thereof | |
KR100315037B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
KR100386658B1 (ko) | 반도체 소자 및 제조방법 | |
KR100332122B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR20000027932A (ko) | 반도체 소자의 비트라인 형성 방법 | |
KR100318273B1 (ko) | 반도체 소자의 비트라인 형성방법 | |
KR100564417B1 (ko) | 반도체소자의 비트라인 형성방법 | |
KR100322839B1 (ko) | 반도체소자의커패시터형성방법 | |
JPH113890A (ja) | 半導体集積回路装置およびその製造方法 | |
KR100268805B1 (ko) | 반도체소자의콘택형성방법 | |
KR100702798B1 (ko) | 반도체 소자의 제조 방법 | |
KR20000027569A (ko) | 반도체 소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |