KR20000043055A - 반도체 소자의 비트 라인 형성 방법 - Google Patents

반도체 소자의 비트 라인 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 비트 라인 형성 방법에 관한 것으로, 게이트 전극, 소오스 및 드레인으로 구성된 트랜지스터를 갖는 반도체 기판이 제공되고, 트랜지스터를 포함한 전체 구조상에 제 1 층간 절연막을 형성한 후, 소오스 및 드레인 각각에 제 1 콘택홀을 형성하고, 이들 제 1 콘택홀에 폴리실리콘 플러그를 각각 형성한 후, 제 2 층간 절연막을 형성하고, 드레인 부분의 폴리실리콘 플러그가 노출되는 제 2 콘택홀을 형성하고, 노출된 폴리실리콘 플러그를 포함한 제 2 층간 절연막 상에 폴리실리콘/금속 실리사이드 또는 금속 실리사이드를 얇게 증착한 후에 패터닝하여, 이 폴리실리콘 플러그 부분을 포함한 주변부에만 폴리실리콘/금속 실리사이드 또는 금속 실리사이드로 된 층을 남기고, 이후 타이타늄/타이타늄 나이트라이드 및 금속을 순차적으로 증착한 후에 패터닝하여 비트 라인을 형성한다. 본 발명은 플러그 형성 기술을 적용하고, 비트 라인을 금속층으로 형성하며, 플러그와 금속층 사이에 배리어 금속층으로 금속 실리사이드(또는 폴리실리콘/금속 실리사이드)/타이타늄/타이타늄 나이트라이드가 적층된 구조를 적용시키므로, 비트 라인의 전기적 특성 및 열적 안정성이 향상되어 소자의 신호 전달 속도를 빠르게 할 수 있을 뿐만 아니라, 비트 라인의 콘택 마진이 향상되어 소자의 고집적화를 실현할 수 있다.

Description

반도체 소자의 비트 라인 형성 방법
본 발명은 반도체 소자의 비트 라인 형성 방법에 관한 것으로, 특히 소자의 전기적 특성을 향상시키기 위해 전도성이 우수한 금속을 비트 라인에 적용할 때, 금속 비트 라인의 전기적 특성 및 열적 안정성을 향상시킬 수 있는 반도체 소자의 비트 라인 형성 방법에 관한 것이다.
반도체 소자가 고집적화, 축소화 및 고속화 되어감에 따라 공정 마진의 확보가 시급한 문제로 대두되고 있으며, 또한 정보의 신속한 처리를 위해 신호 전달 속도가 빠른 소자가 요구되고 있다. 일반적으로, 반도체 소자의 비트 라인(bit line)으로 열적 안정성이 우수한 폴리실리콘을 주로 사용하였으나, 폴리실리콘은 금속과 비교하여 저항이 높아 최근에는 폴리실리콘과 금속 실리사이드(metal-silicide)가 적층된 폴리사이드(polycide) 구조의 층을 널리 사용하고 있다. 그러나, 폴리사이드 구조의 층은 64M DRAM급 이하의 소자에서는 낮은 저항을 유지할 수 있어 소자의 신호 전달 속도의 지연이 없으나, 미세 패턴을 필요로 하는 64M DRAM급 이상의 소자에서는 높은 면저항으로 인하여 소자의 신호 전달 속도가 지연되는 단점이 발생되고 있으며, 이로 인하여 향후 156M DRAM급 이상의 소자에서는 전기 전도도가 우수한 금속의 도입이 필수적이며, 이를 실용화하기 위한 연구가 진행되고 있다. 그러나 반도체 소자의 제조 공정중 고온에서 실시하는 공정 예를 들어, 층간 절연막의 평탄화를 위한 800℃ 이상의 고온 리플로우(reflow) 공정 등이 적용되고 있어 전기 전도도는 우수하지만 열적 안정성이 폴리실리콘에 비해 떨어지는 금속의 특성 때문에 공정 안정성을 확보하는데 어려움이 있다. 또한, 금속으로 비트 라인을 형성할 경우, 비트 라인 콘택 부분에서의 저항을 낮추고 하지층과의 접착력을 좋게 하기 위해서 타이타늄/타이타늄 나이트라이드(Ti/TiN) 등으로 먼저 배리어 금속층(barrier metal layer)을 형성하여야 하는데, 후속 층간 절연막의 평탄화를 위한 고온 리플로우 공정에 의해 배리어 금속층과 하지층과의 계면에 금속 실리사이드 예를 들어, 타이타늄 실리사이드(TiSi2)의 응집 현상과 하지층의 도펀트(dopant)까지 소모시키므로 콘택 저항 및 누설 전류가 증가하는 문제가 발생한다. 타이타늄 실리사이드의 응집 현상은 타이타늄 실리사이드가 700℃ 이상의 온도에서 상변화를 일으키는 동시에 구상화 반응을 일으키는 특성이 있기 때문에 발생된다.
따라서, 본 발명은 비트 라인의 전기적 특성 및 열적 안정성을 향상시키면서 콘택 마진을 확보하여, 소자의 신호 전달 속도를 빠르게 할 수 있을 뿐만 아니라, 소자의 고집적화 및 소형화를 실현할 수 있는 반도체 소자의 비트 라인 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 비트 라인 형성 방법은 제 1 콘택홀이 형성된 기판이 제공되는 단계; 상기 제 1 콘택홀 내에 폴리실리콘 플러그를 형성하는 단계; 층간 절연막을 형성한 후, 상기 폴리실리콘 플러그 부분이 개방되는 제 2 콘택홀을 형성하는 단계; 상기 폴리실리콘 플러그 상에 제 1 배리어 금속층을 형성하는 단계; 및 상기 제 1 배리어 금속층을 포함한 전체 구조상에 제 2 배리어 금속층, 금속층 및 반사 방지막을 순차적으로 증착한 후, 패터닝하여 비트 라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 비트 라인 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판 2: 필드 산화막
3: 게이트 전극 4: 소오스
5: 드레인 6: 제 1 층간 절연막
7: 제 1 콘택홀 8: 폴리실리콘 플러그
9: 제 2 층간 절연막 10: 제 2 콘택홀
11: 배리어 금속층 11A: 제 1 배리어 금속층
11B: 제 2 배리어 금속층 13: 금속층
14: 반사 방지막 130: 비트 라인
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 비트 라인 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 필드 산화막(2)을 형성함에 의해 필드 영역과 액티브 영역이 정의된 반도체 기판(1)이 제공되고, 반도체 기판(1)의 액티브 영역에 게이트 전극(3), 소오스(4) 및 드레인(5)으로 구성된 트랜지스터가 형성된다. 트랜지스터를 포함한 전체 구조상에 제 1 층간 절연막(6)을 형성한 후, 트랜지스터의 소오스(4) 및 드레인(5) 부분이 각각 노출되도록 제 1 층간 절연막(6)을 식각하여 제 1 콘택홀(7)을 각각 형성한다. 제 1 콘택홀(7) 각각에 폴리실리콘 플러그(8)를 형성한다.
상기에서, 폴리실리콘 플러그(8)는 제 1 콘택홀(7)이 충분히 매립될 정도로 도프트 폴리실리콘(doped polysilicon)을 증착한 후에 에치 백(etch back) 공정 또는 화학 기계적 연마(CMP) 공정을 실시하여 형성된다.
도 1b를 참조하면, 폴리실리콘 플러그(8)를 포함한 전체 구조상에 제 2 층간 절연막(9)을 형성한다. 드레인(5)에 연결된 폴리실리콘 플러그(8) 부분이 개방되도록 제 2 층간 절연막(9)의 일부분을 식각하여 제 2 콘택홀(10)을 형성한다. 노출된 폴리실리콘 플러그(8)를 포함한 제 2 층간 절연막(9)상에 폴리실리콘/금속 실리사이드(polysilicon/metal-silicide) 또는 금속 실리사이드만을 얇게 증착한 후에 패터닝하여, 이 폴리실리콘 플러그(8) 부분을 포함한 제 2 콘택홀(10) 주변부에만 폴리실리콘/금속 실리사이드 또는 금속 실리사이드로 된 제 1 배리어 금속층(11A)을 형성한다.
상기에서, 제 1 배리어 금속층(11A)의 패터닝 공정은 제 1 콘택홀(7) 형성시에 사용된 콘택 마스크를 다시 사용하되, 포토레지스트 물질은 제 1 콘택홀(7)에 사용된 포토레지스트와 반대 극성인 것을 사용한다. 제 1 배리어 금속층(11A)으로 사용되는 금속 실리사이드 예를 들어, 텅스텐 실리사이드(WSix)는 200 내지 2000Å의 두께로 증착되고, 폴리실리콘은 200 내지 2000Å의 두께로 증착하며, 폴리실리콘 증착 방식은 반응로(furnace) 혹은 챔버(chamber) 방식을 사용한다. 텅스텐 실리사이드는 800℃까지 산화물로 된 층인 제 2 층간 절연막(9)과 안정적으로 결합하는 성질이 있어 그 위에 타이타늄/타이타늄 실리사이드를 증착한 후 후속 열공정을 거치더라도 타이타늄 실리사이드에 의한 저항 및 누설 전류 특성의 악화 현상을 방지할 수 있다.
도 1c를 참조하면, 제 1 배리어 금속층(11A)을 포함한 제 2 층간 절연막(9)상에 타이타늄/타이타늄 나이트라이드를 증착하여 제 2 배리어 금속층(11B)을 형성하고, 이로 인하여 제 1 및 제 2 배리어 금속층(11A 및 11B)으로 된 본 발명의 배리어 금속층(11)이 완성된다. 제 2 배리어 금속층(11B)상에 전도성이 우수한 금속층(13) 및 반사 방지막(14)을 순차적으로 증착한다.
상기에서, 제 2 배리어 금속층(11B)은 타이타늄/타이타늄 나이트라이드 각각의 두께 범위를 50 내지 1000Å으로 하고, 증착 방식은 물리적 기상 증착(PVD), 화학적 기상 증착(CVD) 방식을 모두 포함한다. 금속층(13)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 또는 이들 물질의 합금 형태를 사용하여 형성된다. 금속층(13)으로 텅스텐을 사용할 경우, 텅스텐 증착 방식은 물리적 기상 증착 방식 또는 화학적 기상 증착 방식을 모두 포함하며, 특히 화학적 기상 증착 방식인 경우에는 B2H6가스를 사용하는 경우도 포함한다. 이때, 텅스텐의 증착 두께는 200 내지 5000Å의 범위로 한다.
도 1d를 참조하면, 반사 방지막(14), 금속층(13) 및 제 2 배리어 금속층(11B)을 순차적으로 패터닝하여 드레인(5)과 연결된 비트 라인(130)을 형성한다.
상기에서, 반사 방지막(14)은 타이타늄 나이트라이드 혹은 실리콘 옥시나이트라이드(SiON)를 사용하며, 증착 방식은 물리적 기상 증착 방식 혹은 화학적 기상 증착 방식을 사용하며, 각각의 두께 범위는 100 내지 1200Å의 범위로 한다.
상술한 바와 같이, 본 발명은 금속 비트 라인을 적용하는 공정에서 배리어 금속층으로 사용되는 타이타늄과 하지층을 이루는 실리콘간의 과잉 반응을 억제 혹은 최소화하기 위해 기존의 타이타늄/타이타늄 나이트라이드 구조의 배리어 금속층 대신 콘택홀에 폴리실리콘 플러그를 먼저 형성한 후에 그 상부에 금속 실리사이드/타이타늄/타이타늄 나이트라이드 구조의 배리어 금속층을 채택하므로써, 비트 라인의 전기적 특성 및 열적 안정성이 향상되어 소자의 신호 전달 속도를 빠르게 할 수 있을 뿐만 아니라, 비트 라인의 콘택 마진이 향상되어 소자의 고집적화를 실현할 수 있다.

Claims (7)

  1. 제 1 콘택홀이 형성된 기판이 제공되는 단계;
    상기 제 1 콘택홀 내에 폴리실리콘 플러그를 형성하는 단계;
    층간 절연막을 형성한 후, 상기 폴리실리콘 플러그 부분이 개방되는 제 2 콘택홀을 형성하는 단계;
    상기 폴리실리콘 플러그 상에 제 1 배리어 금속층을 형성하는 단계; 및
    상기 제 1 배리어 금속층을 포함한 전체 구조상에 제 2 배리어 금속층, 금속층 및 반사 방지막을 순차적으로 증착한 후, 패터닝하여 비트 라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
  2. 제 1 항에 있어서,
    상기 폴리실리콘 플러그 상기 콘택홀이 매립되도록 도프트 폴리실리콘을 증착한 후에 에치 백 공정이나 화학 기계적 연마 공정을 실시하여 형성되는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 배리어 금속층은 금속 실리사이드만을 증착한 후 패터닝하여 형성하거나, 폴리실리콘/금속 실리사이드를 적층한 후 패터닝하여 형성되는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
  4. 제 3 항에 있어서,
    상기 금속 실리사이드는 텅스텐 실리사이드이며 200 내지 2000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 2 배리어 금속층은 타이타늄/타이타늄 나이트라이드의 적층 구조이며, 각각의 두께 범위는 50 내지 1000Å인 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
  6. 제 1 항에 있어서,
    상기 금속층은 텅스텐, 알루미늄, 구리, 금, 이들 물질의 합금 형태중 어느 하나를 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
  7. 제 1 항에 있어서,
    상기 반사 방지막 타이타늄 나이트라이드나 실리콘 옥시나이트라이드를 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
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