JP2689125B2 - Ｌｓｉ試験装置 - Google Patents
Ｌｓｉ試験装置Info
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- JP2689125B2 JP2689125B2 JP63042470A JP4247088A JP2689125B2 JP 2689125 B2 JP2689125 B2 JP 2689125B2 JP 63042470 A JP63042470 A JP 63042470A JP 4247088 A JP4247088 A JP 4247088A JP 2689125 B2 JP2689125 B2 JP 2689125B2
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- lsi
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
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Description
【発明の詳細な説明】 〔概要〕 LSIの試験を行う装置に係り、 多チャンネルのLSI試験装置において各チャンネルの
間のスキューを低減することを目的とし、 被試験LSIに対する入力信号のタイミングを設定する
タイミング調整手段と、 前記被試験LSIへの入力信号の波形やレベルを調整す
るドライバと、 前記被試験LSIからの出力信号を入力としてレベルを
識別して出力信号を発生するコンパレータと、 前記コンパレータの識別信号のタイミングを規定する
ストローブ信号のタイミングを設定するタイミング調整
手段と、 前記被試験LSIの入出力ピンには前記ドライバの出力
及び前記コンパレータの入力を接続し、前記入出力ピン
と前記ドライバの出力との接続と、前記入出力ピンと前
記コンパレータの入力との接続を切り替える切替スイッ
チとを被試験LSIの各入出力ピンに対応して複数チャン
ネル具え、 前記LSI試験装置のスキュー調整時、前記ドライバの
出力とコンパレータの入力とを前記切替スイッチから切
り離すとともに相互に接続して測定電極に接続する切替
スイッチを各チャンネル毎に具えるとともに、 前記各測定電極を任意に選択して信号波形のタイミン
グを測定する標準測定系を具え、 前記標準測定系におけるタイミング測定結果に基づい
て各チャンネルのタイミング調整手段におけるタイミン
グ設定を行うことによって、全チャンネルのドライバに
おける出力信号のタイミングオフセット値とコンパレー
タにおけるタイミング測定のタイミングオフセット値と
を同一化するLSI試験装置において、 前記標準測定系が、各測定電極に接触させた電気光学
結晶をそれぞれ具え、 前記電気光学結晶に測定電極と反対側からレーザ光を
照射することによって前記電気光学結晶内に誘起される
複屈折性を検出することによって前記測定電極の電圧状
態を検知し、 前記電気光学結晶を照射するレーザ光の光路長が、各
測定電極に対して同一になるように構成されていること
を特徴とするLSI試験装置としての構成を有する。
間のスキューを低減することを目的とし、 被試験LSIに対する入力信号のタイミングを設定する
タイミング調整手段と、 前記被試験LSIへの入力信号の波形やレベルを調整す
るドライバと、 前記被試験LSIからの出力信号を入力としてレベルを
識別して出力信号を発生するコンパレータと、 前記コンパレータの識別信号のタイミングを規定する
ストローブ信号のタイミングを設定するタイミング調整
手段と、 前記被試験LSIの入出力ピンには前記ドライバの出力
及び前記コンパレータの入力を接続し、前記入出力ピン
と前記ドライバの出力との接続と、前記入出力ピンと前
記コンパレータの入力との接続を切り替える切替スイッ
チとを被試験LSIの各入出力ピンに対応して複数チャン
ネル具え、 前記LSI試験装置のスキュー調整時、前記ドライバの
出力とコンパレータの入力とを前記切替スイッチから切
り離すとともに相互に接続して測定電極に接続する切替
スイッチを各チャンネル毎に具えるとともに、 前記各測定電極を任意に選択して信号波形のタイミン
グを測定する標準測定系を具え、 前記標準測定系におけるタイミング測定結果に基づい
て各チャンネルのタイミング調整手段におけるタイミン
グ設定を行うことによって、全チャンネルのドライバに
おける出力信号のタイミングオフセット値とコンパレー
タにおけるタイミング測定のタイミングオフセット値と
を同一化するLSI試験装置において、 前記標準測定系が、各測定電極に接触させた電気光学
結晶をそれぞれ具え、 前記電気光学結晶に測定電極と反対側からレーザ光を
照射することによって前記電気光学結晶内に誘起される
複屈折性を検出することによって前記測定電極の電圧状
態を検知し、 前記電気光学結晶を照射するレーザ光の光路長が、各
測定電極に対して同一になるように構成されていること
を特徴とするLSI試験装置としての構成を有する。
本発明はLSIの試験を行う装置に係り、特に多数のド
ライバとコンパレータとを有するLSI試験装置におい
て、ドライバとコンパレータのスキューを低減したLSI
試験装置に関する。
ライバとコンパレータとを有するLSI試験装置におい
て、ドライバとコンパレータのスキューを低減したLSI
試験装置に関する。
LSI試験装置はLSIの高集積化に伴い、多数の測定ピン
を具えることが必要となる。またLSIの高速化に伴い、
より高精度の、特にドライバとコンパレータのスキュー
を低減したものであることが必要となる。
を具えることが必要となる。またLSIの高速化に伴い、
より高精度の、特にドライバとコンパレータのスキュー
を低減したものであることが必要となる。
LSI試験装置においては、このような多ピン化の要求
と高精度化の要求とを両立させ得ることが要望される。
と高精度化の要求とを両立させ得ることが要望される。
第６図は従来のLSI試験装置における試験チャンネル
の構成を示したものである。第６図においては、被試験
LSI（DUT）の１個の被試験ピンに対応する１チャンネル
の構成のみが示されている。即ち、被試験LSIの入出力
ピンとドライバの出力が接続される時は、切替スイッチ
１はｃ側に切り替えられる。試験用クロックはタイミン
グ調整回路２及びドライバ３を介してテストピン1Aから
被試験ピンを介して被試験LSI（DUT）に入力される。ま
た被試験LSIの入出力ピンとコンパレータの入力が接続
される時は、切替スイッチ１はｄ側に切り替えられる。
被試験LSI（DUT）の出力信号は被試験ピンからテストピ
ン1Aを介してコンパレータ４に加えられて、一定のタイ
ミングの電圧レベルが基準電圧より高いかどうかを識別
されて出力を生じる。
の構成を示したものである。第６図においては、被試験
LSI（DUT）の１個の被試験ピンに対応する１チャンネル
の構成のみが示されている。即ち、被試験LSIの入出力
ピンとドライバの出力が接続される時は、切替スイッチ
１はｃ側に切り替えられる。試験用クロックはタイミン
グ調整回路２及びドライバ３を介してテストピン1Aから
被試験ピンを介して被試験LSI（DUT）に入力される。ま
た被試験LSIの入出力ピンとコンパレータの入力が接続
される時は、切替スイッチ１はｄ側に切り替えられる。
被試験LSI（DUT）の出力信号は被試験ピンからテストピ
ン1Aを介してコンパレータ４に加えられて、一定のタイ
ミングの電圧レベルが基準電圧より高いかどうかを識別
されて出力を生じる。
第６図に示された試験チャンネルにおいてドライバ３
側のタイミング調整を行う際には、別に用意されている
タイミングを調整された標準コンパレータを使用する。
即ち、ドライバ３の出力を標準コンパレータの入力に接
続した状態で、遅延回路等からなるタイミング調整回路
２において遅延時間を調整して、クロック標準コンパレ
ータにおいて所定のタイミングで検出されるようにす
る。
側のタイミング調整を行う際には、別に用意されている
タイミングを調整された標準コンパレータを使用する。
即ち、ドライバ３の出力を標準コンパレータの入力に接
続した状態で、遅延回路等からなるタイミング調整回路
２において遅延時間を調整して、クロック標準コンパレ
ータにおいて所定のタイミングで検出されるようにす
る。
またコンパレータ４側のタイミング調整を行う際に
は、別に用意されているタイミングを調整された標準ド
ライバを使用する。即ち、標準ドライバの出力をコンパ
レータ４の入力に接続した状態で、遅延回路等からなる
タイミング調整回路５において遅延時間を設定してコン
パレータ４にストローブ信号を与える。ストローブ信号
はコンパレーションを行うタイミング信号である。従っ
て、ストローブ信号のタイミングを変化させることによ
ってコンパレータ４への入力信号変化のタイミングが測
定される。標準ドライバによる所定タイミングで変化す
る入力信号に対する上記測定値が基準値と一致するよう
に、タイミング調整回路５の遅延時間を調整する。
は、別に用意されているタイミングを調整された標準ド
ライバを使用する。即ち、標準ドライバの出力をコンパ
レータ４の入力に接続した状態で、遅延回路等からなる
タイミング調整回路５において遅延時間を設定してコン
パレータ４にストローブ信号を与える。ストローブ信号
はコンパレーションを行うタイミング信号である。従っ
て、ストローブ信号のタイミングを変化させることによ
ってコンパレータ４への入力信号変化のタイミングが測
定される。標準ドライバによる所定タイミングで変化す
る入力信号に対する上記測定値が基準値と一致するよう
に、タイミング調整回路５の遅延時間を調整する。
このような調整をタイミング調整回路2,5のそれぞれ
について行い、終了したときテストピン1Aを被試験LSI
（DUT）の被試験ピンに接続することによって、被試験L
SIの入出力ピンとドライバ３の出力が接続される時は、
これに所定タイミングの試験入力を与えて被試験LSI（D
UT）を所要の試験状態にすることができる。また被試験
LSIの入出力ピンとコンパレータ４の入力が接続される
時は、コンパレータ出力によって被試験LSI（DUT）の出
力タイミングの良否を知ることができる。
について行い、終了したときテストピン1Aを被試験LSI
（DUT）の被試験ピンに接続することによって、被試験L
SIの入出力ピンとドライバ３の出力が接続される時は、
これに所定タイミングの試験入力を与えて被試験LSI（D
UT）を所要の試験状態にすることができる。また被試験
LSIの入出力ピンとコンパレータ４の入力が接続される
時は、コンパレータ出力によって被試験LSI（DUT）の出
力タイミングの良否を知ることができる。
実際のLSI試験装置においては、LSIの多ピン化に対応
してこのようなチャンネルを例えば数百有している。
してこのようなチャンネルを例えば数百有している。
第６図に示された試験チャンネルを有する従来のLSI
試験装置においては、試験チャンネル数が非常に多くな
った場合、たとえ測定系に第６図に示された高精度の標
準測定系を用いたとしても、すべての被試験ピンについ
て高精度の測定を行うことは不可能である。
試験装置においては、試験チャンネル数が非常に多くな
った場合、たとえ測定系に第６図に示された高精度の標
準測定系を用いたとしても、すべての被試験ピンについ
て高精度の測定を行うことは不可能である。
即ち、試験チャンネル数が非常に多くなった場合、各
チャンネルのドライバ３とコンパレータ４に対する動作
タイミングを同一に設定することは標準ドライバと標準
コンパレータへの配線の電気長のばらつき乃至調整上の
ばらつきに基づいて困難である。例えば、500ピン程度
の多ピンLSI試験装置の場合、全ピンに対するタイミン
グ精度を±数百ps以下に抑えることは難しかった。
チャンネルのドライバ３とコンパレータ４に対する動作
タイミングを同一に設定することは標準ドライバと標準
コンパレータへの配線の電気長のばらつき乃至調整上の
ばらつきに基づいて困難である。例えば、500ピン程度
の多ピンLSI試験装置の場合、全ピンに対するタイミン
グ精度を±数百ps以下に抑えることは難しかった。
本発明はこのような従来技術の問題点を解決しようと
するものであって、多数の試験チャンネルを有するLSI
試験装置において、各チャンネルのドライバとコンパレ
ータに対するタイミング調整を同一条件でかつ高精度で
行うことができるLSI試験装置を提供することを目的と
する。
するものであって、多数の試験チャンネルを有するLSI
試験装置において、各チャンネルのドライバとコンパレ
ータに対するタイミング調整を同一条件でかつ高精度で
行うことができるLSI試験装置を提供することを目的と
する。
本発明の構成は以下に示す通りである。即ち、被試験
LSIに対する入力信号のタイミングを設定するタイミン
グ調整手段（２）と、 前記被試験LSIへの入力信号の波形やレベルを調整す
るドライバ（３）と、 前記被試験LSIからの出力信号を入力としてレベルを
識別して出力信号を発生するコンパレータ（４）と、 前記コンパレータの識別信号のタイミングを規定する
ストローブ信号のタイミングを設定するタイミング調整
手段（５）と、 前記被試験LSIの入出力ピンには前記ドライバ（３）
の出力及び前記コンパレータ（４）の入力を接続し、前
記入出力ピンと前記ドライバ（３）の出力との接続と、
前記入出力ピンと前記コンパレータ（４）の入力との接
続を切り替える切替スイッチ（１）とを被試験LSIの各
入出力ピンに対応して複数チャンネル具え、 前記LSI試験装置のスキュー調整時、前記ドライバ
（３）の出力とコンパレータ（４）の入力とを前記切替
スイッチ（１）から切り離すとともに相互に接続して測
定電極（７）に接続する切替スイッチ（６）を各チャン
ネル毎に具えるとともに、 前記各測定電極（７）を任意に選択して信号波形のタ
イミングを測定する標準測定系（８）を具え、 前記標準測定系（８）におけるタイミング測定結果に
基づいて各チャンネルのタイミング調整手段（２），
（５）におけるタイミング設定を行うことによって、全
チャンネルのドライバ（３）における出力信号のタイミ
ングオフセット値とコンパレータ（４）におけるタイミ
ング測定のタイミングオフセット値とを同一化するLSI
試験装置において、 前記標準測定系（８）が、各測定電極（７）に接触さ
せた電気光学結晶をそれぞれ具え、 前記電気光学結晶に測定電極（７）と反対側からレー
ザ光を照射することによって前記電気光学結晶内に誘起
される複屈折性を検出することによって前記測定電極
（７）の電圧状態を検知し、 前記電気光学結晶を照射するレーザ光の光路長が、各
測定電極（７）に対して同一になるように構成されてい
ることを特徴とするLSI試験装置としての構成を有す
る。
LSIに対する入力信号のタイミングを設定するタイミン
グ調整手段（２）と、 前記被試験LSIへの入力信号の波形やレベルを調整す
るドライバ（３）と、 前記被試験LSIからの出力信号を入力としてレベルを
識別して出力信号を発生するコンパレータ（４）と、 前記コンパレータの識別信号のタイミングを規定する
ストローブ信号のタイミングを設定するタイミング調整
手段（５）と、 前記被試験LSIの入出力ピンには前記ドライバ（３）
の出力及び前記コンパレータ（４）の入力を接続し、前
記入出力ピンと前記ドライバ（３）の出力との接続と、
前記入出力ピンと前記コンパレータ（４）の入力との接
続を切り替える切替スイッチ（１）とを被試験LSIの各
入出力ピンに対応して複数チャンネル具え、 前記LSI試験装置のスキュー調整時、前記ドライバ
（３）の出力とコンパレータ（４）の入力とを前記切替
スイッチ（１）から切り離すとともに相互に接続して測
定電極（７）に接続する切替スイッチ（６）を各チャン
ネル毎に具えるとともに、 前記各測定電極（７）を任意に選択して信号波形のタ
イミングを測定する標準測定系（８）を具え、 前記標準測定系（８）におけるタイミング測定結果に
基づいて各チャンネルのタイミング調整手段（２），
（５）におけるタイミング設定を行うことによって、全
チャンネルのドライバ（３）における出力信号のタイミ
ングオフセット値とコンパレータ（４）におけるタイミ
ング測定のタイミングオフセット値とを同一化するLSI
試験装置において、 前記標準測定系（８）が、各測定電極（７）に接触さ
せた電気光学結晶をそれぞれ具え、 前記電気光学結晶に測定電極（７）と反対側からレー
ザ光を照射することによって前記電気光学結晶内に誘起
される複屈折性を検出することによって前記測定電極
（７）の電圧状態を検知し、 前記電気光学結晶を照射するレーザ光の光路長が、各
測定電極（７）に対して同一になるように構成されてい
ることを特徴とするLSI試験装置としての構成を有す
る。
切替スイッチ６は、LSI試験装置のスキュー調整時、
ドライバ３の出力とコンパレータ４の入力とを切替スイ
ッチ１から切り離すとともに相互に接続して測定電極７
に接続するものである。
ドライバ３の出力とコンパレータ４の入力とを切替スイ
ッチ１から切り離すとともに相互に接続して測定電極７
に接続するものである。
また標準測定系８は、各測定電極７を任意に選択して
その信号波形のタイミングを高精度に測定するものであ
る。
その信号波形のタイミングを高精度に測定するものであ
る。
被試験LSIの複数の被試験ピンに対応して切替スイッ
チ１を具えて、被試験LSIに対する入力信号のタイミン
グをタイミング調整手段２を介して調整し、入出力ピン
への入力信号の波形とレベルをドライバ３を介して調整
し、被試験LSIの入出力ピンに接続し、被試験LSIの入出
力ピンから出力信号のストローブ信号で規定されるタイ
ミングにおける電圧レベルをコンパレータ４を介して識
別して出力信号を発生するとともにストローブ信号のタ
イミングをタイミング調整手段５を介して調整するLSI
試験装置において、このLSI試験装置の各チャンネル間
におけるドライバ３とコンパレータ４のスキューを調整
するために、切替スイッチ６を各チャンネルごとに設け
てドライバ３の出力とコンパレータ４の入力とを切替ス
イッチ１から切り離すとともに相互に接続して測定電極
７に接続し、標準測定系８によって各測定電極７を任意
に選択してその信号波形のタイミングを高精度に測定す
る。そしてこの標準測定系８におけるタイミング測定結
果に基づいて、各チャンネルのタイミング調整手段2,5
におけるタイミング設定を行うようにしたので、全チャ
ンネルのドライバ３における出力信号のタイミングオフ
セット値とコンパレータ４におけるタイミング測定のタ
イミングオフセット値とを同一化することができるよう
になる。
チ１を具えて、被試験LSIに対する入力信号のタイミン
グをタイミング調整手段２を介して調整し、入出力ピン
への入力信号の波形とレベルをドライバ３を介して調整
し、被試験LSIの入出力ピンに接続し、被試験LSIの入出
力ピンから出力信号のストローブ信号で規定されるタイ
ミングにおける電圧レベルをコンパレータ４を介して識
別して出力信号を発生するとともにストローブ信号のタ
イミングをタイミング調整手段５を介して調整するLSI
試験装置において、このLSI試験装置の各チャンネル間
におけるドライバ３とコンパレータ４のスキューを調整
するために、切替スイッチ６を各チャンネルごとに設け
てドライバ３の出力とコンパレータ４の入力とを切替ス
イッチ１から切り離すとともに相互に接続して測定電極
７に接続し、標準測定系８によって各測定電極７を任意
に選択してその信号波形のタイミングを高精度に測定す
る。そしてこの標準測定系８におけるタイミング測定結
果に基づいて、各チャンネルのタイミング調整手段2,5
におけるタイミング設定を行うようにしたので、全チャ
ンネルのドライバ３における出力信号のタイミングオフ
セット値とコンパレータ４におけるタイミング測定のタ
イミングオフセット値とを同一化することができるよう
になる。
第１図は本発明の一実施例であるLSI試験装置の各試
験チャンネルの構成を示したものであって、第６図にお
けると同じ構成部分を同じ参照番号で示す。６は切替ス
イッチ、７は測定電極である。
験チャンネルの構成を示したものであって、第６図にお
けると同じ構成部分を同じ参照番号で示す。６は切替ス
イッチ、７は測定電極である。
切替スイッチ６は被試験LSI（DUT）の試験時にはａ側
が選択され、この状態では従来のLSI試験装置と同様の
構成となり、従来のLSI試験装置と同様に動作すること
ができる。
が選択され、この状態では従来のLSI試験装置と同様の
構成となり、従来のLSI試験装置と同様に動作すること
ができる。
一方、LSI試験装置のタイミング調整時には切替スイ
ッチ６はｂ側が選択される。この場合、はドライバ３と
コンパレータ４は被試験LSI（DUT）には接続されず、ド
ライバ３の出力がコンパレータ４の入力と測定電極７と
に接続され、クロックを入力したときのドライバ３の出
力のタイミングを測定電極７に接続した標準測定系によ
って高精度で測定できるようになる。
ッチ６はｂ側が選択される。この場合、はドライバ３と
コンパレータ４は被試験LSI（DUT）には接続されず、ド
ライバ３の出力がコンパレータ４の入力と測定電極７と
に接続され、クロックを入力したときのドライバ３の出
力のタイミングを測定電極７に接続した標準測定系によ
って高精度で測定できるようになる。
第２図は本発明の一実施例のLSI試験装置の全体構成
を示し、添字1,2で示す２チャンネルに対応する構成の
みが示されている。それぞれの添字を付した番号の構成
部分は第１図における添字を付さない番号の構成要素と
同等である。なお測定電極71,72はそれぞれEO（電気光
学）結晶等からなる測定部と一体化しているものとす
る。また８は標準測定系であって第５図においても説明
するものと同様の構成を有している。９は被試験LSI（D
UT）を示し、パフォーマンスボード10Aに搭載され、そ
の被試験ピンｉはテストピン1A1に接続され、被試験ピ
ンｊはテストピン1A2に接続されているものとする。
を示し、添字1,2で示す２チャンネルに対応する構成の
みが示されている。それぞれの添字を付した番号の構成
部分は第１図における添字を付さない番号の構成要素と
同等である。なお測定電極71,72はそれぞれEO（電気光
学）結晶等からなる測定部と一体化しているものとす
る。また８は標準測定系であって第５図においても説明
するものと同様の構成を有している。９は被試験LSI（D
UT）を示し、パフォーマンスボード10Aに搭載され、そ
の被試験ピンｉはテストピン1A1に接続され、被試験ピ
ンｊはテストピン1A2に接続されているものとする。
被試験LSI（DUT）９の試験時には各切替スイッチ61,6
2はａ側が選択され、被試験LSIの入出力ピンにドライバ
31,32の出力を接続するか、コンパレータ41,42の入力を
拒絶するかに応じて切替スイッチ11,12はｃまたはｄが
選択される。図示されない被試験LSI（DUT）９の他のす
べての被試験ピンに接続される各切替スイッチについて
も同様である。
2はａ側が選択され、被試験LSIの入出力ピンにドライバ
31,32の出力を接続するか、コンパレータ41,42の入力を
拒絶するかに応じて切替スイッチ11,12はｃまたはｄが
選択される。図示されない被試験LSI（DUT）９の他のす
べての被試験ピンに接続される各切替スイッチについて
も同様である。
この状態では従来のLSI試験装置と同様にクロックの
設定タイミングとタイミング調整回路21,22の調整によ
って定まるタイミングでドライバ31,32を経て被試験LSI
（DUT）に試験用クロックを入力することができる。ま
たストローブの設定タイミングとタイミング調整回路
51,52の調整によって定まるタイミングでコンパレータ4
1,42で識別を行うことによって、被試験LSI（DUT）の出
力のパスとフェールを判定することができる。なおこの
場合クロックの設定タイミングを外部で変更することに
よって任意のタイミングで被試験LSI（DUT）に入力を与
えることができ、またはストローブの設定タイミングを
変更しながらコンパレータ41,42の出力の有無を調べる
ことによって被試験LSI（DUT）の出力タイミングを測定
することができる。
設定タイミングとタイミング調整回路21,22の調整によ
って定まるタイミングでドライバ31,32を経て被試験LSI
（DUT）に試験用クロックを入力することができる。ま
たストローブの設定タイミングとタイミング調整回路
51,52の調整によって定まるタイミングでコンパレータ4
1,42で識別を行うことによって、被試験LSI（DUT）の出
力のパスとフェールを判定することができる。なおこの
場合クロックの設定タイミングを外部で変更することに
よって任意のタイミングで被試験LSI（DUT）に入力を与
えることができ、またはストローブの設定タイミングを
変更しながらコンパレータ41,42の出力の有無を調べる
ことによって被試験LSI（DUT）の出力タイミングを測定
することができる。
LSI試験装置のタイミング調整を行うときは、各切替
スイッチ61,62はｂ側が選択され、各ドライバ31,32の出
力は各コンパレータ41,42を測定電極71,72に接続され
る。この状態では標準測定系８においてレーザ光によっ
て測定電極71,72を含む測定部を測定部を走査して、高
精度でタイミング測定を行いながらタイミング調整回路
21,22の設定を行ってドライバ31,32の出力タイミングを
調整することができる。またこのようにしてタイミング
調整されたドライバ31,32の出力をコンパレータ41,42に
入力して、コンパレータ41,42を用いてタイミングを測
定することにより、タイミング調整回路51,52の調整を
行うことができる。
スイッチ61,62はｂ側が選択され、各ドライバ31,32の出
力は各コンパレータ41,42を測定電極71,72に接続され
る。この状態では標準測定系８においてレーザ光によっ
て測定電極71,72を含む測定部を測定部を走査して、高
精度でタイミング測定を行いながらタイミング調整回路
21,22の設定を行ってドライバ31,32の出力タイミングを
調整することができる。またこのようにしてタイミング
調整されたドライバ31,32の出力をコンパレータ41,42に
入力して、コンパレータ41,42を用いてタイミングを測
定することにより、タイミング調整回路51,52の調整を
行うことができる。
第２図に示された構成において各チャンネルに対する
タイミング設定の条件を同一にするため、ドライバ31,3
2とコンパレータ41,42を接続する線路の電気長と測定電
極のための分岐位置は、全ピンに対して正確に同一にす
る必要がある。また分岐点一測定電極間の線路長は可能
な限り短くすることが望ましい。
タイミング設定の条件を同一にするため、ドライバ31,3
2とコンパレータ41,42を接続する線路の電気長と測定電
極のための分岐位置は、全ピンに対して正確に同一にす
る必要がある。また分岐点一測定電極間の線路長は可能
な限り短くすることが望ましい。
第３図の本発明のLSI試験装置における非接触プロー
ブを用いた標準測定系の構成を示した図である。第３図
において11は被測定ピンに接触される測定電極であっ
て、電気光学（EO）結晶12、透明電極13と一体化されて
測定部10を形成している。
ブを用いた標準測定系の構成を示した図である。第３図
において11は被測定ピンに接触される測定電極であっ
て、電気光学（EO）結晶12、透明電極13と一体化されて
測定部10を形成している。
14は高精度遅延回路であって、入力クロックを遅延デ
ータに基づいて所要の時間遅延させるタイミング調整を
行う。15はドライバであって、タイミング調整された入
力クロックに応じてレーザダイオード（LD）16を駆動
し、レーザダイオード（LD）16はこれによって発光す
る。レーザダイオード（LD）16の光はビームスプリッタ
17を介して直線偏光となり、1/4波長（λ/4）板18を介
して円偏光に変換され、ミラー等からなる偏光手段19を
介して測定部10に入射する。
ータに基づいて所要の時間遅延させるタイミング調整を
行う。15はドライバであって、タイミング調整された入
力クロックに応じてレーザダイオード（LD）16を駆動
し、レーザダイオード（LD）16はこれによって発光す
る。レーザダイオード（LD）16の光はビームスプリッタ
17を介して直線偏光となり、1/4波長（λ/4）板18を介
して円偏光に変換され、ミラー等からなる偏光手段19を
介して測定部10に入射する。
この際、測定電極11と接地された透明電極13との間に
電圧が印加されていると、電気光学（EO）結晶12は複屈
折性を生じる。従って、測定部10にレーザを入射したと
き、電気光学（EO）結晶12内で反射光を生じる。この反
射光は透明電極13、偏光手段19を介して1/4波長（λ/
4）板18に入射して楕円偏光に変換され、出力光はビー
ムスプリッタ17の内部の境界面で反射し90°方向を変え
てフォトダイオード20に入射して電気信号に変換され、
増幅器21を介して増幅されたのちアナログディジタル変
換器（ADC）22において所定ビット数のディジタル信号
に変換されて、出力データを生じる。
電圧が印加されていると、電気光学（EO）結晶12は複屈
折性を生じる。従って、測定部10にレーザを入射したと
き、電気光学（EO）結晶12内で反射光を生じる。この反
射光は透明電極13、偏光手段19を介して1/4波長（λ/
4）板18に入射して楕円偏光に変換され、出力光はビー
ムスプリッタ17の内部の境界面で反射し90°方向を変え
てフォトダイオード20に入射して電気信号に変換され、
増幅器21を介して増幅されたのちアナログディジタル変
換器（ADC）22において所定ビット数のディジタル信号
に変換されて、出力データを生じる。
この際、高精度遅延回路14を用いて測定部10を照射す
るレーザ光のタイミングを遅延データに応じて変化させ
ると共に、固定遅延させたクロックをストローブ信号と
してアナログディジタル変換器（ADC）22に与えてアナ
ログディジタル変換の動作を行わせるようにすると、ア
ナログディジタル変換器（ADC）22の出力によって測定
電極11と接触する被測定ピンにおける入力信号の電圧波
形を求めることができるので、この波形の立上部の電圧
と参照電圧が一致する点を検出することによって、信号
のタイミング測定を行うことができる。なおこのような
非接触プローブを用いた標準測定系については、特願昭
62-183852号（特開昭64-28566号、特公平7-99376号）に
詳細に説明されている。
るレーザ光のタイミングを遅延データに応じて変化させ
ると共に、固定遅延させたクロックをストローブ信号と
してアナログディジタル変換器（ADC）22に与えてアナ
ログディジタル変換の動作を行わせるようにすると、ア
ナログディジタル変換器（ADC）22の出力によって測定
電極11と接触する被測定ピンにおける入力信号の電圧波
形を求めることができるので、この波形の立上部の電圧
と参照電圧が一致する点を検出することによって、信号
のタイミング測定を行うことができる。なおこのような
非接触プローブを用いた標準測定系については、特願昭
62-183852号（特開昭64-28566号、特公平7-99376号）に
詳細に説明されている。
第４図は本発明のLSI試験装置における出力データの
発生と遅延データとの関係を説明するものであって、出
力データ（電圧）がある閾値に一致するタイミングを求
める。
発生と遅延データとの関係を説明するものであって、出
力データ（電圧）がある閾値に一致するタイミングを求
める。
このように第３図に示された標準測定系では、被試験
ピンに対して非接触で測定ケーブルを用いることなく、
被試験ピンにおける信号のタイミングを測定することが
できるので、測定ケーブルの伝送インピーダンスや測定
端子部分の容量等の影響を受けることなく、高精度のタ
イミング測定を行うことができる。
ピンに対して非接触で測定ケーブルを用いることなく、
被試験ピンにおける信号のタイミングを測定することが
できるので、測定ケーブルの伝送インピーダンスや測定
端子部分の容量等の影響を受けることなく、高精度のタ
イミング測定を行うことができる。
この場合、測定部10は被試験LSI（DUT）の入出力ピン
に対応して多数設けられ、偏向手段19を介して各測定部
10をレーザ光によって走査しながら上述のような測定を
各入出力ピンに対して行うことができるように構成され
ている。
に対応して多数設けられ、偏向手段19を介して各測定部
10をレーザ光によって走査しながら上述のような測定を
各入出力ピンに対して行うことができるように構成され
ている。
また各測定電極11における信号波形のタイミングを測
定する標準測定系においては、全測定電極11に対するレ
ーザ光の光路長を同一にするため、測定電極11をLSI試
験装置内における円筒状筐体の内壁の円周上に配置し、
その中心軸を偏向手段19の回転軸と一致させるようにす
る。測定電極11上の電圧波形のサンプリングのためのレ
ーザパルス照射タイミングの制御は、前述のように高精
度遅延回路14によってクロックを高精度に遅延させるこ
とによって行う。第５図は本発明のLSI試験装置によっ
て各ドライバとコンパレータにおけるタイミング調整を
行う際の手順を示すフローチャート図である。
定する標準測定系においては、全測定電極11に対するレ
ーザ光の光路長を同一にするため、測定電極11をLSI試
験装置内における円筒状筐体の内壁の円周上に配置し、
その中心軸を偏向手段19の回転軸と一致させるようにす
る。測定電極11上の電圧波形のサンプリングのためのレ
ーザパルス照射タイミングの制御は、前述のように高精
度遅延回路14によってクロックを高精度に遅延させるこ
とによって行う。第５図は本発明のLSI試験装置によっ
て各ドライバとコンパレータにおけるタイミング調整を
行う際の手順を示すフローチャート図である。
はじめ、全ピンの切替スイッチSW1（第１図，第２図
における切替スイッチ6,61,62）をｂ側にし、全ピンの
ドライバ（3,31,32）のパルス発生タイミングを同一の
基準値に設定する（ステップS1）。各ピンの測定電極
（7,71,72）にレーザパルスを照射し（ステップS2）、
波形タイミングを標準測定系８で高精度に測定する（ス
テップS3）。このときの測定値Tsがドライバ（3,31,
32）のタイミング設定値と、ドライバ（3,31,32）と測
定電極（7,71,72）間の電気長に対応する一定オフセッ
ト値の和になるまで、ドライバ（3,31,32）側のタイミ
ング調整回路（2,21,22）によってドライバ（3,31,32）
のクロック・タイミングの調整を行う（ステップS4,S
5）。
における切替スイッチ6,61,62）をｂ側にし、全ピンの
ドライバ（3,31,32）のパルス発生タイミングを同一の
基準値に設定する（ステップS1）。各ピンの測定電極
（7,71,72）にレーザパルスを照射し（ステップS2）、
波形タイミングを標準測定系８で高精度に測定する（ス
テップS3）。このときの測定値Tsがドライバ（3,31,
32）のタイミング設定値と、ドライバ（3,31,32）と測
定電極（7,71,72）間の電気長に対応する一定オフセッ
ト値の和になるまで、ドライバ（3,31,32）側のタイミ
ング調整回路（2,21,22）によってドライバ（3,31,32）
のクロック・タイミングの調整を行う（ステップS4,S
5）。
次にコンパレータ（4,41,42）によるドライバ出力の
エッジタイミング測定を行い（ステップS6）、このとき
の測定値Tcがドライバ（3,31,32）に対して標準測定系
８で求められた測定値Tsと、測定電極（7,71,72）とコ
ンパレータ（4,41,42）間の電気長に対応する一定オフ
セット値の和になるまで、コンパレータ（4,41,42）側
のタイミング調整回路（5,51,52）によってコンパレー
タ（4,41,42）のストローブ・タイミングの調整を行う
（S7,S8）。
エッジタイミング測定を行い（ステップS6）、このとき
の測定値Tcがドライバ（3,31,32）に対して標準測定系
８で求められた測定値Tsと、測定電極（7,71,72）とコ
ンパレータ（4,41,42）間の電気長に対応する一定オフ
セット値の和になるまで、コンパレータ（4,41,42）側
のタイミング調整回路（5,51,52）によってコンパレー
タ（4,41,42）のストローブ・タイミングの調整を行う
（S7,S8）。
以上の操作を全ピンに対して行うことによって、各ピ
ン間におけるドライバ（3,31,32）とコンパレータ（4,4
1,42）のスキューが低減される。また許容値以上の温度
変化が検出されたとき以上の調整を行えば、温度変化に
よるスキューも低減される。
ン間におけるドライバ（3,31,32）とコンパレータ（4,4
1,42）のスキューが低減される。また許容値以上の温度
変化が検出されたとき以上の調整を行えば、温度変化に
よるスキューも低減される。
このようにして、タイミング調整が終了したとき、全
ピンの切替スイッチSW1をａ側にし、各ピンのドライバ
（3,31,32）のタイミングをもとの設定値に戻して被試
験LSI（DUT）のテストを行う状態とする。
ピンの切替スイッチSW1をａ側にし、各ピンのドライバ
（3,31,32）のタイミングをもとの設定値に戻して被試
験LSI（DUT）のテストを行う状態とする。
以上説明したように、本発明のLSI試験装置によれ
ば、多数チャンネルのドライバとコンパレータとを具え
たLSI試験装置において、各チャンネル間におけるドラ
イバ、コンパレータのスキューが低減されて、高精度で
LSIの試験を行うことができるようになる。
ば、多数チャンネルのドライバとコンパレータとを具え
たLSI試験装置において、各チャンネル間におけるドラ
イバ、コンパレータのスキューが低減されて、高精度で
LSIの試験を行うことができるようになる。
第１図は本発明の一実施例としてのLSI試験装置におけ
る試験チャンネルの構成を示す図、 第２図は本発明の一実施例としてのLSI試験装置の全体
構成を示す図、 第３図は本発明のLSI試験装置における非接触プローブ
を用いた標準測定系の構成を示す図、 第４図は本発明のLSI試験装置における出力データの発
生と遅延データとの関係を示す図、 第５図は本発明のLSI試験装置によって各ドライバとコ
ンパレータにおけるタイミング調整を行う際の手順を示
すフローチャート図、 第６図は従来のLSI試験装置における試験チャンネルの
構成を示す図である。 1,11,12,6,61,62……切替スイッチ 1A,1A1,1A2……テストピン 2,21,22,5,51,52……タイミング調整回路 3,31,32……ドライバ 4,41,42……コンパレータ 7,71,72,11……測定電極 ８……標準測定系 ９……被試験LSI（DUT） 10……測定部 10A……パフォーマンスボード 12……電気光学（EO）結晶 13……透明電極 14……高精度遅延回路 15……ドライバ 16……レーザダイオード（LD） 17……ビームスプリッタ 18……1/4波長（λ/4）板 19……偏向手段 20……フォトダイオード 21……増幅器 22……アナログディジタル変換器（ADC）
る試験チャンネルの構成を示す図、 第２図は本発明の一実施例としてのLSI試験装置の全体
構成を示す図、 第３図は本発明のLSI試験装置における非接触プローブ
を用いた標準測定系の構成を示す図、 第４図は本発明のLSI試験装置における出力データの発
生と遅延データとの関係を示す図、 第５図は本発明のLSI試験装置によって各ドライバとコ
ンパレータにおけるタイミング調整を行う際の手順を示
すフローチャート図、 第６図は従来のLSI試験装置における試験チャンネルの
構成を示す図である。 1,11,12,6,61,62……切替スイッチ 1A,1A1,1A2……テストピン 2,21,22,5,51,52……タイミング調整回路 3,31,32……ドライバ 4,41,42……コンパレータ 7,71,72,11……測定電極 ８……標準測定系 ９……被試験LSI（DUT） 10……測定部 10A……パフォーマンスボード 12……電気光学（EO）結晶 13……透明電極 14……高精度遅延回路 15……ドライバ 16……レーザダイオード（LD） 17……ビームスプリッタ 18……1/4波長（λ/4）板 19……偏向手段 20……フォトダイオード 21……増幅器 22……アナログディジタル変換器（ADC）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石塚 俊弘 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 濱 壮一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭61−286768（ＪＰ，Ａ) 特開 昭58−201121（ＪＰ，Ａ) 特開 昭60−253878（ＪＰ，Ａ)
Claims (1)
- 【請求項１】被試験LSIに対する入力信号のタイミング
を設定するタイミング調整手段と、 前記被試験LSIへの入力信号の波形やレベルを調整する
ドライバと、 前記被試験LSIからの出力信号を入力としてレベルを識
別して出力信号を発生するコンパレータと、 前記コンパレータの識別信号のタイミングを規定するス
トローブ信号のタイミングを設定するタイミング調整手
段と、 前記被試験LSIの入出力ピンには前記ドライバの出力及
び前記コンパレータの入力を接続し、前記入出力ピンと
前記ドライバの出力との接続と、前記入出力ピンと前記
コンパレータの入力との接続を切り替える切替スイッチ
とを被試験LSIの各入出力ピンに対応して複数チャンネ
ル具え、 前記LSI試験装置のスキュー調整時、前記ドライバの出
力とコンパレータの入力とを前記切替スイッチから切り
離すとともに相互に接続して測定電極に接続する切替ス
イッチを各チャンネル毎に具えるとともに、 前記各測定電極を任意に選択して信号波形のタイミング
を測定する標準測定系を具え、 前記標準測定系におけるタイミング測定結果に基づいて
各チャンネルのタイミング調整手段におけるタイミング
設定を行うことによって、全チャンネルのドライバにお
ける出力信号のタイミングオフセット値とコンパレータ
におけるタイミング測定のタイミングオフセット値とを
同一化するLSI試験装置において、 前記標準測定系が、各測定電極に接触させた電気光学結
晶をそれぞれ具え、 前記電気光学結晶に測定電極と反対側からレーザ光を照
射することによって前記電気光学結晶内に誘起される複
屈折性を検出することによって前記測定電極の電圧状態
を検知し、 前記電気光学結晶を照射するレーザ光の光路長が、各測
定電極に対して同一になるように構成されていることを
特徴とするLSI試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63042470A JP2689125B2 (ja) | 1988-02-25 | 1988-02-25 | Ｌｓｉ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63042470A JP2689125B2 (ja) | 1988-02-25 | 1988-02-25 | Ｌｓｉ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01216274A JPH01216274A (ja) | 1989-08-30 |
| JP2689125B2 true JP2689125B2 (ja) | 1997-12-10 |
Family
ID=12636952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63042470A Expired - Lifetime JP2689125B2 (ja) | 1988-02-25 | 1988-02-25 | Ｌｓｉ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689125B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001183432A (ja) * | 1999-12-28 | 2001-07-06 | Advantest Corp | タイミング調整方法、半導体試験装置におけるタイミングキャリブレーション方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58201121A (ja) * | 1982-05-19 | 1983-11-22 | Hitachi Ltd | 遅延時間補正方式 |
| US4603293A (en) * | 1984-03-27 | 1986-07-29 | University Of Rochester | Measurement of electrical signals with subpicosecond resolution |
| JPS61286768A (ja) * | 1985-06-13 | 1986-12-17 | Hitachi Ltd | テスト装置 |
-
1988
- 1988-02-25 JP JP63042470A patent/JP2689125B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01216274A (ja) | 1989-08-30 |
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