JP2682850B2 - プラズマディスプレイパネルの表示駆動回路 - Google Patents
プラズマディスプレイパネルの表示駆動回路Info
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- JP2682850B2 JP2682850B2 JP63226917A JP22691788A JP2682850B2 JP 2682850 B2 JP2682850 B2 JP 2682850B2 JP 63226917 A JP63226917 A JP 63226917A JP 22691788 A JP22691788 A JP 22691788A JP 2682850 B2 JP2682850 B2 JP 2682850B2
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は、プラズマディスプレイパネル（以下、PDP
という。）の表示駆動回路に係り、特にＸ−Ｙマトリク
ス形AC形PDPの階調表示駆動回路に関し、 PDPに階調表示を行う場合の各放電セルに対するアド
レス動作の高速化を図りうるプラズマディスプレイパネ
ルの表示駆動回路を提供することを目的とし、 ｍ×ｎマトリクス形プラズマディスプレイパネルの各
放電セルの発光回数を水平同期信号に同期して制御する
ことにより階調表示駆動を行なうプラズマディスプレイ
パネルの表示駆動回路において、前記放電セルの１水平
走査期間内に複数の水平走査ライン分のアドレスデータ
を更新可能に格納し、かつ、前記水平同期信号に同期し
て出力するアドレスデータ格納手段を備えて構成する。
という。）の表示駆動回路に係り、特にＸ−Ｙマトリク
ス形AC形PDPの階調表示駆動回路に関し、 PDPに階調表示を行う場合の各放電セルに対するアド
レス動作の高速化を図りうるプラズマディスプレイパネ
ルの表示駆動回路を提供することを目的とし、 ｍ×ｎマトリクス形プラズマディスプレイパネルの各
放電セルの発光回数を水平同期信号に同期して制御する
ことにより階調表示駆動を行なうプラズマディスプレイ
パネルの表示駆動回路において、前記放電セルの１水平
走査期間内に複数の水平走査ライン分のアドレスデータ
を更新可能に格納し、かつ、前記水平同期信号に同期し
て出力するアドレスデータ格納手段を備えて構成する。
本発明は、プラズマディスプレイパネルの表示駆動回
路に係り、特にＸ−Ｙマトリクス形AC形PDPの階調表示
駆動回路に関する。
路に係り、特にＸ−Ｙマトリクス形AC形PDPの階調表示
駆動回路に関する。
従来では、CRT（Cathod Ray Tube）が表示装置の中心
であったが、最近では情報化社会の進展に伴なう表示装
置の多様化により平面形表示装置の開発が進められてい
る。現在のところ、平面形表示装置としては、エレクト
ロルミネセンス（EL）、発光ダイオード（LED）、PDP等
の能動素子を用いたものや、液晶（LCD）、エレクトロ
クロミック（ECD）等の受動素子を用いたものが知られ
ている。
であったが、最近では情報化社会の進展に伴なう表示装
置の多様化により平面形表示装置の開発が進められてい
る。現在のところ、平面形表示装置としては、エレクト
ロルミネセンス（EL）、発光ダイオード（LED）、PDP等
の能動素子を用いたものや、液晶（LCD）、エレクトロ
クロミック（ECD）等の受動素子を用いたものが知られ
ている。
PDPは放電セルに印加する駆動電圧の形式によってAC
形PDP（間接放電形）とDC形PDP（直接放電形）とに分類
される。また、構造形式によってＸ−Ｙマトリクス形と
セグメント形に分類される。本発明は、このうちのＸ−
Ｙマトリクス電極構造をもつAC形PDPに関するものであ
る。かかるAC形PDPは、ワードプロセッサ、パーソナル
コンピュータ等の文字、図形表示装置として普及しつつ
ある。そして、最近では、機能の向上が求められ、いわ
ゆる２値画像表示の域を脱して階調表示の段階に進みつ
つある。
形PDP（間接放電形）とDC形PDP（直接放電形）とに分類
される。また、構造形式によってＸ−Ｙマトリクス形と
セグメント形に分類される。本発明は、このうちのＸ−
Ｙマトリクス電極構造をもつAC形PDPに関するものであ
る。かかるAC形PDPは、ワードプロセッサ、パーソナル
コンピュータ等の文字、図形表示装置として普及しつつ
ある。そして、最近では、機能の向上が求められ、いわ
ゆる２値画像表示の域を脱して階調表示の段階に進みつ
つある。
第８図にAC形PDPとその表示駆動回路の例を示す。
第８図に示すように、PDP1にはそのＸ電極２を駆動す
るＸ駆動回路3,4と、Ｙ電極５を駆動するＹ駆動回路6,7
が接続されている。
るＸ駆動回路3,4と、Ｙ電極５を駆動するＹ駆動回路6,7
が接続されている。
PDP1はｍ（例えば、640）×ｎ（例えば、400）ドット
のＸ−Ｙマトリクス構造を有するAC形PDPであり、メモ
リ機能を有している。Ｘ電極２はｎ（400）本であり、
Ｙ電極５はｍ（640）本互いに直交して交叉配置されて
いる。それらの交点に放電セル８がｍ×ｎドット分形成
される。
のＸ−Ｙマトリクス構造を有するAC形PDPであり、メモ
リ機能を有している。Ｘ電極２はｎ（400）本であり、
Ｙ電極５はｍ（640）本互いに直交して交叉配置されて
いる。それらの交点に放電セル８がｍ×ｎドット分形成
される。
Ｘ駆動回路3,4は２分割されており、Ｘ駆動回路３は
奇数（ODD）番目のＸ電極２を駆動し、Ｘ駆動回路４は
偶数（EVEN）番目のＸ電極２を駆動する。２分割されて
いるのは、Ｘ電極２の数が多数であり、かつ隣接するＸ
電極２相互の間隔が極めて狭いため端子の導出が困難だ
からである。Ｘ駆動回路3,4は、放電セル８を選択する
ためのアドレスデータDATAを水平同期信号から生成され
たクロックCLKに同期して格納するシフトレジスタ9,10
と、シフトレジスタ9,10の格納データをパラレルシフト
するラッチ11,12と、ラッチデータを各Ｘ電極２に印加
する出力バッファ13,14とを備える。
奇数（ODD）番目のＸ電極２を駆動し、Ｘ駆動回路４は
偶数（EVEN）番目のＸ電極２を駆動する。２分割されて
いるのは、Ｘ電極２の数が多数であり、かつ隣接するＸ
電極２相互の間隔が極めて狭いため端子の導出が困難だ
からである。Ｘ駆動回路3,4は、放電セル８を選択する
ためのアドレスデータDATAを水平同期信号から生成され
たクロックCLKに同期して格納するシフトレジスタ9,10
と、シフトレジスタ9,10の格納データをパラレルシフト
するラッチ11,12と、ラッチデータを各Ｘ電極２に印加
する出力バッファ13,14とを備える。
Ｙ駆動回路6,7は、放電セル８を駆動するための書込
みパルスVWを水平同期信号および垂直同期信号に同期し
たクロックCLKにより格納するシフトレジスタ15,16と、
シフトレジスタ15,16の格納データをパラレルシフトす
るラッチ17,18と、ラッチデータを各Ｙ電極５に印加す
る出力バッファ20とを備える。
みパルスVWを水平同期信号および垂直同期信号に同期し
たクロックCLKにより格納するシフトレジスタ15,16と、
シフトレジスタ15,16の格納データをパラレルシフトす
るラッチ17,18と、ラッチデータを各Ｙ電極５に印加す
る出力バッファ20とを備える。
次に、動作を説明する。
第９図に各アドレスデータDATA、ラッチ信号LTH、ス
トローブ信号STBとPDP1への各印加パルスとの対応を示
す。
トローブ信号STBとPDP1への各印加パルスとの対応を示
す。
放電セル８の発光を維持するための維持パルスVSは20
〜50kHzの周波数で維持パルス発生器21から出力され、P
DP1の全面の放電セル８に同期的に印加される。維持パ
ルスVSはＹ電極５に180゜位相差の反転パルスを加える
か、Ｙ電極５とＸ電極２に交互に同極性のパルスを加え
るか、いずれかの方法でもよい。
〜50kHzの周波数で維持パルス発生器21から出力され、P
DP1の全面の放電セル８に同期的に印加される。維持パ
ルスVSはＹ電極５に180゜位相差の反転パルスを加える
か、Ｙ電極５とＸ電極２に交互に同極性のパルスを加え
るか、いずれかの方法でもよい。
書き込みに際しては、Ｙ電極５に対し、線順次方式で
１本ずつ書込みパルスVWを印加し、一旦当該意Ｙ電極５
上の全放電セル８を放電させる。これによりＹ電極５上
の全放電セル８は発光する。次いで、次のタイミングで
消去パルスVEを印加して発光すべき放電セル８の選択を
行う。このようにして、Ｙ電極５に対し１本ずつ書き込
みと消去を繰り返し、全Ｙ電極５を走査して１フレーム
画面を形成する。この方式によりPDP1上には２値画像が
形成される。次いで、垂直同期信号により次のフレーム
が始まり、以下同様にして数Hz〜200Hzのフレーム周波
数で画面が更新されてゆく。
１本ずつ書込みパルスVWを印加し、一旦当該意Ｙ電極５
上の全放電セル８を放電させる。これによりＹ電極５上
の全放電セル８は発光する。次いで、次のタイミングで
消去パルスVEを印加して発光すべき放電セル８の選択を
行う。このようにして、Ｙ電極５に対し１本ずつ書き込
みと消去を繰り返し、全Ｙ電極５を走査して１フレーム
画面を形成する。この方式によりPDP1上には２値画像が
形成される。次いで、垂直同期信号により次のフレーム
が始まり、以下同様にして数Hz〜200Hzのフレーム周波
数で画面が更新されてゆく。
一方、最近では画像表示機能向上の要請により、PDP1
の画面上の画像をより正確にかつ細かな表示を行うため
には階調表示が必要となる。階調表示とは、各放電セル
８ごとに輝度レベルを異ならせることにより濃淡をつけ
て表示する方法である。階調表示を行う方法には、第一
の壁電圧の相対差を利用する方法（W.D.Petty,H.G.Slot
tow,“Multiple states and variable intensity in th
e plasma displayplasma",IEEE Trans.ED−18,654−658
（1971））、第二の壁電圧の相対差で発光回数を制御す
る方法（H.De Jule et al.,Digest of Symps of SID（1
971））、第三のフィールド毎時間分割法（倉橋浩一
郎、他：“プラズマディスプレイにおける中間調表示",
第８回TV学会画像表示システム研究会資料（1972））等
が知られている。現在のところ、AC形PDPで階調表示を
実現するには各放電セルの発光回数を制御することによ
り多階調表示とするのが一般的である。
の画面上の画像をより正確にかつ細かな表示を行うため
には階調表示が必要となる。階調表示とは、各放電セル
８ごとに輝度レベルを異ならせることにより濃淡をつけ
て表示する方法である。階調表示を行う方法には、第一
の壁電圧の相対差を利用する方法（W.D.Petty,H.G.Slot
tow,“Multiple states and variable intensity in th
e plasma displayplasma",IEEE Trans.ED−18,654−658
（1971））、第二の壁電圧の相対差で発光回数を制御す
る方法（H.De Jule et al.,Digest of Symps of SID（1
971））、第三のフィールド毎時間分割法（倉橋浩一
郎、他：“プラズマディスプレイにおける中間調表示",
第８回TV学会画像表示システム研究会資料（1972））等
が知られている。現在のところ、AC形PDPで階調表示を
実現するには各放電セルの発光回数を制御することによ
り多階調表示とするのが一般的である。
さて、階調表示を行うには、第９図に示すように、一
旦書込みパルスVWを印加したのち、アドレスデータDATA
により消去パルスVEをキャンセルすることにより行う。
このためのパルスをキャンセルパルスVCといい、Ｘ電極
２に印加する。このキャンセルパルスVCを印加するか否
かにより消去パルスVEの印加が左右され、したがって、
放電セル８の発光回数を制御できる。因みに階調レベル
は2nで与えられ、４階調ならばｎ＝２でフレーム中に２
回書替え動作が行われ、８階調ならばｎ＝３、16階調な
らばｎ＝４…というように書替え動作の回数は指数ｎに
比例する。第９図の例は４階調ｎ＝２の場合を示す。
旦書込みパルスVWを印加したのち、アドレスデータDATA
により消去パルスVEをキャンセルすることにより行う。
このためのパルスをキャンセルパルスVCといい、Ｘ電極
２に印加する。このキャンセルパルスVCを印加するか否
かにより消去パルスVEの印加が左右され、したがって、
放電セル８の発光回数を制御できる。因みに階調レベル
は2nで与えられ、４階調ならばｎ＝２でフレーム中に２
回書替え動作が行われ、８階調ならばｎ＝３、16階調な
らばｎ＝４…というように書替え動作の回数は指数ｎに
比例する。第９図の例は４階調ｎ＝２の場合を示す。
以上の動作は水平同期信号に基づくクロックCLKと、
ラッチ信号LTHと、ストローブ信号STBによって制御され
る。すなわち、アドレスデータDATAがシフトレジスタ9,
10に転送されると、各アドレスデータDATAはクロックCL
Kに同期して順次シフトレジスタ9,10内にシリアルシフ
トされ、格納終了と同時にラッチ信号LTHにより今度は
パラレルデータの形でラッチ11,12にシフトされる。
ラッチ信号LTHと、ストローブ信号STBによって制御され
る。すなわち、アドレスデータDATAがシフトレジスタ9,
10に転送されると、各アドレスデータDATAはクロックCL
Kに同期して順次シフトレジスタ9,10内にシリアルシフ
トされ、格納終了と同時にラッチ信号LTHにより今度は
パラレルデータの形でラッチ11,12にシフトされる。
次に、ストローブ信号STBによりラッチ11,12からラッ
チデータが出力バッファ13,14にパラレルで転送され
る。出力バッファ13,14はアドレスデータDATAで指示さ
れる放電セル８を選択して消去パルスVE、キャンセルパ
ルスVCを印加する。このとき、Ｙ駆動回路６側では同様
にクロックCLKにより書込みパルスVWのアドレスデータD
ATAをシリアル入力してシフトレジスタ15,16に格納し、
次いでラッチ信号LTHによりラッチ17,18にパラレルシフ
トし、ストローブ信号STBにより出力バッファ19,20を介
してＸ電極２を駆動する。
チデータが出力バッファ13,14にパラレルで転送され
る。出力バッファ13,14はアドレスデータDATAで指示さ
れる放電セル８を選択して消去パルスVE、キャンセルパ
ルスVCを印加する。このとき、Ｙ駆動回路６側では同様
にクロックCLKにより書込みパルスVWのアドレスデータD
ATAをシリアル入力してシフトレジスタ15,16に格納し、
次いでラッチ信号LTHによりラッチ17,18にパラレルシフ
トし、ストローブ信号STBにより出力バッファ19,20を介
してＸ電極２を駆動する。
従来の発光回数制御による多階調表示駆動法によれ
ば、階調数に応じた数の書き込み動作と消去動作が必要
となる。その結果、従来の駆動方法においては書き込み
パルスVWと消去パルスVEとは同一のＹ電極に印加される
にしても異なるタイミングで印加されているのであり、
多階調表示を行おうとすると書き込み動作と消去動作を
必然的に高速化することが必要となる。つまり、各放電
セルに対する高速アドレス動作が必要となる。しかしな
がら、PDPの駆動の高速化には限界があり、これが多階
調表示のための障害となる。
ば、階調数に応じた数の書き込み動作と消去動作が必要
となる。その結果、従来の駆動方法においては書き込み
パルスVWと消去パルスVEとは同一のＹ電極に印加される
にしても異なるタイミングで印加されているのであり、
多階調表示を行おうとすると書き込み動作と消去動作を
必然的に高速化することが必要となる。つまり、各放電
セルに対する高速アドレス動作が必要となる。しかしな
がら、PDPの駆動の高速化には限界があり、これが多階
調表示のための障害となる。
そこで、本発明はPDPに階調表示を行う場合の各放電
セルに対するアドレス動作の高速化を図りうるプラズマ
ディスプレイパネルの表示駆動回路を提供することを目
的とする。
セルに対するアドレス動作の高速化を図りうるプラズマ
ディスプレイパネルの表示駆動回路を提供することを目
的とする。
上記課題を解決するために、第１図に示すように、本
発明は、ｍ×ｎマトリクス形プラズマディスプレイパネ
ル１の各放電セル８の発生回数を水平同期信号に同期し
て制御することにより階調表示駆動を行なうプラズマデ
ィスプレイパネルの表示駆動回路において、前記放電セ
ル８の１水平走査期間内に複数の水平走査ライン分のア
ドレスデータDATA1,DATA2を更新可能に格納し、かつ、
前記水平同期信号に同期して出力するアドレスデータ格
納手段22,24を備えて構成する。
発明は、ｍ×ｎマトリクス形プラズマディスプレイパネ
ル１の各放電セル８の発生回数を水平同期信号に同期し
て制御することにより階調表示駆動を行なうプラズマデ
ィスプレイパネルの表示駆動回路において、前記放電セ
ル８の１水平走査期間内に複数の水平走査ライン分のア
ドレスデータDATA1,DATA2を更新可能に格納し、かつ、
前記水平同期信号に同期して出力するアドレスデータ格
納手段22,24を備えて構成する。
本発明によれば、放電セル８の１水平走査期間内に複
数の水平走査ライン分のアドレスデータDATA1,DATA2を
格納し、順次これを更新しつつ水平同期信号に同期して
PDPを駆動する。
数の水平走査ライン分のアドレスデータDATA1,DATA2を
格納し、順次これを更新しつつ水平同期信号に同期して
PDPを駆動する。
このように、１水平期間内に複数のアドレスデータDA
TA1,DATA2を転送してPDPの表示画面の書き替え、すなわ
ち発光制御できることは、発行回数を制御して行う多階
調表示駆動に際してアドレスデータの更新動作の高速化
を招来し、したがって多階調表示を容易に実現しうるこ
とになる。
TA1,DATA2を転送してPDPの表示画面の書き替え、すなわ
ち発光制御できることは、発行回数を制御して行う多階
調表示駆動に際してアドレスデータの更新動作の高速化
を招来し、したがって多階調表示を容易に実現しうるこ
とになる。
次に、本発明に係る実施例を図面に基づいて説明す
る。
る。
第１実施例 第２図〜第４図に、本発明の第１実施例を示す。第２
図において第９図、第10図と同一もしくは該当する部分
には同一の符号を付して以下説明する。
図において第９図、第10図と同一もしくは該当する部分
には同一の符号を付して以下説明する。
本実施例において、従来と異なる部分は、第２図に示
すように、Ｘ駆動回路3,4に２段構成のラッチすなわ
ち、第１ラッチ22,23および第２ラッチ24,25を設けた点
である。その他は同様なので説明を省略する。
すように、Ｘ駆動回路3,4に２段構成のラッチすなわ
ち、第１ラッチ22,23および第２ラッチ24,25を設けた点
である。その他は同様なので説明を省略する。
第３図はＸ駆動回路３の詳細構成を示す。なお、Ｘ駆
動回路４はＸ駆動回路３と同様なので図示ならびに説明
は省略する。第３図に示すように、Ｘ駆動回路３にはシ
フトレジスタ９に対して並列に接続された第１ラッチ2
2,23が設けられている。第１ラッチ22、第２ラッチ24は
各ラッチデータの出力を制御するストローブ信号STB1,S
TB2との論理積をとるANDゲートおよび第１ラッチ22、第
２ラッチ24のラッチデータを出力バッファ13に出力する
たのORゲートからなるゲート回路25を介して出力バッフ
ァ13に接続されている。シフトレジスタ９にはアドレス
データDATA1,DATA2がクロックCLKに同期して入力され、
格納データはラッチ信号LTH1により第１ラッチ22へ、ラ
ッチ信号LTH2により第２ラッチ24へとそれぞれ振り分け
られてラッチされる。第１ラッチ22のラッチデータはス
トローブ信号STB1により、第１ラッチ23のラッチデータ
はストローブ信号STB2によりそれぞれ1H期間内でゲート
回路25を介して出力バッファ13に出力される。
動回路４はＸ駆動回路３と同様なので図示ならびに説明
は省略する。第３図に示すように、Ｘ駆動回路３にはシ
フトレジスタ９に対して並列に接続された第１ラッチ2
2,23が設けられている。第１ラッチ22、第２ラッチ24は
各ラッチデータの出力を制御するストローブ信号STB1,S
TB2との論理積をとるANDゲートおよび第１ラッチ22、第
２ラッチ24のラッチデータを出力バッファ13に出力する
たのORゲートからなるゲート回路25を介して出力バッフ
ァ13に接続されている。シフトレジスタ９にはアドレス
データDATA1,DATA2がクロックCLKに同期して入力され、
格納データはラッチ信号LTH1により第１ラッチ22へ、ラ
ッチ信号LTH2により第２ラッチ24へとそれぞれ振り分け
られてラッチされる。第１ラッチ22のラッチデータはス
トローブ信号STB1により、第１ラッチ23のラッチデータ
はストローブ信号STB2によりそれぞれ1H期間内でゲート
回路25を介して出力バッファ13に出力される。
次に動作を説明する（第４図参照）。
第４図に示すように、アドレスデータDATAは１水平期
間内に１水平走査ライン分のアドレスデータDATA1とア
ドレスデータDATA2がシリアルで２つ転送され、シフト
レジスタ９内にシリアルシフトにて格納される。アドレ
スデータDATA1はラッチ信号LTH1のタイミングで第１ラ
ッチ22にパラレルシフトされて格納され、アドレスデー
タDATA2はラッチ信号LTH1により1/2Hだけ遅れたラッチ
信号LTH2のタイミングで第２ラッチ24にパラレルシフト
されて格納される。
間内に１水平走査ライン分のアドレスデータDATA1とア
ドレスデータDATA2がシリアルで２つ転送され、シフト
レジスタ９内にシリアルシフトにて格納される。アドレ
スデータDATA1はラッチ信号LTH1のタイミングで第１ラ
ッチ22にパラレルシフトされて格納され、アドレスデー
タDATA2はラッチ信号LTH1により1/2Hだけ遅れたラッチ
信号LTH2のタイミングで第２ラッチ24にパラレルシフト
されて格納される。
次いで、ストローブ信号STB1のタイミングで第１ラッ
チ22のラッチデータDATA1が出力バッファ13に出力され
る。これを受けて、出力バッファ13はストローブSTB1と
同じタイミングでキャンセルパルスVCをＹ電極５（第４
図、Xi）に印加する。次いで、ストローブ信号STB2のタ
イミングで第２ラッチ24のラッチデータDATA2が出力バ
ッファ13に出力される。これを受けて、出力バッファ13
はストローブ信号STB2と同じタイミングでキャンセルパ
ルスVCをＹ電極５（第４図、Xi）につづけて印加する。
これらのキャンセルパルスVCによりＸ電極２のYj,Yj+N
に印加される消去パルスVEはキャンセルされる。
チ22のラッチデータDATA1が出力バッファ13に出力され
る。これを受けて、出力バッファ13はストローブSTB1と
同じタイミングでキャンセルパルスVCをＹ電極５（第４
図、Xi）に印加する。次いで、ストローブ信号STB2のタ
イミングで第２ラッチ24のラッチデータDATA2が出力バ
ッファ13に出力される。これを受けて、出力バッファ13
はストローブ信号STB2と同じタイミングでキャンセルパ
ルスVCをＹ電極５（第４図、Xi）につづけて印加する。
これらのキャンセルパルスVCによりＸ電極２のYj,Yj+N
に印加される消去パルスVEはキャンセルされる。
このように、１水平期間内に２つのアドレスデータDA
TA1とアドレスデータDATA2とが転送され、Ｘ電極２に印
加されるので高速アドレスが可能となり、４階調表示が
可能となる。さらに多階調表示を実現するには、３系統
以上のアドレスデータおよびラッチを設けることにな
る。
TA1とアドレスデータDATA2とが転送され、Ｘ電極２に印
加されるので高速アドレスが可能となり、４階調表示が
可能となる。さらに多階調表示を実現するには、３系統
以上のアドレスデータおよびラッチを設けることにな
る。
第２実施例 第５図〜第７図に第２実施例を示す。この実施例も４
階調表示の例である。なお、この実施例において第１実
施例、従来例と重複する部分にはひきつづき同一符号を
使用する。
階調表示の例である。なお、この実施例において第１実
施例、従来例と重複する部分にはひきつづき同一符号を
使用する。
この第２実施例において第１実施例と異なる部分は、
第５図に示すように、アドレスデータ格納手段としての
シフトレジスタを第１シフトレジスタ26,27と、第２シ
フトレジスタ28,29の２段構成とした点である。したが
って、シフトレジスタ、ラッチ共に２段となっている。
その他は従来と同様なので説明を省略する。
第５図に示すように、アドレスデータ格納手段としての
シフトレジスタを第１シフトレジスタ26,27と、第２シ
フトレジスタ28,29の２段構成とした点である。したが
って、シフトレジスタ、ラッチ共に２段となっている。
その他は従来と同様なので説明を省略する。
第６図はＸ駆動回路３の詳細構成を示す。Ｘ駆動回路
４は第１実施例で述べた理由と同様なので省略する。第
６図に示すように、アドレスデータDATA1がクロックCLK
1に同期して第１シフトレジスタ26にシリアルで転送さ
れ格納される。一方、アドレスデータDATA2がクロックC
LK2に同期して第２シフトレジスタ28に同様に格納され
るようになっている。第１シフトレジスタ26と第１ラッ
チ22が一対で第２ラッチ25の一方のANDゲートに、第２
シフトレジスタ28と第２ラッチ24とが一対で第２ラッチ
25の他方のANDゲートにそれぞれ接続されている。
４は第１実施例で述べた理由と同様なので省略する。第
６図に示すように、アドレスデータDATA1がクロックCLK
1に同期して第１シフトレジスタ26にシリアルで転送さ
れ格納される。一方、アドレスデータDATA2がクロックC
LK2に同期して第２シフトレジスタ28に同様に格納され
るようになっている。第１シフトレジスタ26と第１ラッ
チ22が一対で第２ラッチ25の一方のANDゲートに、第２
シフトレジスタ28と第２ラッチ24とが一対で第２ラッチ
25の他方のANDゲートにそれぞれ接続されている。
次に、動作を説明する（第７図参照）。
アドレスデータDATA1とアドレスデータDATA2は並列で
１水平期間内にそれぞれ第１シフトレジスタ26、第２シ
フトレジスタ28にシリアル転送されて格納される。次い
でアドレスデータDATA1はラッチ信号LTH1のタイミング
で第１ラッチ22にパラレルシフトされて格納され、アド
レスデータDATA2は同じタイミングでラッチ信号LTH2に
より第２ラッチ24に格納される。次いで、ストローブ信
号STB1のタイミングで第１ラッチ22のラッチデータが出
力バッファ13に与えられ、ストローブ信号STB2のタイミ
ングで第２ラッチ24のラッチデータが出力バッファ13に
与えられる。出力バッファ13はアドレスデータDATA1,DA
TA2で与えられるアドレスの放電セル８に対応するＸ電
極２（第７図、Xi）にキャンセルパルスVCを印加する。
このキャンセルパルスVCにより消去パルスVEがそれぞれ
キャンセルされる。
１水平期間内にそれぞれ第１シフトレジスタ26、第２シ
フトレジスタ28にシリアル転送されて格納される。次い
でアドレスデータDATA1はラッチ信号LTH1のタイミング
で第１ラッチ22にパラレルシフトされて格納され、アド
レスデータDATA2は同じタイミングでラッチ信号LTH2に
より第２ラッチ24に格納される。次いで、ストローブ信
号STB1のタイミングで第１ラッチ22のラッチデータが出
力バッファ13に与えられ、ストローブ信号STB2のタイミ
ングで第２ラッチ24のラッチデータが出力バッファ13に
与えられる。出力バッファ13はアドレスデータDATA1,DA
TA2で与えられるアドレスの放電セル８に対応するＸ電
極２（第７図、Xi）にキャンセルパルスVCを印加する。
このキャンセルパルスVCにより消去パルスVEがそれぞれ
キャンセルされる。
本実施例でさらに多階調表示を実現するには、アドレ
スデータの本数およびシフトレジスタ対の本数を増やす
ことになる。
スデータの本数およびシフトレジスタ対の本数を増やす
ことになる。
このように、１水平期間内に２つのアドレスデータDA
TA1とアドレスデータDATA2によるアドレスが可能となる
ので階調表示に必要な高速アドレスが可能となる。
TA1とアドレスデータDATA2によるアドレスが可能となる
ので階調表示に必要な高速アドレスが可能となる。
以上述べたように、本発明によれば、１水平期間内に
複数のアドレスデータを転送して駆動することができる
ため、高速アドレス化が可能となり、多階調表示におい
て必要とされる発光回数制御を高速化することができ
る。
複数のアドレスデータを転送して駆動することができる
ため、高速アドレス化が可能となり、多階調表示におい
て必要とされる発光回数制御を高速化することができ
る。
第１図は本発明の原理説明図、 第２図は第１実施例の概要ブロック図、 第３図は第１実施例のＸ駆動回路の詳細ブロック図、 第４図は第３図の動作タイミングチャート、 第５図は第２実施例の概要ブロック図、 第６図は第２実施例のＸ駆動回路の詳細ブロック図、 第７図は第６図の動作タイミングチャート、 第８図は従来の駆動回路のブロック図、 第９図は第８図の動作タイミングチャートである。 １……PDP ２……Ｘ電極 3,4……Ｘ駆動回路 ５……Ｙ電極 6,7……Ｙ駆動回路 ８……放電セル 9,10……シフトレジスタ 22,23……第１ラッチ 24,25……第２ラッチ 26,27……第１シフトレジスタ 28,29……第２シフトレジスタ DATA……アドレスデータ CLK……クロック VW……書込みパルス VS……維持パルス VE……消去パルス VC……キャンセルパルス
Claims (1)
- 【請求項１】放電セルの発光回数を制御することにより
階調表示駆動を行うプラズマディスプレイパネルの表示
駆動回路であって、 １水平走査期間内に複数の水平走査ライン分のアドレス
データを更新し、１水平走査期間内に複数の水平走査ラ
イン分のアドレスデータを出力する、アドレスデータ格
納手段、 を備えたことを特徴とするプラズマディスプレイパネル
の表示駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63226917A JP2682850B2 (ja) | 1988-09-09 | 1988-09-09 | プラズマディスプレイパネルの表示駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63226917A JP2682850B2 (ja) | 1988-09-09 | 1988-09-09 | プラズマディスプレイパネルの表示駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0273396A JPH0273396A (ja) | 1990-03-13 |
| JP2682850B2 true JP2682850B2 (ja) | 1997-11-26 |
Family
ID=16852625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63226917A Expired - Lifetime JP2682850B2 (ja) | 1988-09-09 | 1988-09-09 | プラズマディスプレイパネルの表示駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2682850B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63161495A (ja) * | 1986-12-24 | 1988-07-05 | ホシデン株式会社 | 液晶駆動装置 |
-
1988
- 1988-09-09 JP JP63226917A patent/JP2682850B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0273396A (ja) | 1990-03-13 |
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