JPH0582609B2 - - Google Patents
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- JPH0582609B2 JPH0582609B2 JP61216592A JP21659286A JPH0582609B2 JP H0582609 B2 JPH0582609 B2 JP H0582609B2 JP 61216592 A JP61216592 A JP 61216592A JP 21659286 A JP21659286 A JP 21659286A JP H0582609 B2 JPH0582609 B2 JP H0582609B2
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Description
産業上の利用分野
本発明は、算術演算処理装置に係り、特に内部
演算に乗算を具え、LSI化に好適な高速演算処理
装置に関する。 従来の技術 従来、高速乗算器については、電子通信学会論
文誌、Vol.J66−D、No.6(1983年)第683頁から
第690頁に冗長2進加算木を用いた2進乗算器が
論じられている。この冗長2進加算木を用いた乗
算器では、内部計算に各桁が{−1、0、1}の
要素である冗長2進表現(一種の符号付きデイジ
ツト表現)を利用している。nビツト乗算では、
n個のnビツト部分積を冗長2進数とみなして2
つずつ2分木状に冗長2進数体系で加え合せてい
き、最後に冗長2進表現で求まつた積を通常の2
進表現に変換する。冗長2進数体系では、2数の
加算を桁上げの伝搬ないに演算数の桁数に無関係
な一定時間で行える。従つて、冗長2進加算木を
用いた乗算器では、nビツト乗算を計算時間0
(logn)で高速に行える。計算速度は、Wallace
木を用いた高速乗算器と同程度であり、従来の配
列型乗算器に較べかなり高速である。また、回路
構造は配列型乗算器と同様に規則正しく、
Wallace木を用いた乗算器よりレイアウトが容易
である。 さらに、この乗算器では、2ビツトBoothの方
法の適用によりハードウエア量が削減できる。2
ビツトBoothの方法では、乗数を4進符号付きデ
イジツト数(各桁が{−2、−1、0、1、2}
の要素である4進数)にリコードすることにより
部分積の数を約半分にし、計算の高速化とハード
ウエア量の削減が行える。このとき、部分積の生
成において、被乗数の2倍と正負の反転が必要で
ある。2倍は1ビツトの左シフトにより行える。
正負の反転は、2の補数をとることによつて行つ
たり、あるいは、冗長2進数の正負の反転が各桁
毎の正負の反転によつて行えることを利用し、被
乗数で1になつている桁を−1にすることにより
行つている。 発明が解決しようとする問題点 上記従来技術では、部分積の生成は容易である
が、部分積の各桁が正(つまり1)にも負(つま
り−1)にも成り得るため、加算木の全段を同一
の一般的な冗長2進加算用セルで構成する必要が
あつた。これは、前記冗長2進加算用セル個々の
ハードウエア量が多い(約50トランジスタ程度)
ことを考慮すると、素子数の削減、回路構成の簡
単化等の実用化面についてあまり配慮されておら
ず、組合せ回路として実現する場合、演算数の桁
数が大きくなると素子数が膨大かつ回路構成が複
雑となり、演算処理装置を1LSIチツプに実装す
ることが難しくなる等の問題点がある。 本発明の目的は、このような従来の問題点を改
善し、乗算器を規則正しい回路構造で、かつ素子
数の少ない組合せ回路として実現し、内部加減算
における桁上げ値の伝播を防止すると共に回路構
成を簡単化することによつてLSIチツプに実装が
容易である高速な演算処理装置を提供することに
ある。 問題点を解決するための手段 上記目的は、(a)乗数の複数桁と被乗数とから、
第1グループの中間部分積を生成する第1の中間
部分積生成手段と、(b)第1グループの中間部分積
生成手段とは生成方法が異なり、例えば、正負の
符号が反対となるような方法で前記乗数の複数桁
と前記被乗数とから、第2グループの中間部分積
を生成する第2の中間部分積生成手段と、(c)前記
第1グループの中間部分積と第2グループの中間
部分積とから、例えば、それらの減算によつて符
号付デイジツト表現の部分積を生成する部分積生
成手段とを有し、各桁が負、0、正のいずれかの
値である符号付きデイジツト表現数の形で部分積
(の和)つまり乗数4桁分の部分積を求めること
により達成される。 作 用 まず、前記第1の中間部分積生成手段によつ
て、中間的な第1グループの中間部分積を生成
し、前記第2の中間部分積生成手段によつて、第
1グループの中間部分積とは例えば、正負の符号
が反対となるような方法で第2グループの中間部
分積を生成する。次に、これらの中間的な第1グ
ループの中間部分積と第2グループの中間部分積
とを例えば前記部分積生成手段によつて減算し
て、符号付デイジツト表現の形で部分積を生成で
きる。この第1グループの中間部分積と第2グル
ープの中間部分積との減算では第1グループおよ
び第2グループの中間部分積が共に非負であるた
め、冗長減算(つまり、減算結果を符号付きデイ
ジツト表現数で冗長性を持たせて表す減算)にお
いて桁上げ(または桁借り)が全く生じず、この
減算回路を非常に簡単な回路構成にすることが可
能である。したがつて、簡単な構成の回路を付加
することにより、部分積の数を(2ビツトBooth
の方法を適用した場合に較べて)ほぼ半数に減ら
せるので、ハードウエア量を大幅に削減できる。 また、部分積の加算には、符号付きデイジツト
表現体系における加算器を用いた加算木を使用す
ることができ、乗算における遅延時間(つまり実
行時間)が短縮される。 実施例 以下、本発明の一実施例を図面により説明す
る。 第1図は、本発明を適用した乗算器の一実施例
の構成図である。 乗数リコード回路100は、2ビツトBoothの
方法を改良した方法を用いて乗数を各桁が{−
2、−1、0、1、2}のいずれかの値である4
進符号付きデイジツト数にリコードする回路であ
る。 中間部分積生成器110は、乗数リコード10
0でリコードされた乗数の桁と被乗数とからこれ
らの積を求め、中間的な部分積を生成する回路で
ある。 冗長減算器120は、偶数つまり2k番目(た
だし、0も含む。)の中間部分積生成器110で
生成された部分積(ただし、各桁が非負である。)
から、その隣の奇数つまり2k+1番目の中間部
分積生成器110で生成された部分積(ただし、
各桁が非負である。)を減算し、その差を各桁が
{−1、0、1}のいずれかの値である冗長2進
数の形式で出力する回路である。 冗長加算器130は、加算木を構成しており、
一般の冗長2進数同士の冗長2進体系での加算を
行う回路である。 冗長2進・2進変換器140は、積として求ま
つた冗長2進数を2進数に変換する回路であり、
桁上げ先見加算器等で容易に実現できる。 次に乗数リコード回路100について説明す
る。 2の補数表示形式の時、乗数Yは、算術式 Y=−yo・2n-1+o-1 〓i=1 yi・2i-1 で表せる。ただし、yoは符号ビツト、yo-1、…
…、y1は数値部である。今簡単のためYの長さn
が偶数とすると、 Y=o/2-1 〓i=0 (y2i+y2i+1−2y2i+2)・22i =o/4-1 〓k=0 {(y4k+y4k+1−2y4k+2)・24k −(2y4k+4−y4k+3−y4k+2)・24k+2} と表せる。ただし、y0=0である。このとき被乗
数Xに対して、乗数X・Yは、算術式 X・Y=o/4-1 〓k=0 {(y4k+y4k+1−2y4k+2)・X ・24k−(2y4k+4−y4k+3−y4k+2)・ X・24k+2} で表せる。つまり、中間的な部分積は、jが偶数
(0も含む。)の場合には、 (y2j+y2j+1−2y2j+2)・X・22j であり、jが奇数の場合には、 (2y2j+2−y2j+1−y2j)・X・22j である。最終的な部分積は、前記jが偶数の場合
の中間的な部分積と、jが奇数の場合の中間的な
部分積との減算で求まる。したがつて、乗数リコ
ード回路100では、jが偶数の場合には、算術
式 bj=(y2j+y2j+1−2y2j+2)、 jが奇数の場合には、算術式 bj=(2y2j+2−y2j+1−y2j) によつて、乗数を各桁bjが{−2、−1、0、1、
2}のいずれかである4進符号付きデイジツト数
にリコードする。 第2図、第3図に乗数リコード回路100を構
成する回路(つまりセル)について説明する。 まず、リコードされた乗数(つまり4進符号付
きデイジツト数)の2値信号化の一例を以下に示
す。 リコードされた乗数の桁bjを表1に示す3ビツ
ト2値信号bs j、b2 j、b1 jで表現する。
演算に乗算を具え、LSI化に好適な高速演算処理
装置に関する。 従来の技術 従来、高速乗算器については、電子通信学会論
文誌、Vol.J66−D、No.6(1983年)第683頁から
第690頁に冗長2進加算木を用いた2進乗算器が
論じられている。この冗長2進加算木を用いた乗
算器では、内部計算に各桁が{−1、0、1}の
要素である冗長2進表現(一種の符号付きデイジ
ツト表現)を利用している。nビツト乗算では、
n個のnビツト部分積を冗長2進数とみなして2
つずつ2分木状に冗長2進数体系で加え合せてい
き、最後に冗長2進表現で求まつた積を通常の2
進表現に変換する。冗長2進数体系では、2数の
加算を桁上げの伝搬ないに演算数の桁数に無関係
な一定時間で行える。従つて、冗長2進加算木を
用いた乗算器では、nビツト乗算を計算時間0
(logn)で高速に行える。計算速度は、Wallace
木を用いた高速乗算器と同程度であり、従来の配
列型乗算器に較べかなり高速である。また、回路
構造は配列型乗算器と同様に規則正しく、
Wallace木を用いた乗算器よりレイアウトが容易
である。 さらに、この乗算器では、2ビツトBoothの方
法の適用によりハードウエア量が削減できる。2
ビツトBoothの方法では、乗数を4進符号付きデ
イジツト数(各桁が{−2、−1、0、1、2}
の要素である4進数)にリコードすることにより
部分積の数を約半分にし、計算の高速化とハード
ウエア量の削減が行える。このとき、部分積の生
成において、被乗数の2倍と正負の反転が必要で
ある。2倍は1ビツトの左シフトにより行える。
正負の反転は、2の補数をとることによつて行つ
たり、あるいは、冗長2進数の正負の反転が各桁
毎の正負の反転によつて行えることを利用し、被
乗数で1になつている桁を−1にすることにより
行つている。 発明が解決しようとする問題点 上記従来技術では、部分積の生成は容易である
が、部分積の各桁が正(つまり1)にも負(つま
り−1)にも成り得るため、加算木の全段を同一
の一般的な冗長2進加算用セルで構成する必要が
あつた。これは、前記冗長2進加算用セル個々の
ハードウエア量が多い(約50トランジスタ程度)
ことを考慮すると、素子数の削減、回路構成の簡
単化等の実用化面についてあまり配慮されておら
ず、組合せ回路として実現する場合、演算数の桁
数が大きくなると素子数が膨大かつ回路構成が複
雑となり、演算処理装置を1LSIチツプに実装す
ることが難しくなる等の問題点がある。 本発明の目的は、このような従来の問題点を改
善し、乗算器を規則正しい回路構造で、かつ素子
数の少ない組合せ回路として実現し、内部加減算
における桁上げ値の伝播を防止すると共に回路構
成を簡単化することによつてLSIチツプに実装が
容易である高速な演算処理装置を提供することに
ある。 問題点を解決するための手段 上記目的は、(a)乗数の複数桁と被乗数とから、
第1グループの中間部分積を生成する第1の中間
部分積生成手段と、(b)第1グループの中間部分積
生成手段とは生成方法が異なり、例えば、正負の
符号が反対となるような方法で前記乗数の複数桁
と前記被乗数とから、第2グループの中間部分積
を生成する第2の中間部分積生成手段と、(c)前記
第1グループの中間部分積と第2グループの中間
部分積とから、例えば、それらの減算によつて符
号付デイジツト表現の部分積を生成する部分積生
成手段とを有し、各桁が負、0、正のいずれかの
値である符号付きデイジツト表現数の形で部分積
(の和)つまり乗数4桁分の部分積を求めること
により達成される。 作 用 まず、前記第1の中間部分積生成手段によつ
て、中間的な第1グループの中間部分積を生成
し、前記第2の中間部分積生成手段によつて、第
1グループの中間部分積とは例えば、正負の符号
が反対となるような方法で第2グループの中間部
分積を生成する。次に、これらの中間的な第1グ
ループの中間部分積と第2グループの中間部分積
とを例えば前記部分積生成手段によつて減算し
て、符号付デイジツト表現の形で部分積を生成で
きる。この第1グループの中間部分積と第2グル
ープの中間部分積との減算では第1グループおよ
び第2グループの中間部分積が共に非負であるた
め、冗長減算(つまり、減算結果を符号付きデイ
ジツト表現数で冗長性を持たせて表す減算)にお
いて桁上げ(または桁借り)が全く生じず、この
減算回路を非常に簡単な回路構成にすることが可
能である。したがつて、簡単な構成の回路を付加
することにより、部分積の数を(2ビツトBooth
の方法を適用した場合に較べて)ほぼ半数に減ら
せるので、ハードウエア量を大幅に削減できる。 また、部分積の加算には、符号付きデイジツト
表現体系における加算器を用いた加算木を使用す
ることができ、乗算における遅延時間(つまり実
行時間)が短縮される。 実施例 以下、本発明の一実施例を図面により説明す
る。 第1図は、本発明を適用した乗算器の一実施例
の構成図である。 乗数リコード回路100は、2ビツトBoothの
方法を改良した方法を用いて乗数を各桁が{−
2、−1、0、1、2}のいずれかの値である4
進符号付きデイジツト数にリコードする回路であ
る。 中間部分積生成器110は、乗数リコード10
0でリコードされた乗数の桁と被乗数とからこれ
らの積を求め、中間的な部分積を生成する回路で
ある。 冗長減算器120は、偶数つまり2k番目(た
だし、0も含む。)の中間部分積生成器110で
生成された部分積(ただし、各桁が非負である。)
から、その隣の奇数つまり2k+1番目の中間部
分積生成器110で生成された部分積(ただし、
各桁が非負である。)を減算し、その差を各桁が
{−1、0、1}のいずれかの値である冗長2進
数の形式で出力する回路である。 冗長加算器130は、加算木を構成しており、
一般の冗長2進数同士の冗長2進体系での加算を
行う回路である。 冗長2進・2進変換器140は、積として求ま
つた冗長2進数を2進数に変換する回路であり、
桁上げ先見加算器等で容易に実現できる。 次に乗数リコード回路100について説明す
る。 2の補数表示形式の時、乗数Yは、算術式 Y=−yo・2n-1+o-1 〓i=1 yi・2i-1 で表せる。ただし、yoは符号ビツト、yo-1、…
…、y1は数値部である。今簡単のためYの長さn
が偶数とすると、 Y=o/2-1 〓i=0 (y2i+y2i+1−2y2i+2)・22i =o/4-1 〓k=0 {(y4k+y4k+1−2y4k+2)・24k −(2y4k+4−y4k+3−y4k+2)・24k+2} と表せる。ただし、y0=0である。このとき被乗
数Xに対して、乗数X・Yは、算術式 X・Y=o/4-1 〓k=0 {(y4k+y4k+1−2y4k+2)・X ・24k−(2y4k+4−y4k+3−y4k+2)・ X・24k+2} で表せる。つまり、中間的な部分積は、jが偶数
(0も含む。)の場合には、 (y2j+y2j+1−2y2j+2)・X・22j であり、jが奇数の場合には、 (2y2j+2−y2j+1−y2j)・X・22j である。最終的な部分積は、前記jが偶数の場合
の中間的な部分積と、jが奇数の場合の中間的な
部分積との減算で求まる。したがつて、乗数リコ
ード回路100では、jが偶数の場合には、算術
式 bj=(y2j+y2j+1−2y2j+2)、 jが奇数の場合には、算術式 bj=(2y2j+2−y2j+1−y2j) によつて、乗数を各桁bjが{−2、−1、0、1、
2}のいずれかである4進符号付きデイジツト数
にリコードする。 第2図、第3図に乗数リコード回路100を構
成する回路(つまりセル)について説明する。 まず、リコードされた乗数(つまり4進符号付
きデイジツト数)の2値信号化の一例を以下に示
す。 リコードされた乗数の桁bjを表1に示す3ビツ
ト2値信号bs j、b2 j、b1 jで表現する。
【表】
以上のように2値信号化を行うと、乗数リコー
ド回路100におけるリコードされた乗数の第j
桁bjの決定は、次の論理式によつて行われる。た
だし、jは0からn/2−1までの値をとる整数
である。 (i) jが偶数(つまりj=2k)のとき、 bs j=y2j+2・(2j+1+2j)、 b2 j=y2j+2・2j+1・2j+2j+2・y2j+1・y2j、 b1 j=y2j+1y2j (ii) jが奇数(つまりj=2k+1)のとき、 bs j=2j+2・(y2j+1+y2j)、 b2 j=y2j+2・2j+1・2j+2j+2・y2j+1・y2j、 b1 j=y2j+1y2j ただし、j=0のときは、簡単に、 bs 0=y2、 b2 0=y2・1、 b1 0=y1 とできる。以上の論理式において、・は論理積
(AND)、+は論理和(OR)、は排他的論理和
(EX−OR)、−は論理否定を表す演算子である。 第2図および第3図は、それぞれ第1図の乗数
リコード回路100の偶数桁部および奇数桁部を
構成する回路の一例である。つまり、第2図に示
す回路はリコードされた乗数の偶数桁b2kを生成
する回路であり、第3図に示す回路はリコードさ
れた乗数の奇数桁b2k+1を生成する回路である。 第2図において、jは偶数(つまり2k、ただ
し、kは0または正整数)であり、ゲート211
はインバータ回路、ゲート212はNAND回路、
ゲート221はAND−NOR複合ゲート、ゲート
222はOR−NAND複合ゲート、ゲート223
は排他的OR回路である。信号y2j+2201、y2j+1
202、y2j203はそれぞれ乗数Yの第2j+2
桁、第2j+1桁、第2j桁を表す1ビツト2値信号
である。ただし、jは偶数である。また、信号bs j
231、b2 j232、b1 j233はリコードされた乗
数の第j桁bjを表す3ビツト信号である。なお、
信号b2 jは、OR−NAND複合ゲート222および
インバータ回路211で構成される回路によつて
生成され、信号b1 jは排他的OR回路223によつ
て決定され、信号bs jはAND−NOR複合ゲート2
21およびインバータ回路211で構成される回
路によつて決定する。 第3図は、jが奇数(つまり2k+1)の場合
のリコード回路図である。同図中、ゲート26
1,262,272および273は、それぞれ第
2図におけるインバータ回路211、NAND回
路212、OR−NAND複合ゲート222および
排他的OR回路223と同様であり、ゲート26
3および273は、NOR回路である。また、信
号y2j+2251、y2j+1252、y2j253はそれぞ
れ乗数Yの第2j+2桁、第2j+1桁、第2j桁を表
す1ビツト2値信号である。ただし、jは奇数で
ある。さらに信号bs j281、b2 j282、b1 j283
はリコードされた乗数の第j桁bjを表す3ビツト
信号である。なお、第3図において、信号b2 j28
2およびb1 j283を決定する回路は第2図のもの
と同じであるが、信号bs j281はNOR回路26
3および271で構成される回路によつて決定さ
れる。 次に、中間部分積生成器110について説明す
る。 中間的な部分積は、bjの値によつて−2X、−
X、0、X、2Xのいずれかとなる。ただし、重
み2jは省いている。また2Xは被乗数Xの2倍を
意味する。この被乗数Xの2倍は、1ビツトのシ
フトをすれば実現でき、組合せ回路で簡単に作れ
る。一方正負の符号反転は、2の補数表示するた
めに被乗数Xの(各桁毎に)論理否定を生成
し、そのの最下位桁に1を加えればよい。しか
し、1を加える操作を中間部分積生成器110で
やると、ハードウエア量が多くなるだけでなく、
部分積の生成に多くの時間を費やする。そこで、
Xの最下位桁に1を加える操作を中間部分積生成
器110で行わずに、以後の部分積の加算部にま
わせば、ハードウエアも増えずに高速化が可能で
ある。また、冗長加算器130での補正項1を加
える操作を容易にするため、中間部分積生成器1
10において、下位桁の部分で補正(すなわち、
1を加えること)を含めて予め若干計算しておく
とよい。具体的には、中間部分積生成器110に
おいて、最下位1桁を計算しておき最下位から2
桁目に補正(すなわち1の加算)を行うようにす
ればよい。 このとき、リコードされた乗数の第j桁bjに対
応する中間的な部分積の第i桁は次の論理式によ
つて決定される。 zo+1=bs j(b2 j・xo+b1 j・xo)、 あるいは、 zo+1=bs j ・(b2 j+b1 j)・xo+bs j・o、 i=2〜nに対して、 zi=bs j(b2 j・xi-1+b1 j・xi)、 z1=b1 j・x1、 c2=bs j・(b2 j+b1 j・1) あるいは、 c2=bs j・(b2 j+2 j・1) ただし、c2は第2桁へ加える補正項を表し、こ
れは、加算木の部分で足し込む。なお、z1、zi、
c2は共に添字jを省略している。 第4図は、第1図の中間部分積生成器110に
における部分積の中間桁(つまり、第2桁から第
n桁まで)の各桁に対応する部分を構成する回路
の一例である。同図は特にリコードされた乗数の
第j桁bjに対応する中間的部分積の第2桁から第
n桁の間にある第i桁ziを生成する回路である。
図中、ゲート411はAND−NOR回路であり、
ゲート421は排他的NOR回路である。また、
信号bs j401、b2 j402およびb1 j403はリコー
ドされた乗数の第j桁を表す3ビツト2値信号で
ある。ただし、jは0からn/2−1までの整数
である。信号zi431は中間的な部分積の第i桁
を表す1ビツト2値信号である。ただし、iは1
からnまで整数である。なお、z1、zo+1およびc2
を生成する回路も容易に構成できる。 次に、冗長減算器120について説明する。 本減算器120において、リコードされた乗数
の偶数桁b2kに対応する部分積から奇数桁b2k+1に
対応する部分積の減算値を冗長2進数で表現し、
減算の際、桁上げ(あるいは桁借り)の伝播をな
くしている。したがつて回路が非常に簡単に構成
できる。 冗長2進数の桁riを表2に示す2ビツト2値信
号rs i、ra iで表現すると、冗長減算器120におけ
る減算の第i桁は以下のように決定される。
ド回路100におけるリコードされた乗数の第j
桁bjの決定は、次の論理式によつて行われる。た
だし、jは0からn/2−1までの値をとる整数
である。 (i) jが偶数(つまりj=2k)のとき、 bs j=y2j+2・(2j+1+2j)、 b2 j=y2j+2・2j+1・2j+2j+2・y2j+1・y2j、 b1 j=y2j+1y2j (ii) jが奇数(つまりj=2k+1)のとき、 bs j=2j+2・(y2j+1+y2j)、 b2 j=y2j+2・2j+1・2j+2j+2・y2j+1・y2j、 b1 j=y2j+1y2j ただし、j=0のときは、簡単に、 bs 0=y2、 b2 0=y2・1、 b1 0=y1 とできる。以上の論理式において、・は論理積
(AND)、+は論理和(OR)、は排他的論理和
(EX−OR)、−は論理否定を表す演算子である。 第2図および第3図は、それぞれ第1図の乗数
リコード回路100の偶数桁部および奇数桁部を
構成する回路の一例である。つまり、第2図に示
す回路はリコードされた乗数の偶数桁b2kを生成
する回路であり、第3図に示す回路はリコードさ
れた乗数の奇数桁b2k+1を生成する回路である。 第2図において、jは偶数(つまり2k、ただ
し、kは0または正整数)であり、ゲート211
はインバータ回路、ゲート212はNAND回路、
ゲート221はAND−NOR複合ゲート、ゲート
222はOR−NAND複合ゲート、ゲート223
は排他的OR回路である。信号y2j+2201、y2j+1
202、y2j203はそれぞれ乗数Yの第2j+2
桁、第2j+1桁、第2j桁を表す1ビツト2値信号
である。ただし、jは偶数である。また、信号bs j
231、b2 j232、b1 j233はリコードされた乗
数の第j桁bjを表す3ビツト信号である。なお、
信号b2 jは、OR−NAND複合ゲート222および
インバータ回路211で構成される回路によつて
生成され、信号b1 jは排他的OR回路223によつ
て決定され、信号bs jはAND−NOR複合ゲート2
21およびインバータ回路211で構成される回
路によつて決定する。 第3図は、jが奇数(つまり2k+1)の場合
のリコード回路図である。同図中、ゲート26
1,262,272および273は、それぞれ第
2図におけるインバータ回路211、NAND回
路212、OR−NAND複合ゲート222および
排他的OR回路223と同様であり、ゲート26
3および273は、NOR回路である。また、信
号y2j+2251、y2j+1252、y2j253はそれぞ
れ乗数Yの第2j+2桁、第2j+1桁、第2j桁を表
す1ビツト2値信号である。ただし、jは奇数で
ある。さらに信号bs j281、b2 j282、b1 j283
はリコードされた乗数の第j桁bjを表す3ビツト
信号である。なお、第3図において、信号b2 j28
2およびb1 j283を決定する回路は第2図のもの
と同じであるが、信号bs j281はNOR回路26
3および271で構成される回路によつて決定さ
れる。 次に、中間部分積生成器110について説明す
る。 中間的な部分積は、bjの値によつて−2X、−
X、0、X、2Xのいずれかとなる。ただし、重
み2jは省いている。また2Xは被乗数Xの2倍を
意味する。この被乗数Xの2倍は、1ビツトのシ
フトをすれば実現でき、組合せ回路で簡単に作れ
る。一方正負の符号反転は、2の補数表示するた
めに被乗数Xの(各桁毎に)論理否定を生成
し、そのの最下位桁に1を加えればよい。しか
し、1を加える操作を中間部分積生成器110で
やると、ハードウエア量が多くなるだけでなく、
部分積の生成に多くの時間を費やする。そこで、
Xの最下位桁に1を加える操作を中間部分積生成
器110で行わずに、以後の部分積の加算部にま
わせば、ハードウエアも増えずに高速化が可能で
ある。また、冗長加算器130での補正項1を加
える操作を容易にするため、中間部分積生成器1
10において、下位桁の部分で補正(すなわち、
1を加えること)を含めて予め若干計算しておく
とよい。具体的には、中間部分積生成器110に
おいて、最下位1桁を計算しておき最下位から2
桁目に補正(すなわち1の加算)を行うようにす
ればよい。 このとき、リコードされた乗数の第j桁bjに対
応する中間的な部分積の第i桁は次の論理式によ
つて決定される。 zo+1=bs j(b2 j・xo+b1 j・xo)、 あるいは、 zo+1=bs j ・(b2 j+b1 j)・xo+bs j・o、 i=2〜nに対して、 zi=bs j(b2 j・xi-1+b1 j・xi)、 z1=b1 j・x1、 c2=bs j・(b2 j+b1 j・1) あるいは、 c2=bs j・(b2 j+2 j・1) ただし、c2は第2桁へ加える補正項を表し、こ
れは、加算木の部分で足し込む。なお、z1、zi、
c2は共に添字jを省略している。 第4図は、第1図の中間部分積生成器110に
における部分積の中間桁(つまり、第2桁から第
n桁まで)の各桁に対応する部分を構成する回路
の一例である。同図は特にリコードされた乗数の
第j桁bjに対応する中間的部分積の第2桁から第
n桁の間にある第i桁ziを生成する回路である。
図中、ゲート411はAND−NOR回路であり、
ゲート421は排他的NOR回路である。また、
信号bs j401、b2 j402およびb1 j403はリコー
ドされた乗数の第j桁を表す3ビツト2値信号で
ある。ただし、jは0からn/2−1までの整数
である。信号zi431は中間的な部分積の第i桁
を表す1ビツト2値信号である。ただし、iは1
からnまで整数である。なお、z1、zo+1およびc2
を生成する回路も容易に構成できる。 次に、冗長減算器120について説明する。 本減算器120において、リコードされた乗数
の偶数桁b2kに対応する部分積から奇数桁b2k+1に
対応する部分積の減算値を冗長2進数で表現し、
減算の際、桁上げ(あるいは桁借り)の伝播をな
くしている。したがつて回路が非常に簡単に構成
できる。 冗長2進数の桁riを表2に示す2ビツト2値信
号rs i、ra iで表現すると、冗長減算器120におけ
る減算の第i桁は以下のように決定される。
【表】
偶数桁b2kに対応する中間的な部分積の第i桁2i
および奇数桁b2k+1に対応する中間的な部分積の
第i−2桁wi-2に対して、減算値の第i桁riは、 rs o+3=o+1・zo+3, ra o+3=wo+1zo+3 あるいは ra o+3=o+1・zo+3+(w o+1+zo+3)、 i=3〜n+2に対して rs i=i・wi-2、 ra i=ziwi-2 あるいは ra i=i・wi-2+(i+wi-2) の論理式で決定される。なお、偶数桁b2kに対す
る中間的な部分積の第i桁ziから奇数桁b2k+1に対
する中間的な部分積の第i−2桁wi-2を減算する
のは、それらの部分積がbjが偶数の場合と奇数の
場合とで2桁(つまり、重みが22だけ)ずれてい
るためである。また、no+3、no+2は、zo+3=zo+1、
zo+2=zo+1と決定できる。 第5図は、第1図における冗長減算器120を
構成する冗長減算用回路であり、各桁i毎の被減
数ziと減数wiとの減算を行う回路の一例を示す。
図中、ゲート511はNAND回路、ゲート52
1はインバータ回路、ゲート522はOR−
NAND回路であり、信号i501は、偶数番目
の(つまり、b2kに対応する)中間的な部分積の
第i桁ziの論理否定を表す1ビツト信号であり、
信号wi502は、奇数番目の(つまり、b2k+1に
対応する)中間的な部分積の第i−2桁を表す1
ビツト信号である。ただし、i=1、2に対して
は減数wiが常に0となるため、被減数ziをそのま
ま減算結果とすればよい。また、i=n+3のと
きには入力信号の被減数ziと減数wiとを入れ換え
ることによつて、第5図の減算用回路を使用でき
る。さらに、信号rs i531およびrs i532は減算
値、つまり乗数4ビツト当りの部分積(すなわ
ち、冗長2進数)の第i桁riを表す2ビツト2値
信号である。なお、第5図の回路の代りに、2入
力NOR回路と排他的NOR回路によつて減算用回
路を容易に構成できることは自明である。ここ
で、第5図における中間的な部分積の桁ziの論理
否定i501は、第4図における排他的NOR回
路421を排他的OR回路で置き替えることによ
り、ゲート段数を増すことなく、容易に得られ
る。 また、偶数番目の(つまり、b2kに対応する)
中間的部分積の補正項の足し込みは、前記冗長減
算を行う際に計算しておくと、加算木での足し込
みが非常に容易になる。つまり、偶数番目の中間
的な部分積の第2桁z2とその補正項c2との加算は
次の論理式で決定される。中間的な部分積の第2
桁は rs 2=0、 ra 2=x2c2 となり、および、第3桁への補正項(つまり桁上
げ)t3は ts 3=0、 ta 3=x2・c2 となる。この補正項t3および奇数番目の中間的な
部分積の第2桁への補正項−c2は加算木で容易に
足し込むことができる。ただし、奇数番目の中間
的な部分積は偶数番目のものから減算するため、
その補正項はc2ではなく、−c2となる。 最後に加算木を構成する冗長加算器130につ
いて説明する。 冗長加算器130における桁上げの伝播が高々
1桁となる加算規則を第3表に示す。
および奇数桁b2k+1に対応する中間的な部分積の
第i−2桁wi-2に対して、減算値の第i桁riは、 rs o+3=o+1・zo+3, ra o+3=wo+1zo+3 あるいは ra o+3=o+1・zo+3+(w o+1+zo+3)、 i=3〜n+2に対して rs i=i・wi-2、 ra i=ziwi-2 あるいは ra i=i・wi-2+(i+wi-2) の論理式で決定される。なお、偶数桁b2kに対す
る中間的な部分積の第i桁ziから奇数桁b2k+1に対
する中間的な部分積の第i−2桁wi-2を減算する
のは、それらの部分積がbjが偶数の場合と奇数の
場合とで2桁(つまり、重みが22だけ)ずれてい
るためである。また、no+3、no+2は、zo+3=zo+1、
zo+2=zo+1と決定できる。 第5図は、第1図における冗長減算器120を
構成する冗長減算用回路であり、各桁i毎の被減
数ziと減数wiとの減算を行う回路の一例を示す。
図中、ゲート511はNAND回路、ゲート52
1はインバータ回路、ゲート522はOR−
NAND回路であり、信号i501は、偶数番目
の(つまり、b2kに対応する)中間的な部分積の
第i桁ziの論理否定を表す1ビツト信号であり、
信号wi502は、奇数番目の(つまり、b2k+1に
対応する)中間的な部分積の第i−2桁を表す1
ビツト信号である。ただし、i=1、2に対して
は減数wiが常に0となるため、被減数ziをそのま
ま減算結果とすればよい。また、i=n+3のと
きには入力信号の被減数ziと減数wiとを入れ換え
ることによつて、第5図の減算用回路を使用でき
る。さらに、信号rs i531およびrs i532は減算
値、つまり乗数4ビツト当りの部分積(すなわ
ち、冗長2進数)の第i桁riを表す2ビツト2値
信号である。なお、第5図の回路の代りに、2入
力NOR回路と排他的NOR回路によつて減算用回
路を容易に構成できることは自明である。ここ
で、第5図における中間的な部分積の桁ziの論理
否定i501は、第4図における排他的NOR回
路421を排他的OR回路で置き替えることによ
り、ゲート段数を増すことなく、容易に得られ
る。 また、偶数番目の(つまり、b2kに対応する)
中間的部分積の補正項の足し込みは、前記冗長減
算を行う際に計算しておくと、加算木での足し込
みが非常に容易になる。つまり、偶数番目の中間
的な部分積の第2桁z2とその補正項c2との加算は
次の論理式で決定される。中間的な部分積の第2
桁は rs 2=0、 ra 2=x2c2 となり、および、第3桁への補正項(つまり桁上
げ)t3は ts 3=0、 ta 3=x2・c2 となる。この補正項t3および奇数番目の中間的な
部分積の第2桁への補正項−c2は加算木で容易に
足し込むことができる。ただし、奇数番目の中間
的な部分積は偶数番目のものから減算するため、
その補正項はc2ではなく、−c2となる。 最後に加算木を構成する冗長加算器130につ
いて説明する。 冗長加算器130における桁上げの伝播が高々
1桁となる加算規則を第3表に示す。
【表】
【表】
このとき、被加数の第i桁xiと加数の第i桁yi
との組合せ状態を表す信号piを pi=s i+s i で導入し、このpiを用いて表3の中間桁上げciお
よび中間和siに以下の算術式 ui=pi-1+si、 vi=pi−ci で関係づけられる変数ui、viおよび中間和siの絶
対値sa iは、それぞれ、 sa i=xa iya i、 ui=sa ipi-1、 vi=(a i+pi-1)・(xs i・ys i+a i+a i) の論理式で決定できる。また最終和ziは zs i=i・vi-1、 za i=uivi-1 の論理式で表わされる2ビツト信号zs i、za iで与え
られる。 第6図は、第1図における冗長加算器130の
一例を示す回路図である。 図中、ゲート311はNOR回路、ゲート31
2,351はNAND回路、ゲート313は排他
的OR回路、ゲート332は排他的NOR回路、ゲ
ート352はインバータ回路、ゲート331は
AND−NOR複合ゲート、ゲート352はOR−
NAND複合ゲートである。 また、信号xs i301およびxa i302は被加数で
ある冗長2進数の第i桁xiを表す2ビツト信号、
ys i303およびya i304は加数である冗長2進数
の第i行ya iを表す2ビツト信号、1ビツト信号3
21は第i桁における前記被加数と加数の状態信
号piを表し、1ビツト信号323は第i−1桁に
おける前記被加数と加数の状態信号pi-1を表し、
1ビツト信号322は第i桁における中間和の絶
対値を表す信号sa iである。信号341は第i桁に
おける前記中間桁上げに関係する信号viであり、
信号343は第i−1桁からの前記中間桁上げに
関係する信号vi-1であり、信号342は第i桁に
おける前記中間和に関係する信号uiの論理否定信
号iである。出力信号zs i361およびza i362は
前記最終和の第i桁ziを表す2ビツト信号であ
る。 以上の第2図〜第6図に示した回路図におい
て、図中の排他的OR回路はインバータとの種々
の組合せによつて排他的NOR回路に置き換えた
り、NAND回路をインバータと組合せてNOR回
路に置き換えたり、複合ゲートや排他的OR回路
等をNAND回路、NOR回路あるいはインバータ
の組合せで構成したり、あるいは、それらの逆を
容易に行い得ることは既知である。 なお、本実施例はCMOS回路を意識した2値
論理で実現したが、他のテクノロジ(例えば、
NMOS、ECL、TTL、IIL等)あるいは多値論
理を利用しても容易に実現できる。 本実施例では冗長2進加算木を利用した乗算器
について説明したが、本発明はWallace木を用い
た乗算器あるいは配列型乗算器等へも容易に適用
できる。 本実施例によれば、簡単な構成の冗長減算用回
路を付加することにより、部分積の数を従来の
Boothの方法による場合に較べて約半数にできる
ので、例えば冗長2進加算木を用いた乗算器では
加算木の段数が一段減るため、実行に要する遅延
において2〜3ゲート段短縮され、素子数におい
て約4割程度削減できる等の効果がある。 発明の効果 本発明によれば、乗数リコード方法を2種類設
け、簡単な回路構成の減算用回路を付加すること
により、部分積の個数を大幅に削減できるので、 (1) 演算処理装置の素子数が削減でき、 (2) 演算処理装置の高速化が図れ、 (3) 回路構成を比較的簡単化でき、 (4) 演算処理装置のLSI化が容易かつ経済的にな
る、 等の効果がある。
との組合せ状態を表す信号piを pi=s i+s i で導入し、このpiを用いて表3の中間桁上げciお
よび中間和siに以下の算術式 ui=pi-1+si、 vi=pi−ci で関係づけられる変数ui、viおよび中間和siの絶
対値sa iは、それぞれ、 sa i=xa iya i、 ui=sa ipi-1、 vi=(a i+pi-1)・(xs i・ys i+a i+a i) の論理式で決定できる。また最終和ziは zs i=i・vi-1、 za i=uivi-1 の論理式で表わされる2ビツト信号zs i、za iで与え
られる。 第6図は、第1図における冗長加算器130の
一例を示す回路図である。 図中、ゲート311はNOR回路、ゲート31
2,351はNAND回路、ゲート313は排他
的OR回路、ゲート332は排他的NOR回路、ゲ
ート352はインバータ回路、ゲート331は
AND−NOR複合ゲート、ゲート352はOR−
NAND複合ゲートである。 また、信号xs i301およびxa i302は被加数で
ある冗長2進数の第i桁xiを表す2ビツト信号、
ys i303およびya i304は加数である冗長2進数
の第i行ya iを表す2ビツト信号、1ビツト信号3
21は第i桁における前記被加数と加数の状態信
号piを表し、1ビツト信号323は第i−1桁に
おける前記被加数と加数の状態信号pi-1を表し、
1ビツト信号322は第i桁における中間和の絶
対値を表す信号sa iである。信号341は第i桁に
おける前記中間桁上げに関係する信号viであり、
信号343は第i−1桁からの前記中間桁上げに
関係する信号vi-1であり、信号342は第i桁に
おける前記中間和に関係する信号uiの論理否定信
号iである。出力信号zs i361およびza i362は
前記最終和の第i桁ziを表す2ビツト信号であ
る。 以上の第2図〜第6図に示した回路図におい
て、図中の排他的OR回路はインバータとの種々
の組合せによつて排他的NOR回路に置き換えた
り、NAND回路をインバータと組合せてNOR回
路に置き換えたり、複合ゲートや排他的OR回路
等をNAND回路、NOR回路あるいはインバータ
の組合せで構成したり、あるいは、それらの逆を
容易に行い得ることは既知である。 なお、本実施例はCMOS回路を意識した2値
論理で実現したが、他のテクノロジ(例えば、
NMOS、ECL、TTL、IIL等)あるいは多値論
理を利用しても容易に実現できる。 本実施例では冗長2進加算木を利用した乗算器
について説明したが、本発明はWallace木を用い
た乗算器あるいは配列型乗算器等へも容易に適用
できる。 本実施例によれば、簡単な構成の冗長減算用回
路を付加することにより、部分積の数を従来の
Boothの方法による場合に較べて約半数にできる
ので、例えば冗長2進加算木を用いた乗算器では
加算木の段数が一段減るため、実行に要する遅延
において2〜3ゲート段短縮され、素子数におい
て約4割程度削減できる等の効果がある。 発明の効果 本発明によれば、乗数リコード方法を2種類設
け、簡単な回路構成の減算用回路を付加すること
により、部分積の個数を大幅に削減できるので、 (1) 演算処理装置の素子数が削減でき、 (2) 演算処理装置の高速化が図れ、 (3) 回路構成を比較的簡単化でき、 (4) 演算処理装置のLSI化が容易かつ経済的にな
る、 等の効果がある。
第1図は本発明の一実施例を適用した乗算器の
構成図、第2図、第3図は乗数リコード回路の偶
数部、奇数部をそれぞれ構成する回路の回路図、
第4図は中間部分積生成器を構成する回路の回路
図、第5図は冗長減算器を構成する回路の回路
図、第6図は冗長加算器を構成する加算用セルを
示す回路図である。 100……乗数リコード回路、110……中間
部分積生成器、120……冗長減算器、130…
…冗長加算器、140…冗長2進・2進変換器。
構成図、第2図、第3図は乗数リコード回路の偶
数部、奇数部をそれぞれ構成する回路の回路図、
第4図は中間部分積生成器を構成する回路の回路
図、第5図は冗長減算器を構成する回路の回路
図、第6図は冗長加算器を構成する加算用セルを
示す回路図である。 100……乗数リコード回路、110……中間
部分積生成器、120……冗長減算器、130…
…冗長加算器、140…冗長2進・2進変換器。
Claims (1)
- 【特許請求の範囲】 1 乗数と被乗数とを入力して積を生成する乗算
手段を備え、 前記乗算手段が、 (a) 前記乗数の複数桁と前記被乗数とから、第1
グループの中間部分積を生成する第1の中間部
分積生成手段と、 (b) 前記第1の中間部分積生成手段とは生成方法
が異なり、前記乗数の複数桁と前記被乗数とか
ら、第2グループの中間部分積を生成する第2
の中間部分積生成手段と、 (c) 前記第1グループの中間部分積と第2グルー
プの中間部分積とから、符号付デイジツト表現
の部分積を生成する部分積生成手段とを有する
ことを特徴とする演算処理装置。 2 第1の中間部分積生成手段の個数と第2の中
間部分積生成手段の個数がほぼ等しいことを特徴
とする特許請求の範囲第1項の演算処理装置。 3 第2の中間部分積生成手段は、第1の中間部
分積生成手段によつて生成されたものと正負の符
号が反対となるような方法で生成し、 部分積生成手段が第1グループの中間部分積と
第2グループの中間部分積との減算によつて、符
号付デイジイト表現の部分積を生成する減算手段
から構成されることを特徴とする特許請求の範囲
第1項または第2項に記載の演算処理装置。 4 第1の中間部分積生成手段は、乗数の3桁
y2j、y2j+1、y2j+2と被乗数Xとから、算術式Zj=
(y2j+y2j+1−y2j+2)・Xによつて決定される第1
グループの中間部分積Zjを生成し、 第2の中間部分積生成手段は、前記乗数の別の
3桁y2j、y2j+1、y2j+2と被乗数Xとから、算術式
Wj=−(y2j+y2j+1−y2j+2)・Xによつて決定され
る第2グループの中間部分積Wjを生成し、 部分積生成手段が、第1グループの中間部分積
Zjの各桁から、第2グループの中間部分積Wjの
対応する各桁をそれぞれ減算して、符号付デイジ
イト数を生成する減算手段を含むことを特徴とす
る特許請求の範囲第3項に記載の演算処理装置。 5 第1の中間部分積生成手段が、 (a) 乗数の複数桁をリコードして、符号付デイジ
ツト数にリコードされた乗数の第1グループの
桁を生成する第1グループのリコード手段と、 (b) 該リコードされた乗数の第1グループの桁と
被乗数とから、それらの積によつて第1グルー
プの中間部分積を生成する中間部分積生成手段
とを有し、 第2の中間部分積生成手段が、 (c) 前記乗数の複数桁を第1グループのリコード
手段によつてリコードされたものと正負の符号
が反対となるような方法でリコードして、符号
付デイジツト数にリコードされた乗数の第2グ
ループの桁を生成する第2グループのリコード
手段と、 (d) 該前記リコードされた乗数の第2グループの
桁と前記被乗数とから、それらの積によつて第
2グループの中間部分積を生成する中間部分積
生成手段とを有することを特徴とする特許請求
の範囲第3項に記載の演算処理装置。 6 第1および第2の中間部分積生成手段の出力
である第1グループおよび第2グループの中間部
分積の各1桁が1ビツトで表せることを特徴とす
る特許請求の範囲第1項または第2項に記載の演
算処理装置。 7 さらに、複数個の部分積を加算して符号付デ
イジツト表現の積または部分積を求める加算手段
を有することを特徴とする特許請求の範囲第1項
または第2項に記載の演算処理装置。 8 さらに、複数個の部分積を加算して符号付デ
イジツト表現の積または部分積を求める加算手段
と、 符号付デイジツト表現の積を2進数に変換する
2進変換手段とを有することを特徴とする特許請
求の範囲第1項または第2項に記載の演算処理装
置。 9 さらに、複数個の部分積を加算して符号付デ
イジツト表現の積または部分積を求める加算手段
を有し、 第1グループあるいは第2グループの中間部分
積が負値であるとき、 第1あるいは第2の中間部分積生成手段は、被
乗数または被乗数の倍数のいずれかの各桁を論理
否定して求められる2進数を出力し、 部分積生成手段あるいは加算手段は、前記被乗
数の倍数の最下位桁への1の加算または1の減算
に相当する補正項を一方の入力の1桁にすること
を特徴とする特許請求の範囲第1項または第2項
に記載の演算処理装置。 10 第1グループの桁が偶数桁であり、第1グ
ループのリコード手段が偶数桁リコード手段であ
り、第1グループの中間部分積が偶数番目の中間
部分積であり、および第2グループの桁が奇数桁
であり、第2グループのリコード手段が奇数桁リ
コード手段であり、第2グループの中間部分積が
奇数番目の中間部分積であることを特徴とする特
許請求の範囲第5項記載の演算処理装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61216592A JPS6371729A (ja) | 1986-09-12 | 1986-09-12 | 演算処理装置 |
US07/074,971 US4864528A (en) | 1986-07-18 | 1987-07-17 | Arithmetic processor and multiplier using redundant signed digit arithmetic |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP61216592A JPS6371729A (ja) | 1986-09-12 | 1986-09-12 | 演算処理装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP5112842A Division JPH07122847B2 (ja) | 1993-05-14 | 1993-05-14 | 演算処理装置 |
Publications (2)
Publication Number | Publication Date |
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JPS6371729A JPS6371729A (ja) | 1988-04-01 |
JPH0582609B2 true JPH0582609B2 (ja) | 1993-11-19 |
Family
ID=16690832
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61216592A Granted JPS6371729A (ja) | 1986-06-27 | 1986-09-12 | 演算処理装置 |
Country Status (1)
Country | Link |
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JP (1) | JPS6371729A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2606326B2 (ja) * | 1988-10-25 | 1997-04-30 | 日本電気株式会社 | 乗算器 |
-
1986
- 1986-09-12 JP JP61216592A patent/JPS6371729A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS6371729A (ja) | 1988-04-01 |
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